JPS63116469A - 接合型半導体基板の製造方法 - Google Patents
接合型半導体基板の製造方法Info
- Publication number
- JPS63116469A JPS63116469A JP61261849A JP26184986A JPS63116469A JP S63116469 A JPS63116469 A JP S63116469A JP 61261849 A JP61261849 A JP 61261849A JP 26184986 A JP26184986 A JP 26184986A JP S63116469 A JPS63116469 A JP S63116469A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- ion
- implanted
- heat treatment
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- -1 Phosphorus ions Chemical class 0.000 abstract description 2
- 238000004140 cleaning Methods 0.000 abstract description 2
- 239000000203 mixture Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000005406 washing Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 10
- 239000011800 void material Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、接合型半導体基板の製造方法に関するもので
、特に接着熱処理工程におけるボイド（未接着部分）の
発生を防止するために適用されるものである。
、特に接着熱処理工程におけるボイド（未接着部分）の
発生を防止するために適用されるものである。
（従来技術）
第２図に示すごとき、比抵抗の高いＮ型半導体基板１に
同型の不純物であるリンをイオン注入し、該イオン注入
層２の面に比抵抗の低いＰ型半導体基板３を接着してな
る接合型半導体基板は、例えば第３図に示すＩ Ｇ Ｂ
Ｔ （Ｔ ｎ５ｕｌａｔｅｄ Ｇａｔｅ３ｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒ ）の基板として利用さ
れている。 なお、第３図において、７はＰ層、８はＮ
層、９はゲート、１０はソースくエミッタ）、１１はド
レインくコレクタ）である。
同型の不純物であるリンをイオン注入し、該イオン注入
層２の面に比抵抗の低いＰ型半導体基板３を接着してな
る接合型半導体基板は、例えば第３図に示すＩ Ｇ Ｂ
Ｔ （Ｔ ｎ５ｕｌａｔｅｄ Ｇａｔｅ３ｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒ ）の基板として利用さ
れている。 なお、第３図において、７はＰ層、８はＮ
層、９はゲート、１０はソースくエミッタ）、１１はド
レインくコレクタ）である。
このＩＧＢＴ用の基板の製法をより詳細に説明すれば、
第１図のように、比抵抗が概略１０Ω・ｃｍ以上の高抵
抗Ｎ型基板１にイオン注入層２を形成し、次に注入面２
ａの洗浄処理を加え、このイオン注入面２ａに、同じく
洗浄処理を施した低抵抗Ｐ型基板３を、第２図のように
物理的に接着させ、その後１０００℃以上の熱処理を行
い結合を化学的に強固なものとし、最後に高抵抗Ｎ型基
板の接着面とは反対側の面１ａ （素子形成面）を荒
研磨、仕上研磨を施すことにより作られていた。
第１図のように、比抵抗が概略１０Ω・ｃｍ以上の高抵
抗Ｎ型基板１にイオン注入層２を形成し、次に注入面２
ａの洗浄処理を加え、このイオン注入面２ａに、同じく
洗浄処理を施した低抵抗Ｐ型基板３を、第２図のように
物理的に接着させ、その後１０００℃以上の熱処理を行
い結合を化学的に強固なものとし、最後に高抵抗Ｎ型基
板の接着面とは反対側の面１ａ （素子形成面）を荒
研磨、仕上研磨を施すことにより作られていた。
かかる接合型半導体基板における最大の問題点は、接着
が不完全で未接着部分が出来てしまうことである。 未
接着部分では抵抗が部分的に高くなる等、半導体素子の
特性に悪影響を及ぼす。
が不完全で未接着部分が出来てしまうことである。 未
接着部分では抵抗が部分的に高くなる等、半導体素子の
特性に悪影響を及ぼす。
従来、こういった未接着部分は接着以前に接着面に付着
したゴミに起因するものが主なものであったが、赤外線
透過影像法（例えば発明協会公開技法８５−６４２４参
照）などによって未接着部分の検出精度を向上させたこ
とに伴い、ゴミ起因以外の未接着部分の存在することが
判ってきた。 この様な未接着部分（以後、便宜上微小
ボイドと略す）は物理的な接着後、結合力を化学的に強
固なものにするために行う熱処理工程で発生することが
判明した。 この様な微小ボイドの発生について詳細に
検討した結果、第４図に示すごとくＮ型イオン注入面に
接着する相手方のＰ型基板の比抵抗に依存し、同図にお
ける実線のごとく、Ｐ型基板の比抵抗が０．０５Ω・ｏ
ｆｆ１以下で顕著に見られる事が判った。
したゴミに起因するものが主なものであったが、赤外線
透過影像法（例えば発明協会公開技法８５−６４２４参
照）などによって未接着部分の検出精度を向上させたこ
とに伴い、ゴミ起因以外の未接着部分の存在することが
判ってきた。 この様な未接着部分（以後、便宜上微小
ボイドと略す）は物理的な接着後、結合力を化学的に強
固なものにするために行う熱処理工程で発生することが
判明した。 この様な微小ボイドの発生について詳細に
検討した結果、第４図に示すごとくＮ型イオン注入面に
接着する相手方のＰ型基板の比抵抗に依存し、同図にお
ける実線のごとく、Ｐ型基板の比抵抗が０．０５Ω・ｏ
ｆｆ１以下で顕著に見られる事が判った。
また第２図に示したＮ−−Ｎ” ／Ｐ“構造とはそれぞ
れ導電型が反対型の接合型半導体基板、つまり第５図の
ようなＰ−−Ｐ” ／Ｎ＋構造のものも第３図に示した
ＩＧＢＴの反対導電型ＩＧＢＴとして利用できるが、こ
れについても上述と同様の検討を行った結果、第４図の
破線で示すように、こういった接合型基板のＮ型基板１
３も比抵抗が０．０５Ω・ｃｍを境としてそれ以下で微
小ボイドが多発することが判明した。
れ導電型が反対型の接合型半導体基板、つまり第５図の
ようなＰ−−Ｐ” ／Ｎ＋構造のものも第３図に示した
ＩＧＢＴの反対導電型ＩＧＢＴとして利用できるが、こ
れについても上述と同様の検討を行った結果、第４図の
破線で示すように、こういった接合型基板のＮ型基板１
３も比抵抗が０．０５Ω・ｃｍを境としてそれ以下で微
小ボイドが多発することが判明した。
こういった微小ボイドは前述の様に部分的に接着部分の
抵抗を高くすることの他に後の研磨工程あるいはデバイ
ス製造工程において接合基板のとビ割れ、ひどい時には
破壊を引き起こしていた。
抵抗を高くすることの他に後の研磨工程あるいはデバイ
ス製造工程において接合基板のとビ割れ、ひどい時には
破壊を引き起こしていた。
（発明が解決しようとする問題点）
本発明は、前述した従来技術の問題点を解消し、微小ボ
イドがない接合型半導体基板の製造方法を提供すること
にある。
イドがない接合型半導体基板の製造方法を提供すること
にある。
［発明の構成］
く問題点を解決するための手段）
本発明製造方法の特徴は、一導電型の基板に同一導電型
不純物をイオン注入し、該イオン注入面に反対導電型の
基板を接着するという接合型半導体基板の製造工程内に
おいて、不純物のイオン注入後でかつ物理的接着工程前
に、該イオン注入基板に熱処理工程を加え、このイオン
注入面に接着させる相手方の反対導電型基板として比抵
抗が０．０５Ω・ｃｍ以下の基板を接着することにある
。
不純物をイオン注入し、該イオン注入面に反対導電型の
基板を接着するという接合型半導体基板の製造工程内に
おいて、不純物のイオン注入後でかつ物理的接着工程前
に、該イオン注入基板に熱処理工程を加え、このイオン
注入面に接着させる相手方の反対導電型基板として比抵
抗が０．０５Ω・ｃｍ以下の基板を接着することにある
。
この様な簡単な接着前熱処理を加えることにより微小ボ
イドの発生が押さえられる。
イドの発生が押さえられる。
（作用）
そのメカニズムは詳細には判っていないが以下の様に推
察される（第６図および第７図参照）。
察される（第６図および第７図参照）。
すなわち、従来のようにリンのイオン注入をしたままの
基板と、比抵抗が０．０５Ω・ｃｍ以下の相手方基板と
を用いた場合には、イオン注入された基板表面の不純物
濃度は非常に高いため、第６図のように、接着後の熱処
理中に表面へ不純物Ｐが析出し、一方基板表面に存在し
ているＯＨ基は一点鎖線のように脱水し、５ｉ−Ｏ−Ｓ
＋のように縮合する。 このとき離脱したＨ２Ｏと表面
に析出した不純物Ｐとが、第７図のように、接着熱処理
の際に反応してリン酸あるいはリン酸化合物のようなも
のを生成し微小ボイド１６を形成する。 従って、本発
明のように、イオン注入後に熱処理を加え、表面の不純
物を拡散してその濃度を減少させておけば、その上で接
着し熱処理を加えても表面の不純物濃度が低下している
ため表面にリン酸などの生成がなく、その結果微小ボイ
ド発生を防止することができる。
基板と、比抵抗が０．０５Ω・ｃｍ以下の相手方基板と
を用いた場合には、イオン注入された基板表面の不純物
濃度は非常に高いため、第６図のように、接着後の熱処
理中に表面へ不純物Ｐが析出し、一方基板表面に存在し
ているＯＨ基は一点鎖線のように脱水し、５ｉ−Ｏ−Ｓ
＋のように縮合する。 このとき離脱したＨ２Ｏと表面
に析出した不純物Ｐとが、第７図のように、接着熱処理
の際に反応してリン酸あるいはリン酸化合物のようなも
のを生成し微小ボイド１６を形成する。 従って、本発
明のように、イオン注入後に熱処理を加え、表面の不純
物を拡散してその濃度を減少させておけば、その上で接
着し熱処理を加えても表面の不純物濃度が低下している
ため表面にリン酸などの生成がなく、その結果微小ボイ
ド発生を防止することができる。
既述のメカニズムからすれば、イオン注入量が少なく表
面不純物量も少なければ当然微小ボイドは発生しない訳
で、事実５ｘ １０” ａｔｍ ／ ｃ＋ｎ２以下のイ
オン注入母であれば微小ボイドは発生しない。
面不純物量も少なければ当然微小ボイドは発生しない訳
で、事実５ｘ １０” ａｔｍ ／ ｃ＋ｎ２以下のイ
オン注入母であれば微小ボイドは発生しない。
（実施例）
次に本発明の実施例を詳細に述べる。
実施例 １
第１図における半導体基板３として直径１００ｍｍ 。
比抵抗０，００１．０，００５．０．０１．０．０５
、および０．１０・ｃｍの低抵抗Ｐ型シリコンウェーハ
（ただし０．１Ω・（ＩＩＩのものは比較例）を各２０
枚使用し、基板１には直径１００ｍｍ 、比抵抗６２．
５Ω−ｃｍの高抵抗Ｎ型シリコンウェーハを使用した。
、および０．１０・ｃｍの低抵抗Ｐ型シリコンウェーハ
（ただし０．１Ω・（ＩＩＩのものは比較例）を各２０
枚使用し、基板１には直径１００ｍｍ 、比抵抗６２．
５Ω−ｃｍの高抵抗Ｎ型シリコンウェーハを使用した。
基板１にはリンを加速電圧４０ｋｅＶで２Ｘ １０”
ａｔｍ ／ｃｍ２をイオン注入した。 この後、イオ
ン注入層２を形成した基板１について、１１００℃、１
時間、ガス混合比Ｎ２１０２−４／１の雰囲気中で熱処
理を加えることによりイオン注入層２を拡散させた上で
清浄化洗浄して基板３と接着し、１１００℃、２時間、
雰囲気ガスＮ２中で接肴侵の熱処理を行った。
ａｔｍ ／ｃｍ２をイオン注入した。 この後、イオ
ン注入層２を形成した基板１について、１１００℃、１
時間、ガス混合比Ｎ２１０２−４／１の雰囲気中で熱処
理を加えることによりイオン注入層２を拡散させた上で
清浄化洗浄して基板３と接着し、１１００℃、２時間、
雰囲気ガスＮ２中で接肴侵の熱処理を行った。
第８図の実施例１にかかる実線は、赤外線透過影像法で
調べたボイド発生率（縦軸）の相手方の基板比抵抗（横
軸）に対する依存性であるが、第４図の実線で示される
従来の場合に比べ、ボイド発生率が大巾に改善されてい
ることが判る。
調べたボイド発生率（縦軸）の相手方の基板比抵抗（横
軸）に対する依存性であるが、第４図の実線で示される
従来の場合に比べ、ボイド発生率が大巾に改善されてい
ることが判る。
実施例 ２
第５図における半導体基板１３として、直径１００ｎｏ
ｎ 、比抵抗０．００１．０．００５．０．０１．０．
０５、および０，１Ω・ｃａｎの低抵抗Ｎ型シリコンウ
ェーハ（ただし０，１Ω・ｃｍのものは比較例）を各１
０枚使用し、基板１１には直径１００＋ｎｍ 、比抵抗
２５Ω−ｃａｇの高抵抗Ｐ型シリコンウェーハを使用し
た。 基板１１にはボロンを加速電圧４０ｋｅＶでｌＸ
１０”ａｔｎ ／ｃｍ２イオン注入した。 この後、イ
オン注入層１２を形成した基板１１に実施例１と同様の
熱処理を加え、イオン注入層１２を拡散させ、基板１３
と接着し、実ｍ例１と同様の接着熱処理を行った。
ｎ 、比抵抗０．００１．０．００５．０．０１．０．
０５、および０，１Ω・ｃａｎの低抵抗Ｎ型シリコンウ
ェーハ（ただし０，１Ω・ｃｍのものは比較例）を各１
０枚使用し、基板１１には直径１００＋ｎｍ 、比抵抗
２５Ω−ｃａｇの高抵抗Ｐ型シリコンウェーハを使用し
た。 基板１１にはボロンを加速電圧４０ｋｅＶでｌＸ
１０”ａｔｎ ／ｃｍ２イオン注入した。 この後、イ
オン注入層１２を形成した基板１１に実施例１と同様の
熱処理を加え、イオン注入層１２を拡散させ、基板１３
と接着し、実ｍ例１と同様の接着熱処理を行った。
実施例２のボイド発生率の相手方の基板比抵抗に対する
依存性を第８図の破線に示したが、実施例１と同様な効
果が得られた。
依存性を第８図の破線に示したが、実施例１と同様な効
果が得られた。
実施例 ３
第１図における半導体基板３として直径１００ｍｍ 。
比抵抗０．００５Ω・Ｃ１の低抵抗Ｐ型シリコンウェー
ハ、基板１には直径１００ａｏｎ 、比抵抗６２．５Ω
−ａｍの高抵抗Ｎ型シリコンウェーへを用いた。 基板
１にはリンを加速電圧４０ｋｅＶで２ｘ １０” ａｔ
ｍ ／ ｃ＋＋＋２をイオン注入し、注入後の熱処理温
度を４００℃〜１２００℃まで５０℃間隔で変化させた
（熱処理時間および雰囲気条件は実施例１とおなじ）サ
ンプルをそれぞれ作った。 その後接着し、１１００℃
、２時間、Ｎ２中で接着熱処理を行い、イオン注入後熱
処理温度の依存性を見た。
ハ、基板１には直径１００ａｏｎ 、比抵抗６２．５Ω
−ａｍの高抵抗Ｎ型シリコンウェーへを用いた。 基板
１にはリンを加速電圧４０ｋｅＶで２ｘ １０” ａｔ
ｍ ／ ｃ＋＋＋２をイオン注入し、注入後の熱処理温
度を４００℃〜１２００℃まで５０℃間隔で変化させた
（熱処理時間および雰囲気条件は実施例１とおなじ）サ
ンプルをそれぞれ作った。 その後接着し、１１００℃
、２時間、Ｎ２中で接着熱処理を行い、イオン注入後熱
処理温度の依存性を見た。
第９図に示す様に熱処理温度が６００℃以上であれば微
小ボイドの改善が見られる。
小ボイドの改善が見られる。
なお、熱処理時間については３０分以上であれば十分で
あることが判った。 また、瞬間的な高温アニール（１
１００℃〜１０秒）を行ういわゆるラビッドアニールで
も微小ボイド低減効果があり、熱処理時間については最
適時間は様々である。
あることが判った。 また、瞬間的な高温アニール（１
１００℃〜１０秒）を行ういわゆるラビッドアニールで
も微小ボイド低減効果があり、熱処理時間については最
適時間は様々である。
（発明の効果コ
次に本発明製造方法による効果について述べる。
既述のごとく本発明により微小ボイド発生は第１０図の
ごとく激減した訳であるが、この効果は以下に示す接合
型ウェーハの加工工程あるいはデバイスプロセスにおけ
る基板割れ不良、ＩＧＢＴ素子における抵抗不良率など
に大きな改善をもたらしている。
ごとく激減した訳であるが、この効果は以下に示す接合
型ウェーハの加工工程あるいはデバイスプロセスにおけ
る基板割れ不良、ＩＧＢＴ素子における抵抗不良率など
に大きな改善をもたらしている。
第１１図は加工工程における接合型ウェーへのワレ及び
クラック不良率を比較したものである。
クラック不良率を比較したものである。
第１２図はデバイスプロセスにおける接合型ウェーハの
ワレ及びクラック不良率を比較したものである。
ワレ及びクラック不良率を比較したものである。
加工工程及びデバイスプロセスではウェーハに圧力や熱
応力がかかるため、従来は微小ボイドが存在しているこ
とでかなりのワレ・カケが発生していたが、本発明によ
り微小ボイド発生を防止したことによりこれが大巾に改
善されたことがわかる。
応力がかかるため、従来は微小ボイドが存在しているこ
とでかなりのワレ・カケが発生していたが、本発明によ
り微小ボイド発生を防止したことによりこれが大巾に改
善されたことがわかる。
また、第１３図はＩＧＢＩ素子における抵抗不良率を比
較したものである。
較したものである。
従来は、加工工程及びデバイスプロセスにおいてワレ・
カケ等の不良を起こさなかった接合型つ工−ハでもやは
り微小ボイドが残存している可能性があるが、素子の抵
抗測定を行って見るとやはり部分的に抵抗が大きく不良
となっていた。 しかしながら本発明により抵抗不良率
もかなり改善されている。
カケ等の不良を起こさなかった接合型つ工−ハでもやは
り微小ボイドが残存している可能性があるが、素子の抵
抗測定を行って見るとやはり部分的に抵抗が大きく不良
となっていた。 しかしながら本発明により抵抗不良率
もかなり改善されている。
以上のごとく本発明製造、方法によれば、既述のデバイ
スの基板を高歩留りで提供でき、これによりチップの低
コスト化も実現できる。
スの基板を高歩留りで提供でき、これによりチップの低
コスト化も実現できる。
第１図は本発明に関連する接着前における一導電型不純
物のイオン注入を施した基板と反対導電型基板との断面
図、第２図は一導電型不純物のイオン注入を施した基板
と反対導電型型基板とを接着して得られた本発明に関連
するＮ−−Ｎ” ／Ｐ１接合型半導体基板の断面図、第
３図は第２図基板を用いたＩ Ｇ Ｂ Ｔ素子の構造図
、第４図は従来方法におけるボイド発生率の反対導電型
基板比抵抗に対する依存性グラフ、第５図は第２図基板
の導電型を反転させた本発明に関連するＰ−−Ｐ” ／
Ｎ＋接合型半導体基板の断面図、第６図及び第７図は従
来方法における微小ボイド発生メカニズムの説明図、第
８図は本発明方法におけるボイド発生率の反対導電型基
板比抵抗に対する依存性グラフ、第９図は本発明におけ
るボイド発生率の熱処理温度依存性グラフ、第１０図は
従来方法と本発明方法におけるボイド発生率の比較グラ
フ、第１１図は従来方法と本発明方法の加工工程におけ
るワレ・カケ発生率の比較グラフ、第１２図は従来方法
と本発明方法のデバイスプロセスにおけるワレ・カケ発
生率の比較グラフ、第１３図は従来方法基板と本発明方
法基板によるＩＧＢＴ素子の抵抗不良率の比較グラフで
ある。 −１，１１・・・一導電型基板、 ２．１２・・・イオ
ン注入層、 ３，１３・・・反対導電型基板、 ７・・
・Ｐ層、 ８・・・Ｎ層、 ９・・・ゲート、 １０・
・・ソース（エミッタ）、 １１・・・ドレイン（コレ
クタ）、１６・・・微小ボイド。 第２区 第５Ｕ：ｇＪ 第７図 第９図 第１０図 従来 本発明 従来 本発明
第１１図 第１２図 従来 本発明 第１３図
物のイオン注入を施した基板と反対導電型基板との断面
図、第２図は一導電型不純物のイオン注入を施した基板
と反対導電型型基板とを接着して得られた本発明に関連
するＮ−−Ｎ” ／Ｐ１接合型半導体基板の断面図、第
３図は第２図基板を用いたＩ Ｇ Ｂ Ｔ素子の構造図
、第４図は従来方法におけるボイド発生率の反対導電型
基板比抵抗に対する依存性グラフ、第５図は第２図基板
の導電型を反転させた本発明に関連するＰ−−Ｐ” ／
Ｎ＋接合型半導体基板の断面図、第６図及び第７図は従
来方法における微小ボイド発生メカニズムの説明図、第
８図は本発明方法におけるボイド発生率の反対導電型基
板比抵抗に対する依存性グラフ、第９図は本発明におけ
るボイド発生率の熱処理温度依存性グラフ、第１０図は
従来方法と本発明方法におけるボイド発生率の比較グラ
フ、第１１図は従来方法と本発明方法の加工工程におけ
るワレ・カケ発生率の比較グラフ、第１２図は従来方法
と本発明方法のデバイスプロセスにおけるワレ・カケ発
生率の比較グラフ、第１３図は従来方法基板と本発明方
法基板によるＩＧＢＴ素子の抵抗不良率の比較グラフで
ある。 −１，１１・・・一導電型基板、 ２．１２・・・イオ
ン注入層、 ３，１３・・・反対導電型基板、 ７・・
・Ｐ層、 ８・・・Ｎ層、 ９・・・ゲート、 １０・
・・ソース（エミッタ）、 １１・・・ドレイン（コレ
クタ）、１６・・・微小ボイド。 第２区 第５Ｕ：ｇＪ 第７図 第９図 第１０図 従来 本発明 従来 本発明
第１１図 第１２図 従来 本発明 第１３図
Claims (1)
- 【特許請求の範囲】 １ 一導電型の基板に同一導電型となる不純物をイオン
注入し、該イオン注入面に反対導電型の基板を接着して
なる接合型半導体基板の製造において、該一導電型基板
のイオン注入後に熱処理を加え、しかる後に該イオン注
入面に比抵抗が０．０５Ω・ｃｍ以下の反対導電型基板
を接着することを特徴とする接合型半導体基板の製造方
法。 ２ イオン注入工程後の熱処理温度が６００〜１２００
℃である特許請求の範囲第１項記載の接合型半導体基板
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261849A JP2633536B2 (ja) | 1986-11-05 | 1986-11-05 | 接合型半導体基板の製造方法 |
| DE3751875T DE3751875T2 (de) | 1986-11-05 | 1987-11-04 | Verfahren zur Herstellung eines Halbleitersubstrats von zusammengesetzter Art |
| EP87309773A EP0269294B1 (en) | 1986-11-05 | 1987-11-04 | Method of manufacturing a bonded structure type semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261849A JP2633536B2 (ja) | 1986-11-05 | 1986-11-05 | 接合型半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116469A true JPS63116469A (ja) | 1988-05-20 |
| JP2633536B2 JP2633536B2 (ja) | 1997-07-23 |
Family
ID=17367599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261849A Expired - Fee Related JP2633536B2 (ja) | 1986-11-05 | 1986-11-05 | 接合型半導体基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0269294B1 (ja) |
| JP (1) | JP2633536B2 (ja) |
| DE (1) | DE3751875T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289109A (ja) * | 1988-05-16 | 1989-11-21 | Nippon Soken Inc | 半導体装置の製造方法 |
| JP2005150509A (ja) * | 2003-11-18 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2011238865A (ja) * | 2010-05-13 | 2011-11-24 | Shibaura Mechatronics Corp | 基板処理装置および基板処理方法 |
| US10150638B2 (en) | 2013-09-30 | 2018-12-11 | Yong Chul Oh | Tape dispenser |
| CN111785614A (zh) * | 2020-06-18 | 2020-10-16 | 上海空间电源研究所 | 一种降低电压损耗的键合结构及其制备方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1230026B (it) * | 1988-10-28 | 1991-09-24 | Sgs Thomson Microelectronics | Processo di saldatura di fette di silicio fra loro, per la fabbricazione di dispositivi a semiconduttore |
| JPH03263351A (ja) * | 1990-02-27 | 1991-11-22 | Oki Electric Ind Co Ltd | 半導体基板の製造方法 |
| DE4036222A1 (de) * | 1990-11-14 | 1992-05-21 | Bosch Gmbh Robert | Verfahren zur herstellung von halbleiterelementen, insbesondere von dioden |
| DE4133820A1 (de) * | 1991-10-12 | 1993-04-15 | Bosch Gmbh Robert | Verfahren zur herstellung von halbleiterelementen |
| JPH05347413A (ja) * | 1992-06-12 | 1993-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| EP0759634A1 (en) * | 1995-08-17 | 1997-02-26 | Shin-Etsu Handotai Company Limited | SOI wafer and method for the preparation thereof |
| US6054369A (en) * | 1997-06-30 | 2000-04-25 | Intersil Corporation | Lifetime control for semiconductor devices |
| JPH11251207A (ja) * | 1998-03-03 | 1999-09-17 | Canon Inc | Ｓｏｉ基板及びその製造方法並びにその製造設備 |
| KR20010041822A (ko) * | 1998-03-09 | 2001-05-25 | 스콧 티. 마이쿠엔 | 저온 직접 결합에 의해 형성가능한 소자 |
| US6274892B1 (en) | 1998-03-09 | 2001-08-14 | Intersil Americas Inc. | Devices formable by low temperature direct bonding |
| AU2002339592A1 (en) * | 2001-10-29 | 2003-05-12 | Analog Devices Inc. | A method for bonding a pair of silicon wafers together and a semiconductor wafer |
| JP2007059704A (ja) | 2005-08-25 | 2007-03-08 | Sumco Corp | 貼合せ基板の製造方法及び貼合せ基板 |
| US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| US8836130B2 (en) | 2009-01-23 | 2014-09-16 | Nichia Corporation | Light emitting semiconductor element bonded to a base by a silver coating |
| EP2390932B1 (en) | 2009-01-23 | 2015-09-09 | Nichia Corporation | Method for manufacturing a semiconductor device |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| CN103839989A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | 一种带缓冲层的低压igbt及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191071A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 伝導度変調型半導体装置及びその製造方法 |
-
1986
- 1986-11-05 JP JP61261849A patent/JP2633536B2/ja not_active Expired - Fee Related
-
1987
- 1987-11-04 EP EP87309773A patent/EP0269294B1/en not_active Expired - Lifetime
- 1987-11-04 DE DE3751875T patent/DE3751875T2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191071A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 伝導度変調型半導体装置及びその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289109A (ja) * | 1988-05-16 | 1989-11-21 | Nippon Soken Inc | 半導体装置の製造方法 |
| JP2005150509A (ja) * | 2003-11-18 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2011238865A (ja) * | 2010-05-13 | 2011-11-24 | Shibaura Mechatronics Corp | 基板処理装置および基板処理方法 |
| US10150638B2 (en) | 2013-09-30 | 2018-12-11 | Yong Chul Oh | Tape dispenser |
| CN111785614A (zh) * | 2020-06-18 | 2020-10-16 | 上海空间电源研究所 | 一种降低电压损耗的键合结构及其制备方法 |
| CN111785614B (zh) * | 2020-06-18 | 2022-04-12 | 上海空间电源研究所 | 一种降低电压损耗的键合结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0269294B1 (en) | 1996-08-21 |
| DE3751875D1 (de) | 1996-09-26 |
| EP0269294A1 (en) | 1988-06-01 |
| DE3751875T2 (de) | 1997-02-06 |
| JP2633536B2 (ja) | 1997-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63116469A (ja) | 接合型半導体基板の製造方法 | |
| JPH05251292A (ja) | 半導体装置の製造方法 | |
| US6214702B1 (en) | Methods of forming semiconductor substrates using wafer bonding techniques and intermediate substrates formed thereby | |
| KR20060044756A (ko) | 반도체 장치 및 그 제조 방법 | |
| US5897362A (en) | Bonding silicon wafers | |
| JPS618931A (ja) | 半導体装置の製造方法 | |
| KR970003671A (ko) | 실리콘 웨이퍼 가공방법 | |
| JP3165051B2 (ja) | 半導体素子のウェル形成方法 | |
| JPH09326396A (ja) | 半導体集積回路装置およびその製造方法 | |
| US3547717A (en) | Radiation resistant semiconductive device | |
| JPH05235005A (ja) | 半導体基板及びその製造方法 | |
| JPH0691006B2 (ja) | 半導体ウエハの接合方法 | |
| JPH01303727A (ja) | 不純物ゲッタリング方法 | |
| JPH05152304A (ja) | 半導体基板の製造方法 | |
| JPH071791B2 (ja) | 半導体基板の製造方法 | |
| JPH0673350B2 (ja) | 半導体装置の製造方法 | |
| JPH0555100A (ja) | 半導体基板の製造方法 | |
| JPS5974638A (ja) | 半導体ウエ−ハの製法 | |
| JPS59119761A (ja) | 半導体装置の製造方法 | |
| JP2743452B2 (ja) | 半導体装置の製造方法 | |
| JP3191346B2 (ja) | 貼り合わせ基板の製造方法 | |
| JPS6393107A (ja) | 半導体基板の接合方法 | |
| JPH06283397A (ja) | 半導体基板及びその製造方法 | |
| JPH03217019A (ja) | 半導体装置の製造方法 | |
| JPH02237032A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |