JP2013149804A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】薄型化された半導体装置を製造する場合において、研削工程中に半導体ウェーハの割れや欠けの発生を防ぐことが可能となり、高品質な半導体装置を高い歩留まりで製造することが可能となる半導体装置の製造方法を提供する。
【解決手段】半導体ウェーハＷの第１主面側に形成する素子の素子形成深さより深い深さ領域に、結晶構造が破壊された構造を有する改質層を形成する改質層形成工程Ｓ３０と、改質層が所定の厚さとなるように、第２主面側から半導体ウェーハＷを研削する研削工程Ｓ４０と、第２主面における改質層の表面に電極層を形成する電極層形成工程Ｓ５０と、半導体ウェーハＷを半導体チップとなる領域ごとに分割するダイシング工程Ｓ６０とをこの順序で含むことを特徴とする半導体装置の製造方法。
【選択図】図２

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

従来、半導体ウェーハの第１主面側に素子を形成した後に第２主面側から半導体ウェーハを研削することによって、薄型化された半導体装置９００を製造する半導体装置の製造方法が知られている（例えば、特許文献１参照。）。

図１１は、従来の半導体装置の製造方法を説明するために示す図である。図１１（ａ）〜図１１（ｃ）は各工程図である。図１１中、符号９１０は半導体層を示す。なお、図１１中、素子の図示は省略している。

従来の半導体装置の製造方法は、半導体ウェーハＷの第１主面側に素子を形成する素子形成工程（図１１（ａ）参照。）と、半導体ウェーハＷの第２主面側から、半導体ウェーハＷが所定の厚さとなるように半導体ウェーハＷを研削する研削工程（図１１（ｂ）参照。）と、第２主面の表面に電極層９４０を形成する電極層形成工程（図１１（ｃ）参照。）と、半導体ウェーハＷを半導体チップとなる領域ごとに分割するダイシング工程（図示せず）とをこの順序で含む。

なお、本明細書中、「素子」とは、半導体ウェーハの第１主面側に形成する層、領域又は構造を示す。また、「第１主面」とは、半導体装置のうち素子を形成する側の面をいい、「第２主面」とは、第１主面とは反対側の面をいう。

従来の半導体装置の製造方法によれば、半導体ウェーハＷの第１主面側に素子９２０を形成した後に第２主面側から半導体ウェーハＷを研削することによって、薄型化された半導体装置９００を製造することが可能となる。その結果、近年の電子機器の小型化及び薄型化に対する要求を満たす半導体装置を製造することが可能となる。

特開２０１１−２２２８９８号公報

しかしながら、従来の半導体装置の製造方法においては、研削工程中に半導体ウェーハＷの割れや欠けが生じる場合があり、高品質な半導体装置を高い歩留まりで製造することが困難となるという問題がある。

そこで、本発明は、このような問題を解決するためになされたものであり、薄型化された半導体装置を製造する場合において、研削工程中に半導体ウェーハの割れや欠けの発生を防ぐことが可能となり、高品質な半導体装置を高い歩留まりで製造することが可能となる半導体装置の製造方法を提供することを目的とする。

［１］本発明の半導体装置の製造方法は、半導体ウェーハの第１主面側に形成する素子の素子形成深さより深い深さ領域に、結晶構造が破壊された構造を有する改質層を形成する改質層形成工程と、前記改質層が所定の厚さとなるように、前記第１主面側とは反対側の第２主面側から前記半導体ウェーハを研削する研削工程と、前記第２主面における前記改質層の表面に電極層を形成する電極層形成工程と、前記半導体ウェーハを半導体チップとなる領域ごとに分割するダイシング工程とをこの順序で含むことを特徴とする。

なお、本明細書中、「結晶構造が破壊された」とは、結晶構造が完全に破壊された状態のみならず、結晶構造が一部残った状態も含む。また、「素子形成深さ」とは、半導体ウェーハの第１主面側に形成する又は形成された素子の深さをいう。

［２］本発明の半導体装置の製造方法においては、前記半導体ウェーハは、ＳｉＣウェーハであることが好ましい。

［３］本発明の半導体装置の製造方法においては、前記改質層形成工程においては、前記半導体ウェーハの前記第１主面側又は前記第２主面側からレーザ光を照射することによって前記改質層を形成することが好ましい。

［４］本発明の半導体装置の製造方法においては、前記改質層形成工程においては、紫外線レーザ光を照射することによって前記改質層を形成することが好ましい。

［５］本発明の半導体装置の製造方法においては、前記改質層形成工程においては、前記半導体ウェーハの前記第２主面側から不純物をイオン注入することによって前記改質層を形成することが好ましい。

［６］本発明の半導体装置の製造方法においては、前記改質層形成工程の前に、前記半導体ウェーハの前記第１主面側に素子を形成する素子形成工程をさらに含むことが好ましい。

［７］本発明の半導体装置の製造方法においては、前記改質層形成工程と前記研削工程との間に、前記半導体ウェーハの前記第１主面側に素子を形成する素子形成工程をさらに含むことが好ましい。

［８］本発明の半導体装置の製造方法においては、前記改質層形成工程においては、前記素子形成深さより深い深さ領域の一部に前記改質層を形成することが好ましい。

［９］本発明の半導体装置の製造方法においては、前記改質層形成工程においては、前記素子形成深さより深い深さ領域の全部に前記改質層を形成することが好ましい。

［１０］本発明の半導体装置は、半導体ウェーハを半導体チップとなる領域ごとに分割して形成されている半導体装置であって、半導体層と、前記半導体層の第１主面側に形成されている素子と、前記半導体層の第２主面側に形成され、結晶構造が破壊された構造を有する改質層と、前記第２主面における前記改質層の表面に形成されている電極層とを備えることを特徴とする。

本発明の半導体装置の製造方法によれば、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層をいったん形成しておき、それに続く研削工程で、当該改質層が所定の厚さになるように第２主面側から半導体ウェーハを研削することとしていることから、研削工程中に半導体ウェーハの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、本発明の半導体装置の製造方法によれば、第２主面における改質層の表面に電極層を形成することから、半導体ウェーハと電極層との間の接触総面積を増大させることが可能となり、半導体ウェーハと電極層との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

本発明の半導体装置によれば、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層を備えるため、半導体層の割れや欠けのない、高品質な半導体装置とすることが可能となる。

また、本発明の半導体装置によれば、第２主面における改質層の表面に電極層が形成されていることから、半導体層と電極層との間の接触総面積が大きくなり、半導体層と電極層との良好なオーミック接続を実現することが可能な半導体装置とすることが可能となる。

実施形態１に係る半導体装置１００を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示すフローチャートである。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態２における改質層形成工程Ｓ３０を説明するために示す図である。 実施形態３における改質層形成工程Ｓ３０を説明するために示す図である。 実施形態４における改質層形成工程Ｓ３０を説明するために示す図である。 実施形態５における改質層形成工程Ｓ３０を説明するために示す図である。 実施形態６における改質層形成工程Ｓ３０を説明するために示す図である。 実施形態７に係る半導体装置２００を説明するために示す図である。 従来の半導体装置の製造方法を説明するために示す図である。

以下、本発明の半導体装置の製造方法及び半導体装置について、図に示す実施形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。

実施形態１に係る半導体装置１００は、半導体ウェーハＷを半導体チップとなる領域ごとに分割して形成されている半導体装置であって、図１に示すように、半導体層１１０と、半導体層１１０の第１主面側に形成されている素子１２０と、半導体層１１０の第２主面側に形成され、結晶構造が破壊された構造を有する改質層１３０と、第２主面における改質層１３０の表面に形成されている電極層１４０（カソード電極層）と、半導体層１１０の第１主面側に形成されたバリアメタル層１５０と、アノード電極層１６０と、保護絶縁層１７０とを備えるショットキーバリアダイオードである。半導体ウェーハＷとしては、ＳｉＣウェーハを用いる。

半導体層１１０は、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２よりも低濃度のｎ型不純物を含有するｎ⁻型半導体層１１４とを有する。

ｎ⁻型半導体層１１４は、ｎ^＋型半導体層１１２の表面にエピタキシャル法を用いて結晶を成長させることによって形成されたものである。ｎ^＋型半導体層１１２の厚さは、例えば３０μｍ〜１００μｍであり、ｎ^＋型半導体層１１２のｎ型不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。ｎ⁻型半導体層１１４の厚さは、例えば６μｍ〜７０μｍであり、ｎ⁻型半導体層１１４の不純物濃度は、例えば２×１０^１４ｃｍ^−３〜５×１０^１６ｃｍ^−３である。

素子１２０は、ｐ型半導体からなるガードリングであり、半導体層１１０の第１主面側の所定の領域に形成されている。素子１２０のｐ型不純物濃度は、例えば１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内にある。素子１２０の深さは、ｎ⁻型半導体層１１４の第１主面の表面から０．１μｍ〜５μｍである。

改質層１３０は、半導体層１１０の第２主面側に形成され、後述するように第１主面側からレーザ光を照射することにより結晶構造が破壊された構造を有する。改質層１３０の厚さは、０．１μｍ〜３０μｍである。

電極層１４０は、改質層１３０の第２主面側に形成されている。電極層１４０は、電極材料であるニッケルを改質層１３０の第２主面側の表面に蒸着することにより形成されている。電極層１４０の厚さは、例えば０．１μｍ〜５μｍである。

バリアメタル層１５０は、ｎ⁻型半導体層１１４との間でショットキー接合を形成する金属（例えばニッケル、チタンなど。）からなる。バリアメタル層１５０の厚さは、例えば２μｍである。アノード電極層１６０は、バリアメタル層１５０の表面に形成されている。アノード電極層１６０の厚さは、例えば５μｍである。アノード電極層１６０は、例えばアルミニウムからなる。保護絶縁層１７０は、バリアメタル層１５０及びアノード電極層１６０を取り囲むように形成されている。

２．実施形態１に係る半導体装置の製造方法
次に、実施形態１に係る半導体装置の製造方法を説明する。
図２は、実施形態１に係る半導体装置の製造方法を説明するために示すフローチャートである。図３及び図４は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ）〜図３（ｄ）は各工程図であり、図４（ａ）〜図４（ｃ）は各工程図である。

実施形態１に係る半導体装置の製造方法は、図２に示すように、「半導体ウェーハ準備工程Ｓ１０」、「素子形成工程Ｓ２０」、「改質層形成工程Ｓ３０」、「研削工程Ｓ４０」、「電極層形成工程Ｓ５０」及び「ダイシング工程Ｓ６０」をこの順序で実施する。

（１）半導体ウェーハ準備工程Ｓ１０
まず、図３（ａ）に示すように、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２の表面にエピタキシャル法により形成されたｎ⁻型半導体層１１４とがこの順序で積層された半導体層１１０を有する半導体ウェーハＷを準備する。

（２）素子形成工程Ｓ２０
次に、図３（ｂ）及び図３（ｃ）に示すように、半導体ウェーハＷの第１主面側に素子１２０を形成する。具体的には、半導体ウェーハＷの第１主面側に、マスクＭを形成し、所定の領域を開口した上で、当該開口に向かってイオン注入法やデポジション法などの方法を用いてｐ型不純物（例えばボロン）を導入してｐ型不純物導入領域１２０’を形成する。その後、半導体ウェーハＷに熱処理（例えば１０００℃）を施してｐ型不純物を拡散させることにより素子１２０を形成する。

（３）改質層形成工程Ｓ３０
次に、図３（ｄ）に示すように、半導体ウェーハＷの第１主面側に形成する素子１２０の素子形成深さより深い深さ領域の一部に、結晶構造が破壊された構造を有する改質層１３０を形成する。具体的には、半導体ウェーハＷの第１主面側からレーザ光照射装置によって照射したレーザ光を微小スポットに集光して結晶構造を破壊することによって改質層１３０を形成する。改質層形成工程Ｓ３０においては、レーザ光を２次元的にスキャンする。形成された改質層１３０の厚さは、０．１μｍ〜３０μｍである。照射したレーザ光は、波長が２６６ｎｍ〜３５５ｎｍである紫外線レーザである。レーザ光のスキャン速度は、例えば１０〜１００ｍｍ／秒である。レーザ光の加工出力は、３Ｗ以下で、例えば２．２Ｗである。

（４）研削工程Ｓ４０
次に、図４（ａ）に示すように、改質層１３０が所定の厚さとなるように、第２主面側から半導体ウェーハＷを研削する。具体的には、半導体ウェーハＷをグラインダ装置に設置し、半導体ウェーハＷの第１主面側をチャックテーブルに真空吸着した後、第２主面側からドライポリッシュ法を用いて半導体ウェーハＷを研削する。なお、ドライポリッシュ法に代えて、ＣＭＰ法やケミカルエッチング法を用いて研削工程Ｓ４０を実施してもよい。

（５）電極層形成工程Ｓ５０
次に、図４（ｂ）に示すように、第２主面における改質層１３０の表面に電極層１４０を形成する。具体的には、改質層１３０の表面を洗浄した後、改質層１３０の表面上に、例えばスパッタリングなどの物理気相成長法（ＰＶＤ）により、電極層１４０の材料であるニッケルを堆積させる。次に、真空中において８００℃で１０分間の熱処理を行うことで改質層１３０と堆積させたニッケルとをシリサイド化して電極層１４０を形成する。
次に、図４（ｃ）に示すように、半導体層１１０の第１主面側に、保護絶縁層１７０、バリアメタル層１５０及びアノード電極層１６０を形成する。

（６）ダイシング工程Ｓ６０
次に、ダイシングにより、半導体ウェーハＷを半導体チップとなる領域ごとに分割して、実施形態１に係る半導体装置１００を製造することができる（図４（ｃ）参照。）。

３．実施形態１に係る半導体装置及び半導体装置の製造方法の効果
次に、実施形態１に係る半導体装置及び半導体装置の製造方法の効果を説明する。

実施形態１に係る半導体装置の製造方法によれば、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０をいったん形成しておき、それに続く研削工程Ｓ４０で、当該改質層１３０が所定の厚さになるように第２主面側から半導体ウェーハＷを研削することとしていることから、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、電極層形成工程Ｓ５０において、第２主面における改質層１３０の表面に電極層１４０を形成することから、半導体ウェーハＷと電極層１４０との間の接触総面積を増大させることが可能となり、半導体ウェーハＷと電極層１４０との良好なオーミック接続を実現することが可能な半導体装置１００を製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、改質層形成工程Ｓ３０において、結晶構造が破壊された構造を有する改質層１３０を形成するため、半導体ウェーハＷとしてＳｉＣウェーハを用いた場合であっても、電極層形成工程Ｓ５０中に改質層１３０と電極層１４０とを低い温度でシリサイド化することが可能となり、良好なオーミック接続を容易に実現することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、ＳｉＣウェーハのように硬く割れや欠けが発生しやすい半導体ウェーハを用いた場合であっても、上記した性質を有する半導体装置を製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、改質層１３０を形成する深さ位置において微小スポットを形成するため、素子形成領域に悪影響をあたえることなく半導体ウェーハＷの結晶構造を破壊することができる。

また、実施形態１に係る半導体装置の製造方法によれば、出力３Ｗ以下のレーザ光を照射するため、半導体層１１０そのものを蒸発させることとなく、改質層１３０を形成することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、改質層１３０が０．１μｍ以上の厚さとなるように半導体ウェーハＷを研削するため、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。また、改質層１３０が３０μｍ以下の厚さとなるように半導体ウェーハＷを研削するため半導体装置の薄型化を妨げることもない。

実施形態１に係る半導体装置１００によれば、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０を備えるため、半導体層１１０の割れや欠けのない、高品質な半導体装置とすることが可能となる。

また、本発明の半導体装置１００によれば、第２主面における改質層１３０の表面に電極層１４０が形成されていることから、半導体層１１０と電極層１４０との間の接触総面積が大きくなり、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置とすることが可能となる。

［実施形態２］
図５は、実施形態２における改質層形成工程Ｓ３０を説明するために示す図である。

実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に改質層を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態２における改質層形成工程Ｓ３０においては、図５に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に改質層１３０を形成する。

実施形態２における改質層形成工程Ｓ３０においては、素子形成深さより深い深さ領域を２段階の深さに分けてそれぞれスキャンすることによって、素子形成深さより深い深さ領域の全部に改質層１３０を形成する。なお、レーザ光をデフォーカスすることによって、素子形成深さより深い深さ領域の全部に改質層１３０を形成してもよい。

このように、実施形態２に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に改質層を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０をいったん形成しておき、それに続く研削工程Ｓ４０で、当該改質層１３０が所定の厚さになるように第２主面側から半導体ウェーハＷを研削することとしていることから、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、実施形態２に係る半導体装置の製造方法によれば、実施形態１に係る半導体装置の製造方法の場合と同様に、第２主面における改質層１３０の表面に電極層１４０を形成することから、半導体ウェーハＷと電極層１４０との間の接触総面積を増大させることが可能となり、半導体ウェーハＷと電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態２に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に改質層１３０を形成するため、素子形成深さより深い深さ領域の一部に改質層１３０を形成した場合と比較して、研削工程Ｓ４０実施中の研削効率を高めることが可能となる。その一方で改質層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

なお、実施形態２に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に改質層を形成する点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態３］
図６は、実施形態３における改質層形成工程Ｓ３０を説明するために示す図である。

実施形態３に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、半導体ウェーハＷの第２主面側からレーザ光を照射することによって改質層１３０を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態３おける改質層形成工程Ｓ３０においては、図６に示すように、半導体ウェーハＷの第２主面側からレーザ光を照射することによって改質層１３０を形成する。

このように、実施形態３に係る半導体装置の製造方法は、半導体ウェーハＷの第２主面側からレーザ光を照射することによって改質層１３０を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０をいったん形成しておき、それに続く研削工程Ｓ４０で、当該改質層１３０が所定の厚さになるように第２主面側から半導体ウェーハＷを研削することとしていることから、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、実施形態３に係る半導体装置の製造方法によれば、実施形態１に係る半導体装置の製造方法の場合と同様に、第２主面における改質層１３０の表面に電極層１４０を形成することから、半導体層１１０と電極層１４０との間の接触総面積を増大させることが可能となり、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態３に係る半導体装置の製造方法によれば、半導体ウェーハＷの第２主面側からレーザ光を照射することによって改質層１３０を形成するため、第１主面側に形成された素子１２０にレーザ光が与える影響を低減することが可能となる。

なお、実施形態３に係る半導体装置の製造方法は、半導体ウェーハＷの第２主面側からレーザ光を照射することによって改質層１３０を形成する点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態４］
図７は、実施形態４における改質層形成工程Ｓ３０を説明するために示す図である。

実施形態４に係る半導体装置の製造方法は、基本的には実施形態３に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に改質層１３０を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態４における改質層形成工程Ｓ３０においては、図７に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に改質層１３０を形成する。

実施形態４における改質層形成工程Ｓ３０においては、素子形成深さより深い深さ領域を２段階の深さに分けてそれぞれスキャンすることによって、素子形成深さより深い深さ領域の全部に改質層１３０を形成する。なお、レーザ光をデフォーカスすることによって、素子形成深さより深い深さ領域の全部に改質層１３０を形成してもよい。

このように、実施形態４に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に改質層１３０を形成する点が実施形態３に係る半導体装置の製造方法の場合とは異なるが、実施形態３に係る半導体装置の製造方法の場合と同様に、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０をいったん形成しておき、それに続く研削工程Ｓ４０で、当該改質層１３０が所定の厚さになるように第２主面側から半導体ウェーハＷを研削することとしていることから、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、実施形態４に係る半導体装置の製造方法によれば、実施形態３に係る半導体装置の製造方法の場合と同様に、第２主面における改質層１３０の表面に電極層１４０を形成することから、半導体層１１０と電極層１４０との間の接触総面積を増大させることが可能となり、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態４に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に改質層１３０を形成するため、素子形成深さより深い深さ領域の一部に改質層１３０を形成した場合と比較して、研削工程Ｓ４０実施中の研削効率を高めることが可能となる。その一方で改質層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

なお、実施形態４に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に改質層１３０を形成する点以外の点においては実施形態３に係る半導体装置の製造方法と同様の工程を有するため、実施形態３に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態５］
図８は、実施形態５における改質層形成工程Ｓ３０を説明するために示す図である。

実施形態５に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、改質層形成工程の内容が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態５における改質層形成工程Ｓ３０においては、図８に示すように、半導体ウェーハＷの第２主面側から不純物をイオン注入することによって改質層１３０を形成する。

改質層形成工程Ｓ３０においては、７００ｋｅＶ以下の加速電圧で不純物をイオン注入することによって改質層１３０を形成する。不純物としては、ニッケル、アルゴン、窒素等を用いることができる。また、加速電圧を適切に調整することで所望の深さに改質層１３０を形成することが可能となる。

このように、実施形態５に係る半導体装置の製造方法は、改質層形成工程の内容が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０をいったん形成しておき、それに続く研削工程Ｓ４０で、当該改質層１３０が所定の厚さになるように第２主面側から半導体ウェーハＷを研削することとしていることから、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、実施形態５に係る半導体装置の製造方法によれば、実施形態１に係る半導体装置の製造方法の場合と同様に、第２主面における改質層１３０の表面に電極層１４０を形成することから、半導体層１１０と電極層１４０との間の接触総面積を増大させることが可能となり、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

なお、実施形態５に係る半導体装置の製造方法は、改質層形成工程の内容が異なる点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態６］
図９は、実施形態６における改質層形成工程Ｓ３０を説明するために示す図である。

実施形態６に係る半導体装置の製造方法は、基本的には実施形態５に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に改質層１３０を形成する点が実施形態５に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態６における改質層形成工程Ｓ３０においては、図９に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に改質層１３０を形成する。

実施形態６に係る半導体装置の製造方法においては、素子形成深さより深い深さ領域を複数の深さ領域に分けるとともに、これら複数の深さ領域ごとに加速電圧を設定してイオン注入することにより、素子形成深さより深い深さ領域の全部に改質層１３０を形成する。

このように、実施形態６に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に改質層１３０を形成する点が実施形態５に係る半導体装置の製造方法の場合とは異なるが、実施形態５に係る半導体装置の製造方法の場合と同様に、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０をいったん形成しておき、それに続く研削工程Ｓ４０で、当該改質層１３０が所定の厚さになるように第２主面側から半導体ウェーハＷを研削することとしていることから、研削工程Ｓ４０中に半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

また、実施形態６に係る半導体装置の製造方法によれば、実施形態５に係る半導体装置の製造方法の場合と同様に、第２主面における改質層１３０の表面に電極層１４０を形成することから、半導体層１１０と電極層１４０との間の接触総面積を増大させることが可能となり、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態６に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に改質層１３０を形成するため、素子形成深さより深い深さ領域の一部に改質層１３０を形成した場合と比較して、研削工程Ｓ４０実施中の研削効率を高めることが可能となる。その一方で改質層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

なお、実施形態６に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に改質層１３０を形成する点以外の点においては実施形態５に係る半導体装置の製造方法と同様の工程を有するため、実施形態５に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態７］
図１０は、実施形態７における半導体装置２００を説明するために示す図である。

実施形態７に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、パワーＭＯＳＦＥＴである点が実施形態１に係る半導体装置の場合とは異なる。すなわち、実施形態７に係る半導体装置２００は、図１０に示すように、ｎ^＋型半導体層２１２及びｎ⁻型半導体層２１４を有する半導体層２１０と、ボディ領域２２２及びソース領域２２４を有する素子２２０と、改質層２３０と、電極層２４０（ドレイン電極層）と、ソース電極層２５０と、ゲート電極層２６０と、層間絶縁膜２６２と、ゲート絶縁膜２６４とを備えるパワーＭＯＳＦＥＴ（プレーナーゲート型のパワーＭＯＳＦＥＴ）である。

このように、実施形態７に係る半導体装置は、パワーＭＯＳＦＥＴである点が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の場合と同様に、結晶構造が破壊された構造を有し割れや欠けが周囲に伝播しにくい性質を有する改質層１３０を備えるため、半導体層１１０の割れや欠けのない、高品質な半導体装置とすることが可能となる。

また、実施形態７に係る半導体装置によれば、実施形態１に係る半導体装置の場合と同様に、第２主面における改質層２３０の表面に電極層２４０が形成されていることから、半導体層２１０と電極層２４０との間の接触総面積が大きくなり、半導体層２１０と電極層２４０との良好なオーミック接続を実現することが可能な半導体装置とすることが可能となる。

なお、実施形態７に係る半導体装置は、パワーＭＯＳＦＥＴである点以外の点においては実施形態１に係る半導体装置と同様の構成を有するため、実施形態１に係る半導体装置が有する効果のうち該当する効果を有する。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記実施形態１〜６においては、改質層形成工程Ｓ３０の前に素子形成工程Ｓ２０を実施しているが、本発明はこれに限定されるものではない。例えば、改質層形成工程Ｓ３０と研削工程Ｓ４０との間に素子形成工程Ｓ２０を実施してもよい。

（２）上記実施形態１〜６においては、素子形成深さより深い深さ領域の一部又は全部に改質層１３０を形成したが、本発明はこれに限定されるものではない。例えば、半導体ウェーハＷの中心部においては素子形成深さより深い深さ領域の全部に改質層１３０を形成してもよいし、半導体ウェーハＷの周辺部においては素子形成深さより深い深さ領域の一部に改質層１３０を形成してもよい。

（３）上記実施形態１〜６においてはダイオードを、上記実施形態７においてはパワーＭＯＳＦＥＴを例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、ＩＧＢＴやサイリスターにも本発明を適用可能である。

（４）上記各実施形態においては、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２上にエピタキシャル法によって形成されたｎ⁻型半導体層１１４とを有する半導体層１１０を用いたが、本発明はこれに限定されるものではない。ｎ⁻型半導体層と、ｎ⁻型半導体層にイオン拡散法によって形成されたｎ^＋型半導体層とを有する半導体層を有する半導体ウェーハを用いてもよい。

（５）上記実施形態１〜４においては、紫外線レーザを用いて改質層１３０を形成したが、本発明はこれに限定されるものではない。例えば、可視光レーザ（例えば、グリーンレーザ）を用いて改質層１３０を形成してもよい。

（６）上記各実施形態においては、半導体ウェーハとして、ＳｉＣウェーハを用いたが、本発明はこれに限定されるものではない。例えば半導体ウェーハとして、Ｓｉウェーハ、ＧａＰウェーハ、ＧａＡｓウェーハ、ＩｎＰウェーハ等を用いてもよい。

１００，２００，９００…半導体装置、１１０，２１０…半導体層、１１２，２２２…ｎ^＋型半導体層、２２４，１１４…ｎ⁻型半導体層、１２０，２２０…素子、２２２…ボディ領域、２２４…ソース領域、１３０，２３０…改質層、１４０，２４０…電極層、１５０…アノード電極、１６０…バリアメタル層、１７０…絶縁保護膜、２５０…ソース電極層、２６０…ゲート絶縁膜、２６２…層間絶縁膜、２６４…ゲート絶縁膜

Claims (10)

1. 半導体ウェーハの第１主面側に形成する素子の素子形成深さより深い深さ領域に、結晶構造が破壊された構造を有する改質層を形成する改質層形成工程と、
   前記改質層が所定の厚さとなるように、前記第１主面側とは反対側の第２主面側から前記半導体ウェーハを研削する研削工程と、
   前記第２主面における前記改質層の表面に電極層を形成する電極層形成工程と、
   前記半導体ウェーハを半導体チップとなる領域ごとに分割するダイシング工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記半導体ウェーハは、ＳｉＣウェーハであることを特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記改質層形成工程においては、前記半導体ウェーハの前記第１主面側又は前記第２主面側からレーザ光を照射することによって前記改質層を形成することを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記改質層形成工程においては、紫外線レーザ光を照射することによって前記改質層を形成することを特徴とする半導体装置の製造方法。
5. 請求項１又は２に記載の半導体装置の製造方法において、
   前記改質層形成工程においては、前記半導体ウェーハの前記第２主面側から不純物をイオン注入することによって前記改質層を形成することを特徴とする半導体装置の製造方法。
6. 請求項１〜５のいずれかに記載の半導体装置の製造方法において、
   前記改質層形成工程の前に、前記半導体ウェーハの第１主面側に素子を形成する素子形成工程をさらに含むことを特徴とする半導体装置の製造方法。
7. 請求項１〜５のいずれかに記載の半導体装置の製造方法において、
   前記改質層形成工程と前記研削工程との間に、前記半導体ウェーハの第１主面側に素子を形成する素子形成工程をさらに含むことを特徴とする半導体装置の製造方法。
8. 請求項１〜７のいずれかに記載の半導体装置の製造方法において、
   前記改質層形成工程においては、前記素子形成深さより深い深さ領域の一部に前記改質層を形成することを特徴とする半導体装置の製造方法。
9. 請求項１〜７のいずれかに記載の半導体装置の製造方法において、
   前記改質層形成工程においては、前記素子形成深さより深い深さ領域の全部に前記改質層を形成することを特徴とする半導体装置の製造方法。
10. 半導体ウェーハを半導体チップとなる領域ごとに分割して形成されている半導体装置であって、
    半導体層と、
    前記半導体層の第１主面側に形成されている素子と、
    前記半導体層の第２主面側に形成され、結晶構造が破壊された構造を有する改質層と、
    前記第２主面における前記改質層の表面に形成されている電極層とを備えることを特徴とする半導体装置。

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