TWI743266B - 半導體裝置之製造方法 - Google Patents

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TWI743266B
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義田卓司
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日商瑞薩電子股份有限公司
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Abstract

本發明之課題在於提高半導體裝置之產品成品率。
本發明之半導體裝置之製造方法係準備在產品晶片與圖案禁止區域PNR之間設置有虛擬晶片SC2之半導體晶圓SW。而後，於在殘留半導體晶圓SW之邊緣部分EGP下研削其內側之半導體基板SS之下表面Sb後，將半導體晶圓SW切斷為環狀並去除邊緣部分EGP。此處，在虛擬晶片SC2中，在半導體基板SS之上表面Sa上形成有覆蓋導電圖案ME之保護膜RF，保護膜RF之與圖案禁止區域PNR對向之端面位於導電圖案ME上。再者，在平面觀察下，邊緣部分EGP之內周端位於圖案禁止區域PNR，邊緣部分EGP之內周端與虛擬晶片SC2之間之圖案禁止區域PNR被切斷為環狀。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法及半導體晶圓，係例如能夠較佳地用於使用以下技術(以下稱為TAIKO製程)之半導體裝置之製造者，即：在研削半導體晶圓之背面時，在殘留半導體晶圓之外周部下僅研削其內側而將半導體晶圓薄化。
在日本特開2007-036129號公報(專利文獻1)中記載有於在距晶圓之外周部數mm之區域殘留鈍化膜並去除劃線上之鈍化膜後，研削晶圓之背面，進而切斷劃線，並切出各個晶片的技術。
又，在日本特開2015-147231號公報(專利文獻2)中記載有在表面形成：形成有複數個元件之元件區域、及圍繞元件區域之外周多餘區域，在與外周多餘區域對應之背面形成環狀補強部之晶圓。
又，在日本特開2015-177170號公報(專利文獻3)中記載有在將保護膠帶貼附於晶圓之表面之狀態下在晶圓之環狀凸部與凹部之邊界形成分割槽，將切晶膠帶貼附於晶圓之背面側且自晶圓表面去除保護膠帶及環狀凸部，將晶圓之元件形成區域分割為各個元件的技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-036129號公報
[專利文獻2]日本特開2015-147231號公報
[專利文獻3]日本特開2015-177170號公報
TAIKO製程具有即便使半導體晶圓之厚度薄至60μm~120μm左右仍能夠減小半導體晶圓之翹曲及強度之特徵。然而，又以下之課題，即：在將半導體晶圓之外周部切斷為環狀時，在剩餘之半導體晶圓之外周產生三角碎化，該三角碎化成為起點而在剩餘之半導體晶圓產生裂痕。
其他問題與新穎的特徵可由本說明書之記述及附圖來闡明。
一實施形態之半導體裝置之製造方法首先準備半導體晶圓，該半導體晶圓具備：元件區域；虛設區域，其配置於元件區域之外側且包圍元件區域；及圖案禁止區域，其配置於虛設區域之外側且包圍虛設區域。而且，在殘留半導體晶圓之邊緣部分下自半導體晶圓之背面側研削構成半導體晶圓之半導體基板，在使較邊緣部分更靠內側之半導體基板之厚度變薄後，將半導體晶圓切斷為環狀並去除邊緣部分。此處，在虛設區域中，在半導體基板之上表面上形成有覆蓋導電圖案之保護膜，保護膜之與圖案禁止區域對向之端面位於導電圖案上，自半導體晶圓之外周起直至保護膜為止之距離大於自半導體晶圓之外周起直至導電圖案為止之距離。再者，在平面觀察下，邊緣部分之內周端位於圖案禁止區域，邊緣部分之內周端與虛設區域之間之圖案禁止區域被切斷為環狀。
根據一實施形態能夠提高半導體裝置之製造成品率。
100:面
AP:區域
ARS:間隔/劃線區域/劃線
CE:集電極電極
CR:單元形成區域
CT:接觸槽
DB1:切晶刀/圓形刀
DB2:切晶刀/圓形刀
DF1:切晶框架
DF2:切晶框架
DT1:切晶膠帶
DT2:切晶膠帶
EE:發射極電極
EGP:邊緣部分
EP:發射極墊
FP:p型場限環
FPE:場板
GA:間隙
GE:閘極電極
GI:閘極絕緣膜
GL:閘極配線
GP:閘極墊
GR:p型保護環/通道截斷環
GRE:保護環電極
H:厚度
H1:第1厚度
H2:第2厚度
H3:第3厚度
h:厚度
IL:層間絕緣膜
ILT:絕緣膜
L1:距離
L1a:距離
L1b:距離
L2:距離
LC:線狀單位單元區域
LCa:線狀有效單元區域
LCc:線狀霍爾集電極單元區域
LCi:線狀非有效單元區域
ME:導電圖案
NE:n+型發射極區域
ND:n-型漂移區域
NHB:孔障壁區域
NZ:噴嘴
Ns:n型視場光闌區域
OP1:開口部
OP2:開口部
OP3:開口部
OP4:開口部
P1:第1部分
P2:第2部分
PB:p型主體區域
PBC:p+型主體接觸區域
PC:p+型集電極區域
PER1:區域
PER2:區域
PF:p型浮動區域
PL:p+型區域
PLP:p+型閂鎖防止區域
PNR:圖案禁止區域
RF:保護膜
S1:邊
S2:邊
S3:邊
S4:邊
Sa:上表面
Sb:下表面
SC:半導體晶片
SC1:產品晶片
SC2:虛擬晶片
SIW:矽屑
SPT:表面保護膠帶
SW:半導體晶圓
SWC:半導體晶圓
SS:半導體基板
ST1:載台
ST2:載台
T1:第1溝槽
T2:第2溝槽
T3:第3溝槽
T4:第4溝槽
TG1:第1線狀溝槽閘電極
TG2:第2線狀溝槽閘電極
TG3:第3線狀溝槽閘電極
TG4:第4線狀溝槽閘電極
WA:壁
WC:晶圓搬送殼體
X1:距離
X2:距離
圖1係說明實施形態之半導體裝置之製造方法之步驟圖。
圖2係顯示形成有實施形態之複數個半導體裝置(半導體晶片)之半導體晶圓之上表面之狀態的平面圖。
圖3係顯示實施形態之半導體裝置(半導體晶片)之平面圖。
圖4係顯示實施形態之半導體裝置之一部分之剖視圖。
圖5A(a)係將圖2所示之AP區域放大之平面圖；圖5A(b)係顯示沿圖5A(a)之A-A′線之剖面之概略圖。
圖5B係將圖2所示之AP區域放大之另一例之平面圖。
圖6係說明實施形態之TAIKO研削(半導體晶圓之背面研削)步驟之立體圖。
圖7係顯示實施形態之TAIKO研削後之沿圖5A(a)之A-A'線之剖面的概略圖。
圖8係說明實施形態之膠帶剝離步驟之立體圖。
圖9係說明實施形態之旋轉蝕刻步驟之立體圖。
圖10係說明實施形態之晶圓背面離子植入步驟之立體圖。
圖11係說明實施形態之雷射處理步驟之立體圖。
圖12係說明實施形態之晶圓背面電極形成步驟之立體圖。
圖13係說明實施形態之半導體裝置之特性測試步驟之立體圖。
圖14係說明實施形態之膠帶貼附步驟之立體圖。
圖15係說明實施形態之環切割步驟之立體圖。
圖16係說明實施形態之膠帶切割步驟之立體圖。
圖17係顯示實施形態之膠帶切割後之沿圖5A(a)之A-A'線之剖面的概略圖。
圖18係說明實施形態之捆包步驟之立體圖。
圖19係說明實施形態之後步驟接收步驟之立體圖。
圖20係說明實施形態之膠帶貼附步驟之立體圖。
圖21係說明實施形態之切晶步驟之立體圖。
圖22係將半導體晶圓之TAIKO研削後之比較例1之半導體晶圓之圖案禁止區域、及與該圖案禁止區域相鄰之虛擬晶片之一部分放大而顯示之剖視圖。
圖23係將半導體晶圓之TAIKO研削後之比較例2之半導體晶圓之圖案禁止區域、及與該圖案禁止區域相鄰之虛擬晶片之一部分放大而顯示之剖視圖。
圖24係顯示半導體晶圓之環切割後之比較例1及比較例2之半導體晶圓之外周之樣態的平面圖。
圖25係將半導體晶圓之TAIKO研削後之實施形態之半導體晶圓之圖案禁止區域、及與該圖案禁止區域相鄰之虛擬晶片之一部分放大而顯示之剖視圖。
圖26(a)係示意性地顯示比較例2之環切割之樣態之剖視圖；圖26(b)係示意性地顯示實施形態之環切割之樣態之剖視圖。
圖27係說明形成於與實施形態之半導體晶圓之圖案禁止區域相鄰之虛擬晶片之導電圖案及絕緣圖案(保護膜)之配置的剖視圖。
圖28係說明實施形態之變化例之半導體晶圓之環切割的半導體晶圓之平面圖。
在以下之實施形態中，為了便於說明，在有必要時係分割為複數個區段或實施形態而說明，但除特別明示之情形以外，其等並非係彼此無關者，而是一者為另一者之一部分或全部之變化例、應用例、細節說明、補充說明等之關係。又，在以下之實施形態中，在言及要件之數值等(包含個數、數值、數量、及範圍等)時，除特別明示之情形及在原理上明確地限定於特定之數目之情形等外，並非係限定於該特定之數目者，即可為特定之數目以上亦可為以下。
再者，應瞭解在以下之實施形態中，其構成要件(亦包含要件步驟等)除特別明示之情形及被認為在原理上明確為必須之情形等外，並不一定非得為必須者。相同地，在以下之實施形態中，在言及構成要件等之形狀、位置關係等時，除特別明示之情形及被認為在原理上明確為並非如此之情形等外，係包含實質上與其形狀等近似或類似者等。此一事宜針對上述數值等(包含個數、數值、數量、及範圍等)亦相同。
以下基於圖式詳細地說明實施形態。此外，在用於說明實施形態之所有圖式中，針對具有相同功能之構件賦予相同或關聯符號，且省略其重複說明。又，在存在複數個類似之構件(部位)之情形下，存在對統稱之符號追加記號並顯示個別或特定之部位之情形。又，在下述之實施形態中，除特別必要之情形以外，原則上不會重複同一或相同部分之說明。
又，在實施形態所使用之圖式中，即便在剖視圖中仍有為了便於觀察圖式而省略陰影線之情形。又，即便在平面圖中仍有為了便於觀察圖式而附加陰影線之情形。
又，在剖視圖及平面圖中有各部位之大小並不與實際裝置相對應， 而有為了使圖式易於理解而使特定之部位相對變大而顯示之情形。又，即便在剖視圖與平面圖對應之情形下，仍有為了使圖式易於理解而使特定之部位相對放大而顯示之情形。
(實施形態) <半導體裝置之製造方法>
針對本實施形態之半導體裝置之製造方法以下分圖1所示之各步驟進行說明。圖1係說明本實施形態之半導體裝置之製造方法之步驟圖。此外，在本實施形態中，雖然作為半導體裝置之一例例舉了具備IE(Injection Enhancement，注射增強)型溝槽閘IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極晶體管)之半導體裝置，但當然並不限定於此。
≪步驟P01：半導體晶圓之準備≫
首先，複數個半導體裝置(半導體晶片)準備形成於其上表面之半導體晶圓(步驟P01)。
圖2係顯示形成有本實施形態之複數個半導體裝置(半導體晶片)之半導體晶圓之上表面之狀態的平面圖。
如圖2所示，在半導體晶圓SW之表面(第1主面、上表面)形成有由格子狀之劃線區域(劃線、及間隔)ARS區劃之複數個半導體晶片SC。劃線區域ARS之寬度為例如90μm~110μm左右。而且，在半導體晶圓SW之外周部設置有包含導電膜之圖案(以下稱為導電圖案)、及未形成覆蓋導電圖案之包含絕緣膜之圖案(以下為絕緣圖案)之圖案禁止區域PNR。
在研削後述之半導體晶圓SW之背面(第2主面、下表面)之步驟(TAIKO研削步驟P02)中，將表面保護膠帶貼附於半導體晶圓SW之表面 上。然而，由於直至半導體晶圓SW之外周部形成劃線區域ARS，故有在研削半導體晶圓SW之背面時供給之研削水經由劃線區域ARS侵入半導體晶圓SW之表面上之虞。因而，為了防止研削水之侵入，而在半導體晶圓SW之外周部設置未形成導電圖案及絕緣圖案之圖案禁止區域PNR，而不易將表面保護膠帶剝落。
圖案禁止區域PNR之大部分係在TAIKO製程中在研削半導體晶圓SW之背面後被去除之區域。上述導電圖案係後述之IE型溝槽閘IGBT之發射極電極EE、閘極電極GE、閘極配線GL、場板FPE、及保護環電極GRE等(參照圖3及圖4)，包含例如以鋁為主要之構成要素之金屬膜。又，所謂上述絕緣圖案係指後述之IE型溝槽閘IGBT之保護膜RF(參照圖4)，包含例如以聚醯亞胺為主要之成分之有機樹脂膜。
此外，在半導體晶片SC有：形成有半導體積體電路裝置之產品晶片SC1、及不成為產品晶片SC1之不完整之虛擬晶片SC2。在配置為行列狀(矩陣狀)之複數個產品晶片SC1(元件區域)之外側以包圍複數個產品晶片SC1之方式配置有複數個虛擬晶片SC2(虛設區域、外周多餘區域)，進而在複數個虛擬晶片SC2之外側以包圍複數個虛擬晶片SC2之方式配置有圖案禁止區域PNR。
圖3係顯示本實施形態之半導體裝置(半導體晶片)之平面圖。此外，在圖3中為了使理解簡單化而顯示透視保護膜RF(參照圖4)之狀態。
如圖3所示，半導體晶片SC具有半導體基板SS，半導體基板SS具有：作為一個主面之上表面Sa(參照圖4)、及作為另一主面之與上表面Sa為相反側之下表面Sb(參照圖4)。
在半導體晶片SC之外周部之上表面設置有環狀之保護環電極GRE， 在其內側設置有單數個或複數個環狀之場板FPE。保護環電極GRE及場板FPE包含例如以鋁為主要之構成要素之金屬膜。雖然在圖3中顯示形成有3個環狀之場板FPE之例，但個數並不限定於此。
在環狀之場板FPE之內側且半導體晶片SC之活性部之主要部分設置有單元形成區域CR。在單元形成區域CR設置有發射極電極EE。發射極電極EE之中央部成為用於連接接合引線等之發射極墊EP。發射極墊EP包含自形成於覆蓋發射極電極EE之保護膜RF(參照圖4)之開口部OP1露出之部分之發射極電極EE。發射極電極EE包含例如以鋁為主要之構成要素之金屬膜。
在單元形成區域CR與環狀之場板FPE之間設置有閘極配線GL及閘極電極GE。閘極配線GL連接於閘極電極GE，且相對於發射極電極EE設置於例如半導體晶片SC之外周側。閘極電極GE之中央部成為用於連接接合引線等之閘極墊GP。閘極墊GP包含自形成於覆蓋閘極電極GE之保護膜RF(參照圖4)之開口部OP2露出之部分之閘極電極GE。閘極配線GL及閘極電極GE包含例如以鋁為主要之構成要素之金屬膜。
圖4係顯示本實施形態之半導體裝置之一部分之剖視圖。
首先，針對半導體晶片SC之活性部進行說明。
在本實施形態之半導體裝置之單元形成區域CR形成有IE型溝槽閘IGBT，該IE型溝槽閘IGBT包含：線狀有效單元區域LCa、線狀霍爾集電極單元區域LCc、及其等間之線狀非有效單元區域LCi。而且，將線狀有效單元區域LCa或線狀霍爾集電極單元區域LCc與線狀非有效單元區域LCi交互地配列而構成線狀單位單元區域LC，本實施形態之IE型溝槽閘IGBT為所謂之「交互配列方式」。此外，由於關於IE型溝槽閘IGBT之構 造在例如日本特開2013-140885號公報等中予以揭示，故省略針對其詳細之構造及效果之說明。
如圖4所示，半導體基板SS之主要部分佔居有n-型漂移區域ND。在半導體基板SS之上表面Sa側，在其大致全面(單元形成區域CR之大致全面)設置有p型主體區域PB。此外，半導體基板SS之厚度為例如450μm~1,000μm左右，作為代表性厚度能夠例示550μm左右。
在線狀有效單元區域LCa與線狀非有效單元區域LCi之邊界部之半導體基板SS之上表面Sa側設置有第1溝槽T1及第2溝槽T2，在各自之內部介隔著閘極絕緣膜GI設置有第1線狀溝槽閘電極TG1及第2線狀溝槽閘電極TG2。第1線狀溝槽閘電極TG1及第2線狀溝槽閘電極TG2與閘極電極GE電性連接。
又，在線狀霍爾集電極單元區域LCc與線狀非有效單元區域LCi之邊界部之半導體基板SS之上表面Sa側設置有第3溝槽T3及第4溝槽T4，在各自之內部介隔著閘極絕緣膜GI設置有第3線狀溝槽閘電極TG3及第4線狀溝槽閘電極TG4。第3線狀溝槽閘電極TG3及第4線狀溝槽閘電極TG4與發射極電極EE電性連接。此外，在圖4中省略設置有第4溝槽T4之邊界部之一個線狀非有效單元區域LCi。
閘極絕緣膜GI包含例如氧化矽，其厚度為例如0.1μm~0.2μm左右。
在半導體基板SS之上表面Sa上之大致全面形成有層間絕緣膜IL。層間絕緣膜IL包含例如PSG(Phosphosilicate Glass，磷矽酸鹽玻璃)膜、BPSG(Borophosphosilicate Glass，硼磷矽酸鹽玻璃)膜、NSG(Non-doped Silicate Glass，未摻雜之矽酸鹽玻璃)膜、SOG(Spin-On-Glass， 旋塗玻璃)膜或其等之複合膜等，其厚度為例如0.6μm左右。
在線狀有效單元區域Lca中，在半導體基板SS之上表面Sa側之第1溝槽T1與第2溝槽T2之間之中央部形成有貫通層間絕緣膜IL並到達p型主體區域PB之接觸槽CT。
又，在線狀霍爾集電極單元區域LCc中，在半導體基板SS之上表面Sa側之第3溝槽T3與第4溝槽T4之間之中央部形成有貫通層間絕緣膜IL並到達p型主體區域PB之接觸槽CT。
在線狀有效單元區域LCa中，在半導體基板SS之上表面Sa側設置有n+型發射極區域NE，在接觸槽CT之下端部之p型主體區域PB內設置有p+型主體接觸區域PBC、及以包圍p+型主體接觸區域PBC之方式設置之p+型閂鎖防止區域PLP。再者，在p型主體區域PB之下設置有n型孔障壁區域NHB。此外，線狀霍爾集電極單元區域LCc之摻雜雜質構造除設置有n+型發射極區域NE以外係與線狀有效單元區域LCa大致相同。
在線狀非有效單元區域LCi中，在半導體基板SS之上表面Sa側，在p型主體區域PB之下設置有例如較第1溝槽T1、第2溝槽T2、第3溝槽T3及第4溝槽T4更深之p型浮動區域PF。
在本實施形態中，雖然在線狀霍爾集電極單元區域LCc中亦與線狀有效單元區域LCa相同地設置有p+型主體接觸區域PBC、p+型閂鎖防止區域PLP及n型孔障壁區域NHB，但其等並非必須。然而，藉由設置其等而能夠整體上保持正穴之流動之平衡。
在層間絕緣膜IL上設置有發射極電極EE，經由接觸槽CT與n+型發射極區域NE及p+型主體接觸區域PBC連接。又，雖然省略圖示，但發射極電極EE與第3線狀溝槽閘電極TG3及第4線狀溝槽閘電極TG4電性連接。 再者，在層間絕緣膜IL上設置有閘極電極GE及閘極配線GL(參照圖3)，雖然省略圖示，但閘極電極GE與第1線狀溝槽閘電極TG1及第2線狀溝槽閘電極TG2電性連接。發射極電極EE、閘極電極GE及閘極配線GL(參照圖3)包含例如以鋁為主要之構成要素之金屬膜，其厚度為例如3.5μm左右。
以覆蓋發射極電極EE、閘極電極GE及閘極配線GL(參照圖3)之方式形成有保護膜RF。保護膜RF包含例如以聚醯亞胺為主要之成分之有機樹脂膜，其厚度為例如10μm左右。以聚醯亞胺為主要之成分之有機樹脂膜係利用例如塗佈法形成，可為感光性或非感光性中任一者。該保護膜RF為堆積於半導體晶圓SW之表面側之膜之最上層之膜，發揮保護IE型溝槽IGBT及各電極(發射極電極EE、閘極電極GE及閘極配線GL(參照圖3))等之作用。
其次，針對半導體晶片之外周部進行說明。
在半導體晶片SC之外周部以包圍活性部之方式形成有單數個或複數個環狀之p型場限環(Field Limiting Ring)FP，再者以包圍環狀之p型場限環FP之方式形成有環狀之p型保護環(通道截斷環)GR。
p型場限環FP形成於n-型漂移區域ND內，與例如活性部之p型浮動區域PF在同一步驟中形成。又，在半導體晶片SC之外周部亦形成有層間絕緣膜IL，通過形成於層間絕緣膜IL之開口部OP3，環狀之場板FPE與環狀之p型場限環FP電性連接。在開口部OP3之下端部之p型場限環FP形成有p+型區域PL，p+型區域PL例如與活性部之p+型閂鎖防止區域PLP在同一步驟中形成。
p型場限環FP之電壓由場板FPE固定。雖然在圖4中顯示了形成有3個p型場限環FP之例，但個數並不限定於此。由於藉由形成複數個p型場限 環FP而電場由複數個p型場限環FP分擔，故可將本實施形態之IE型溝槽閘IGBT設為高耐壓。
p型保護環GR形成於n-型漂移區域ND內，具有在將半導體晶片SC自半導體晶圓SW單片化後保護IE型溝槽閘IGBT之功能。通過形成於層間絕緣膜IL之開口部OP4，環狀之保護環電極GRE與環狀之p型保護環GR電性連接。p型保護環GR之電壓由保護環電極GRE固定。
場板FPE及保護環電極GRE包含例如以鋁為主要之構成要素之金屬膜，其厚度為例如3.5μm左右。
與活性部相同地以覆蓋場板FPE及p型保護環GR之方式形成有保護膜RF。該保護膜RF係堆積於半導體晶圓SW之表面側之膜之最上層之膜，發揮保護各電極(場板FPE及保護環電極GRE)等之作用。
圖5A(a)係將圖2所示之AP區域放大之平面圖。圖5A(b)係顯示沿圖5A(a)之A-A'線之剖面之概略圖。
如圖5A(a)及圖5A(b)所示，半導體晶圓SW具有半導體基板SS，半導體基板SS具有：作為一個主面之上表面Sa、及作為另一主面之與上表面Sa為相反側之下表面Sb。
在半導體基板SS之上表面Sa側，在呈行列狀(矩陣狀)配置之複數個半導體晶片SC中之產品晶片SC1之各者中，例如在活性部形成有IE型溝槽閘IGBT，以及在外周部形成有複數個p型場限環及p型保護環等(參照圖4)，其等由層間絕緣膜IL覆蓋。
在半導體晶片SC之活性部中，形成於半導體基板SS之上表面Sa側之層間絕緣膜IL上之發射極電極EE與構成IE型溝槽閘IGBT之n+型發射極區域、第3線狀溝槽閘電極及第4線狀溝槽閘電極電性連接(參照圖4)。而 且，利用發射極電極EE對n+型發射極區域、第3線狀溝槽閘電極及第4線狀溝槽閘電極施加發射極電壓。形成於半導體基板SS之上表面Sa側之層間絕緣膜IL上之閘極電極GE經由閘極配線GL與構成IE型溝槽閘IGBT之第1線狀溝槽閘電極及第2線狀溝槽閘電極電性連接(參照圖4)。而且，利用閘極電極GE對第1線狀溝槽閘電極及第2線狀溝槽閘電極施加電壓。如前述般，發射極電極EE、閘極電極GE及閘極配線GL包含例如以鋁為主要之構成要素之金屬膜。
在半導體晶片SC之外周部，形成於半導體基板SS之上表面Sa側之層間絕緣膜IL上之場板FPE與p型場限環電性連接(參照圖4)，由場板FPE對p型場限環施加電壓。形成於半導體基板SS之上表面Sa側之層間絕緣膜IL上之保護環電極GRE與p型保護環電性連接(參照圖4)，由保護環電極GRE對p型保護環施加電壓。如前述般，場板FPE及保護環電極GRE包含例如以鋁為主要之構成要素之金屬膜。
再者，在半導體晶片SC之活性部及外周部中，就每一半導體晶片SC以覆蓋發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE等之方式形成有保護膜RF。如前述般，保護膜RF包含例如以聚醯亞胺為主要之成分之有機絕緣膜等。
另一方面，雖然在半導體晶圓SW之圖案禁止區域PNR中，在半導體基板SS之上表面Sa上形成有層間絕緣膜IL，但未形成發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE，亦未形成覆蓋該等各電極等之保護膜RF。此外，雖然在圖5A(b)中在圖案禁止區域PNR之半導體基板SS之上表面Sa上僅形成層間絕緣膜IL，但亦有在層間絕緣膜IL之下形成例如與層間絕緣膜IL不同之層之絕緣膜之情形。
又，在產品晶片SC1、及位於產品晶片SC1與圖案禁止區域PNR之間之虛擬晶片SC2中，保護膜RF之配置互不相同。
在產品晶片SC1中，直至產品晶片SC1之外周為止在半導體基板SS之上表面Sa上係以保護膜RF覆蓋。換言之，除去使發射極電極EE之發射極墊露出之開口部OP1及使閘極電極GE之閘極墊露出之開口部OP2，形成於半導體基板SS之上表面Sa上之發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE由保護膜RF覆蓋。
相對於此，在虛擬晶片SC2中，直至虛擬晶片SC2之外周為止在半導體基板SS之上表面Sa上未覆蓋保護膜RF。換言之，除使發射極電極EE之發射極墊露出之開口部OP1及使閘極電極GE之閘極墊露出之開口部OP2外，發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE中之位於虛擬晶片SC2之外周部之各者之一部分未由保護膜RF覆蓋而露出。
具體而言，在圖5A(a)及圖5A(b)所示之虛擬晶片SC2之情形下，在與圖案禁止區域PNR相接之邊S1(圖案禁止區域PNR與虛擬晶片SC2之邊界)之內側，保護膜RF之端面距圖案禁止區域PNR具有距離L1a，自邊S1(圖案禁止區域PNR)朝與邊S1為相反方向遠離。又，在與圖案禁止區域PNR不相接之另一邊S2、S3、S4之內側，保護膜RF之端面距虛擬晶片SC2之外周具有距離L1b，自邊S2、S3、S4在與邊S2、S3、S4為相反方向上遠離。此外，距離L1a與距離L1b可相同。又，距離L1b可相對於邊S2、邊S3及邊S4分別不同。
具體而言，在圖5A(a)及圖5A(b)所示之虛擬晶片SC2之情形下，在與圖案禁止區域PNR相接之邊S1之內側，發射極電極EE、閘極配線GL、 場板FPE及保護環電極GRE係直至虛擬晶片SC2之邊S1為止形成。然而，在與圖案禁止區域PNR相接之邊S1之內側，保護膜RF之端面(與圖案禁止區域PNR對向之端面)位於發射極電極EE、閘極配線GL、場板FPE及保護環電極GRE之各電極上，且各電極之圖案禁止區域PNR側之端部自保護膜RF露出。
又，在圖5A(a)及圖5A(b)所示之虛擬晶片SC2之情形下，在與圖案禁止區域PNR不相接之邊S2、S3、S4之內側，保護環電極GRE沿虛擬晶片SC2之邊S2、S3、S4形成。然而，在與圖案禁止區域PNR不相接之邊S2、S3、S4之內側，保護膜RF之端面位於保護環電極GRE上，且保護環電極GRE之一部分自保護膜RF露出。
因而，自半導體晶圓SW之外周起直至和設置於圖案禁止區域PNR相鄰之虛擬晶片SC2之保護膜RF之與圖案禁止區域PNR對向之端面的距離L1大於自半導體晶圓SW之外周起直至和設置於圖案禁止區域PNR相鄰之虛擬晶片SC2之各電極之與圖案禁止區域PNR對向之端面為止之距離L2。距離L1與距離L2之差為例如0.4mm以上，可將距離L1例示為4.0mm，將距離L2例示為3.6mm。
在圖5B中顯示形成於虛擬晶片SC2之保護膜之另一配置。圖5B係將圖2所示之AP區域放大之另一例之平面圖。
在圖5B所示之虛擬晶片SC2之情形下，在與圖案禁止區域PNR相接之邊S1之內側，發射極電極EE、閘極配線GL、場板FPE及保護環電極GRE係直至虛擬晶片SC2之邊S1為止形成。然而，與圖5A(a)及圖5A(b)相同地，在與圖案禁止區域PNR相接之邊S1之內側，保護膜RF之端面(與圖案禁止區域PNR對向之端面)位於發射極電極EE、閘極配線GL、場板FPE 及保護環電極GRE之各電極上，且各電極之圖案禁止區域PNR側之端部自保護膜RF露出。
另一方面，雖然在與圖案禁止區域PNR不相接之邊S2、S3、S4之內側，保護環電極GRE沿虛擬晶片SC2之邊S2、S3、S4形成，但以覆蓋該保護環電極GRE之方式形成保護膜RF，保護環電極GRE未自保護膜RF露出。
如此，可採用以下之構成，即：僅在虛擬晶片SC2之外周部中之與圖案禁止區域PNR相接之邊S1之內側，保護膜RF之端面(與圖案禁止區域PNR對向之端面)位於各電極上，且各電極之圖案禁止區域PNR側之端面自保護膜RF露出。
此外，雖然在圖5A(a)及圖5A(b)以及圖5B中，發射極電極EE、閘極配線GL、場板FPE及保護環電極GRE係與圖案禁止區域PNR相接之電極，但與圖案禁止區域PNR相接之電極並不限定於其等，因半導體晶圓SW之虛擬晶片SC2之位置而不同。
針對設置於虛擬晶片SC2之保護膜RF之配置，在後述之<比較例之半導體晶圓之環切割之課題>及<本實施形態之半導體晶圓之構成、特徵及效果>中詳細地說明。
≪步驟P02-步驟P04：半導體晶圓之背面研磨≫
針對半導體晶圓之背面研磨步驟使用圖6至圖9進行說明。圖6係說明本實施形態之TAIKO研削(半導體晶圓之背面研削)步驟之立體圖。圖7係顯示本實施形態之TAIKO研削後之沿圖5A(a)之A-A'線之剖面之概略圖。圖8係說明本實施形態之膠帶剝離步驟之立體圖。圖9係說明本實施形態之旋轉蝕刻步驟之立體圖。
如圖6所示，將表面保護膠帶SPT貼附於半導體晶圓SW之表面側。表面保護膠帶SPT能夠使用例如將材質設定為PET(聚對苯二甲酸乙二酯)之高剛性膠帶。表面保護膠帶SPT之厚度為例如100μm~200μm左右。
其次，將由表面保護膠帶SPT保護之上表面Sa(參照圖4)設為下側，自下表面Sb研削半導體基板SS，使半導體基板SS之厚度薄至例如60μm左右(此處顯示耐壓600V左右之例)(步驟P02)。由於在半導體晶圓SW之表面側貼附表面保護膠帶SPT，故IE型溝槽閘IGBT及各電極等不被破壞。此外，半導體基板SS之厚度依存於所謀求之耐壓。因而，半導體基板SS之厚度若耐壓1,200V則為例如120μm左右，若耐壓400V則為例如40μm左右。
針對半導體基板SS之上述研削使用TAIKO製程。具體而言，如圖7所示，在殘留半導體晶圓SW之最外周之邊緣部分EGP(補強部、環狀補強部、補強用之環狀凸部)下僅研削其內側之半導體基板SS之下表面Sb而將其薄化。未研削之邊緣部分EGP之寬度為例如2.5mm~3mm左右。
其次，如圖8所示，自半導體晶圓SW剝離表面保護膠帶SPT(步驟P03)。雖然在表面保護膠帶SPT之表面附著在研削半導體基板SS之下表面Sb時產生之異物、例如矽屑，但能夠與剝離表面保護膠帶SPT同時地去除異物，而防止在之後之步驟中將異物帶入。
在例如在中央部具備凸部，進而將半導體晶圓SW固定於具備旋轉機構之載台ST1後，藉由提高載台ST1之溫度而使具有熱發泡性之表面保護膠帶SPT自剝離。或，可藉由對表面保護膠帶SPT照射紫外線而進行剝離。
其次，如圖9所示，使用包含氟酸之蝕刻液將半導體基板SS之下表面 Sb洗淨(旋轉蝕刻)，並去除在研削時產生之半導體基板SS之下表面Sb之變形及異物(步驟P04)。
在例如將半導體晶圓SW真空吸附或機械地固定於具備旋轉機構之旋轉頭後，藉由一面使半導體晶圓SW旋轉一面使蝕刻液自設置於半導體晶圓SW之上方之噴嘴NZ流動至半導體基板SS之下表面Sb而將半導體基板SS之下表面Sb洗淨。
≪步驟P05-步驟P07：半導體裝置之背面電極等之形成≫
針對半導體裝置之背面電極等之形成步驟使用圖10至圖12進行說明。圖10係說明本實施形態之晶圓背面離子植入步驟之立體圖。圖11係說明本實施形態之雷射處理步驟之立體圖。圖12係說明本實施形態之晶圓背面電極形成步驟之立體圖。
如圖10所示，在半導體基板SS之下表面Sb離子植入具有n型導電型之雜質(例如磷)，並自半導體基板SS之下表面Sb形成第1深度之n型視場光闌區域Ns。離子植入磷時之能量為例如350KeV左右，劑量為例如7×1012cm-2左右。繼而，在半導體基板SS之下表面Sb離子植入具有p型導電型之雜質(例如硼)，自半導體基板SS之下表面Sb形成較第1深度為淺之第2深度之p+型集電極區域PC。離子植入硼時之能量為例如40KeV，劑量為例如5×1014cm-2左右。藉此，在半導體基板SS之下表面Sb側，自靠近n-型漂移區域ND之側形成有n型視場光闌區域Ns及p+型集電極區域PC(步驟P05)。
其次，如圖11所示，自半導體基板SS之下表面Sb側對半導體基板SS照射雷射光，使離子植入於半導體基板SS之雜質離子活性化(步驟P06)。
其次，如圖12所示，在使用包含氟酸之洗淨液將半導體基板SS洗淨 後，在半導體基板SS之下表面Sb上利用濺射法或真空蒸鍍法將例如第1鎳膜、鈦膜、第2鎳膜及金膜依次成膜來作為導電膜，並形成其等之積層膜(步驟P07)。第1鎳膜之厚度為例如100nm左右，鈦膜之厚度為例如100nm左右，第2鈦膜之厚度為例如600nm左右，金膜之厚度為例如100nm左右。該積層膜成為與p+型集電極區域PC電性連接之集電極電極CE。此外，替代第1鎳膜及鈦膜可使用鋁膜。
≪步驟08：半導體裝置之特性測試≫
針對形成於半導體晶圓之半導體裝置之特性測試步驟使用圖13進行說明。圖13係說明本實施形態之半導體裝置之特性測試步驟之立體圖。
如圖13所示，在將半導體晶圓SW固定於例如在中央部具備凸部之載台ST2後，針對形成於半導體晶圓SW之複數個半導體裝置各者進行特性測試(步驟P08)。
≪步驟09-步驟11：環切割及膠帶切割≫
針對半導體晶圓之環切割步驟及膠帶切割步驟，使用圖14至圖17進行說明。圖14係說明本實施形態之切晶膠帶貼附之步驟之立體圖。圖15係說明本實施形態之環切割步驟之立體圖。圖16係說明本實施形態之膠帶切割步驟之立體圖。圖17係顯示本實施形態之膠帶切割後之沿圖5A(a)之A-A'線之剖面之概略圖。
如圖14所示，預先準備已貼附切晶膠帶DT1之環狀之切晶框架DF1，在該切晶膠帶DT1之上表面以半導體基板SS之上表面Sa(參照圖4)與切晶膠帶DT1之上表面對向之方式貼附半導體晶圓SW(步驟P09)。
其次，如圖15所示，使用例如貼附金剛石微粒之極薄之切晶刀(圓形刀)DB1，沿半導體基板SS之研削為較薄之區域與邊緣部分EGP之邊界， 將半導體基板SS之研削為較薄之區域切斷為環狀(環切割)並去除邊緣部分EGP(步驟P10)。藉此，能夠獲得將半導體基板SS薄化之半導體晶圓SWC。構成半導體晶圓SWC之半導體基板SS之厚度為例如60μm左右。
其次，如圖16所示，沿半導體晶圓SWC之外周切斷切晶膠帶DT1(膠帶切割)。此外，由於在環切割時將半導體晶圓SW之缺口去除，故在膠帶切割時，在切晶膠帶DT1形成缺口(步驟P11)。藉此，如圖17所示，能夠在貼附於切晶膠帶DT1之狀態下獲得將半導體基板SS薄化之半導體晶圓SWC。
≪步驟12：半導體晶圓之捆包≫
針對半導體晶圓之捆包步驟，使用圖18進行說明。圖18係說明本實施形態之捆包步驟之立體圖。
如圖18所示，在晶圓搬送殼體WC捆包複數個半導體晶圓SWC(步驟P12)。複數個半導體晶圓SWC由設置於晶圓搬送殼體WC之周圍之壁WA固定。又，雖然構成半導體晶圓SWC之半導體基板SS之厚度薄至例如60μm左右，但由於在半導體晶圓SWC之背面貼附切晶膠帶DT1，故能夠防止搬送時之半導體晶圓SWC之破裂及缺損。
≪步驟13-步驟15：半導體晶圓之切晶≫
針對半導體晶圓之搬送步驟及切晶步驟，使用圖19至圖21進行說明。圖19係說明本實施形態之後步驟接收步驟之立體圖。圖20係說明本實施形態之膠帶貼附步驟之立體圖。圖21係說明本實施形態之切晶步驟之立體圖。
如圖19所示，複數個半導體晶圓SWC在被收置於晶圓搬送殼體WC之狀態下被搬送，於在後步驟中被接收後，自晶圓搬送殼體WC取出所需 之半導體晶圓SWC(步驟P13)。
其次，如圖20所示，預先準備已貼附切晶膠帶DT2之環狀之切晶框架DF2，在該切晶膠帶DT2之上表面以半導體基板SS之下表面Sb與切晶膠帶DT2之上表面對向之方式貼附半導體晶圓SWC((1)框架轉印)。進而，將貼附於半導體晶圓SW之表面側之切晶膠帶DT1剝離((2)切晶膠帶剝離)(步驟P14)。
其次，如圖21所示，使用例如已貼附金剛石微粒之極薄之切晶刀(圓形刀)DB2，沿劃線ARS(參照圖2)將半導體晶圓SWC縱、橫地切斷(步驟P15)。雖然半導體晶圓SWC被單片化為半導體晶片，但由於在被單片化後，半導體晶片仍經由切晶膠帶DT2固定於切晶框架DF2，故維持整列之狀態。
其次，藉由自切晶膠帶DT2之下表面側照射紫外線，降低切晶膠帶DT2之接著層之接著力，而容易使半導體晶片(半導體裝置)自切晶膠帶DT2遠離。之後，將半導體晶片(半導體裝置)組裝入各個半導體產品。
<比較例之半導體晶圓之環切割之課題>
為了使本實施形態之半導體晶圓之特徵更明確化，針對由本發明人研究之比較例1及比較例2，使用圖22至圖24進行說明。圖22係將半導體晶圓之TAIKO研削後之比較例1之半導體晶圓之圖案禁止區域、及與該圖案禁止區域相鄰之虛擬晶圓之一部分放大而顯示之剖視圖。圖23係將半導體晶圓之TAIKO研削後之比較例2之半導體晶圓之圖案禁止區域、及與該圖案禁止區域相鄰之虛擬晶圓之一部分放大而顯示之剖視圖。圖24係顯示半導體晶圓之環切割後之比較例1及比較例2之半導體晶圓之外周之樣態的平面圖。
≪比較例1之半導體晶圓之構成≫
如圖22所示，在比較例1之半導體晶圓SW之TAIKO研削後，在半導體晶圓SW之圖案禁止區域PNR形成有未研削半導體基板SS之區域PER1、及已研削半導體基板SS之區域PER2。未研削半導體基板SS之區域PER1之半導體基板SS之第1厚度H1為例如550μm左右。
又，區域PER2之半導體基板SS包含：具有較第1厚度H1為薄之第2厚度H2之第1部分P1、及具有較第2厚度H2為薄之第3厚度H3之第2部分P2。第1部分P1位於半導體晶圓SW之外側，第2部分P2位於半導體晶圓SW之內側，第2部分P2之半導體基板SS之第3厚度H3為例如60μm左右，與構成產品晶片之半導體基板SS之厚度相同。
在比較例1中，在虛擬晶片SC2之圖案禁止區域PNR側，在導電圖案ME上形成有保護膜RF，導電圖案ME之圖案禁止區域PNR側之端面與保護膜RF之圖案禁止區域PNR側之端面在平面觀察下重合。
具體而言，自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之保護膜RF之端面為止之距離L1與自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之導電圖案ME之端面為止之距離L2相同。距離L1及距離L2為例如3.6mm左右。
此處，所謂絕緣膜ILT係指例如前述之IE型溝槽閘IGBT之層間絕緣膜IL、或形成於層間絕緣膜IL與該層間絕緣膜IL之下之絕緣膜之積層膜。又，所謂導電圖案ME係指例如前述之IE型溝槽閘IGBT之發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE。導電圖案ME包含例如以鋁為主要之構成要素之金屬膜，其厚度為3.5μm左右。保護膜RF包含例如以聚醯亞胺為主要之成分之有機樹脂膜，其厚度為例如 10μm左右。
在環切割中，使用刀寬度為例如0.15mm左右之切晶刀，將距半導體晶圓SW之外周為例如3.05±0.25mm之位置切斷。
≪比較例2之半導體晶圓之構成≫
如圖23所示，在比較例2之半導體晶圓SW之TAIKO研削後，與比較例1相同地，在半導體晶圓SW之圖案禁止區域PNR形成有未研削半導體基板SS之區域PER1、及已研削半導體基板SS之區域PER2。未研削半導體基板SS之區域PER1之半導體基板SS之第1厚度H1為例如550μm左右。
又，區域PER2之半導體基板SS包含：具有較第1厚度H1為薄之第2厚度H2之第1部分P1、及具有較第2厚度H2為薄之第3厚度H3之第2部分P2。第1部分P1位於半導體晶圓SW之外側，第2部分P2位於半導體晶圓SW之內側，第2部分P2之半導體基板SS之第3厚度H3為例如60μm左右，與構成產品晶片之半導體基板SS之厚度相同。
在比較例2中，在虛擬晶片SC2之圖案禁止區域PNR側，在導電圖案ME上以覆蓋導電圖案ME之方式形成有保護膜RF，導電圖案ME之圖案禁止區域PNR側之端面位於較保護膜RF之圖案禁止區域PNR側之端面更靠半導體晶圓SW之內側之半導體基板SS之上表面Sa上。
具體而言，自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之保護膜RF之端面為止之距離L1小於自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之導電圖案ME之端面為止之距離L2。距離L1為例如3.6mm左右。
此處，所謂絕緣膜ILT係指例如前述之IE型溝槽閘IGBT之層間絕緣膜IL、或形成於層間絕緣膜IL與該層間絕緣膜IL之下之絕緣膜之積層膜。 又，所謂導電圖案ME係指例如前述之IE型溝槽閘IGBT之發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE。導電圖案ME包含例如以鋁為主要之構成要素之金屬膜，其厚度為3.5μm左右。保護膜RF包含例如以聚醯亞胺為主要之成分之有機樹脂膜，其厚度為例如10μm左右。
在環切割中，使用刀寬度為例如0.15mm左右之切晶刀，將距半導體晶圓SW之外周為例如3.05±0.25mm之位置切斷。
≪比較例1及比較例2之問題點≫
然而，本發明人研究之結果為，如圖24所示，比較例1及比較例2均在環切割後之半導體晶圓SWC之外周產生多數三角碎化，並產生以該三角碎化為起點而半導體晶圓SWC破裂、或產生裂痕等之不良。
<本實施形態之半導體晶圓之構成、特徵及效果>
針對本實施形態之半導體晶圓之構成、特徵及效果，使用圖25至圖27進行說明。圖25係將半導體晶圓之TAIKO研削後之本實施形態之半導體晶圓之圖案禁止區域、及與該禁止區域相鄰之虛擬晶片之一部分放大而顯示之剖視圖。圖26(a)係示意性地顯示比較例2之環切割之樣態之剖視圖。圖26(b)係示意性地顯示本實施形態之環切割之樣態之剖視圖。圖27係說明形成於與本實施形態之半導體晶圓之圖案禁止區域相鄰之虛擬晶片之導電圖案及絕緣圖案(保護膜)之配置的剖視圖。
≪半導體晶圓之構成及特徵≫
如圖25所示，在本實施形態之半導體晶圓SW之TAIKO研削後，在半導體晶圓SW之圖案禁止區域PNR形成有未研削半導體基板SS之區域PER1、及已研削半導體基板SS之區域PER2。未研削半導體基板SS之區 域PER1之半導體基板SS之第1厚度H1為例如550μm左右。
又，區域PER2之半導體基板SS包含：具有較第1厚度H1為薄之第2厚度H2之第1部分P1、及具有較第2厚度H2為薄之第3厚度H3之第2部分P2。第1部分P1位於半導體晶圓SW之外側，第2部分P2位於半導體晶圓SW之內側，第2部分P2之半導體基板SS之第3厚度H3為例如60μm左右，與構成產品晶片之半導體基板SS之厚度相同。
雖然TAIKO研削通常進行粗研磨，之後進行精研磨，但為了保持半導體晶圓SW之邊緣部分EGP之強度，而有在TAIKO製程中有意地在半導體晶圓SW之圖案禁止區域PNR設置2段階差之情形。亦即，圖案禁止區域PNR具有：包含例如60μm左右之第3厚度H3之半導體基板SS之第2部分P2、及包含較第3厚度H3為厚之第2厚度H2之半導體基板SS且設置於較第2部分P2更靠半導體晶圓SW之外周側之第1部分P1。再者，圖案禁止區域PNR具有包含較第2厚度H2為厚之例如550μm左右之第1厚度H1之半導體基板SS且設置於較第1部分P1更靠半導體晶圓SW之外周側之區域PER1之部分。第1部分P1及區域PER1之部分係成為環狀之補強部之邊緣部分EGP。而且，環切割區域位於虛擬晶片SC2與圖案禁止區域PNR之邊界和邊緣部分EGP之內周端之間。
在本實施形態中，在虛擬晶片SC2之圖案禁止區域PNR側，在導電圖案ME上形成有保護膜RF，導電圖案ME之圖案禁止區域PNR側之端面位於較保護膜RF之圖案禁止區域PNR側之端面更靠半導體晶圓SW之外側之半導體基板SS之上表面Sa上。
亦即，自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之保護膜RF之端面為止之距離L1大於自半導體晶圓SW之外周起直 至虛擬晶片SC2之圖案禁止區域PNR側之導電圖案ME之端面為止之距離L2。距離L1與距離L2之差較佳的是0.4mm以上，作為一例能夠例舉距離L1為例如4.0mm左右，距離L2為例如3.6mm左右。
此處，所謂絕緣膜ILT係指例如前述之IE型溝槽閘IGBT之層間絕緣膜IL、或形成於層間絕緣膜IL與該層間絕緣膜IL之下之絕緣膜之積層膜。又，所謂導電圖案ME係指例如前述之IE型溝槽閘IGBT之發射極電極EE、閘極電極GE、閘極配線GL、場板FPE及保護環電極GRE。導電圖案ME包含例如以鋁為主要之構成要素之金屬膜，其厚度為3.5μm左右。保護膜RF包含例如以聚醯亞胺為主要成分之有機樹脂膜，其厚度為例如10μm左右。
在環切割中，使用刀寬度為例如0.15mm左右之切晶刀，將距半導體晶圓SW之外周為例如3.05±0.25mm之位置切斷。
≪半導體晶圓之效果≫
本發明人研究之結果，得知在本實施形態中，未產生在前述之比較例1及比較例2中產生之環切割後之半導體晶圓SWC之外周之三角碎化，亦無以該三角碎化為起點之半導體晶圓SWC之破裂、或裂痕之產生。
以下，使用圖26(a)及圖26(b)針對本發明人研究之三角碎化之產生機制進行說明。圖26(a)係示意性地顯示比較例2之環切割之樣態之剖視圖。圖26(b)係示意性地顯示本實施形態之環切割之樣態之剖視圖。
如圖26(a)所示，在比較例2中，以覆蓋導電圖案ME之方式形成有保護膜RF，再者在半導體晶圓SW之表面側貼附有切晶膠帶DT1。環切割區域位於虛擬晶片SC2與圖案禁止區域PNR之邊界和邊緣部分EGP之內周端之間。導電圖案ME之厚度為例如3.5μm左右，保護膜RF之厚度為例如10 μm左右，切晶膠帶DT1之厚度為例如80μm左右。
在比較例2中，因導電圖案ME與保護膜RF之積層之階差(例如13.5μ左右)，而在保護膜RF之端面，在切晶膠帶DT1與半導體基板SS之間產生間隙GA。可考量在環切割中，由於因半導體基板SS之切斷產生之矽屑SIW進入該間隙GA，進而由切晶刀DB1夾著而切晶刀DB1損傷，而在環切割後之半導體晶圓SWC誘發裂痕(參照圖24)。
如圖26(b)所示，在本實施形態中，保護膜RF之圖案禁止區域PNR側之端面位於較導電圖案ME之圖案禁止區域PNR側之端面更靠半導體晶圓SW之內側，再者在半導體晶圓SW之表面側貼附有切晶膠帶DT1。環切割區域位於虛擬晶片SC2與圖案禁止區域PNR之邊界和邊緣部分EGP之內周端之間。導電圖案ME之厚度為例如3.5μm左右，保護膜RF之厚度為例如10μm左右，切晶膠帶DT1之厚度為例如80μm左右。
雖然在本實施形態中有導電圖案ME之階差(例如3.5μm左右)，但由於其高度低於比較例2之階差(例如13.5μm左右)，故不易產生因導電圖案ME之階差所致之切晶膠帶DT1與半導體基板SS之間之間隙GA。藉此，由於在環切割中因半導體基板SS之切斷產生之矽屑SIW不易由切晶刀DB1夾著，故能夠減少切晶刀DB1之損傷。
另一方面，雖然作為環切割區域與虛擬晶片SC2(與圖案禁止區域PNR對向之導電圖案ME之端面)之間之距離能夠例示例如0.25μm~0.35μm左右，但環切割區域之位置亦可由導電圖案ME、保護膜RF及切晶膠帶DT1各者之厚度規定。
針對本實施形態之導電圖案之圖案禁止區域側之端面及保護膜之圖案禁止區域側之端面之虛擬晶片各者之位置，使用圖27進行說明。圖27 係說明形成於與本實施形態之半導體晶圓之圖案禁止區域相鄰的虛擬晶片之導電圖案及絕緣圖案(保護膜)之配置的剖視圖。
在本實施形態中，在虛擬晶片SC2之圖案禁止區域PNR側，在導電圖案ME上形成有保護膜RF，保護膜RF之圖案禁止區域PNR側之端面位於較導電圖案ME之圖案禁止區域PNR側之端面更靠半導體晶圓SW之內側。
如前述般(參照圖25)，自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之保護膜RF之端面為止之距離L1大於自半導體晶圓SW之外周起直至虛擬晶片SC2之圖案禁止區域PNR側之導電圖案ME之端面為止之距離L2。又，環切割區域位於虛擬晶片SC2與圖案禁止區域PNR之邊界和邊緣部分EGP之內周端之間。因而，自環切割區域起直至圖案禁止區域PNR側之保護膜RF之端面為止之距離X1大於自環切割區域起直至圖案禁止區域PNR側之導電圖案ME之端面為止之距離X2。此處，若將導電圖案ME與保護膜RF之積層膜之厚度設為H，則以H<X2<(X1-X2)之關係成立之方式設定各尺寸(距離X1、X2、厚度H)。再者，若將切晶膠帶DT1之保護膜RF上之厚度設為h，則以(H+h)<X2<(X1-X2)之關係成立之方式設定各尺寸(距離X1、X2、厚度H、h)。如此，由於藉由設定各尺寸而在導電圖案ME之端面及保護膜RF之端面不會形成與切晶膠帶DT1之間隙，故能夠避免切晶刀DB1之損傷。
作為一例，能夠將自環切割區域起直至圖案禁止區域PNR側之保護膜RF之端面為止之距離X1設定為0.65μm，將自環切割區域起直至圖案禁止區域PNR側之導電圖案ME之端面為止之距離X2設定為0.25μm，將導電圖案ME與保護膜RF之積層膜之厚度H設定為13.5μm，將切晶膠帶DT1之厚度h設定為80μm。
如此，根據本實施形態，由於在TAIKO製程之半導體晶圓SW之環切割中，在環切割後之半導體晶圓SWC之外周不會產生三角碎化，故能夠防止產生以該三角碎化為起點之環切割後之半導體晶圓SWC之破裂、或裂痕。
<變化例>
針對本實施形態之變化例之TAIKO製程之半導體晶圓之環切割，使用圖28進行說明。圖28係說明本實施形態之變化例之半導體晶圓之環切割的半導體晶圓之平面圖。
本發明人研究之結果，得知在環切割後之半導體晶圓中，1個方向之裂痕全部沿結晶方位(100)+45°偏移而產生。
因而，如圖28所示，自相對於(100)面傾斜45°之角度開始半導體晶圓SW之環切割。亦即，在開始環切割時不進行沿結晶方向之切斷。藉此，即便在環切割後之半導體晶圓之外周產生三角碎化仍能夠抑制在環切割後之半導體晶圓產生之裂痕之進行。
如前述般(參照圖25)，保護膜RF之圖案禁止區域PNR側之端面位於較導電圖案ME之圖案禁止區域PNR側之端面更靠半導體晶圓SW之內側。藉此，不會在環切割後之半導體晶圓之外周產生三角碎化，進而藉由自相對於(100)面傾斜45°之角度開始半導體晶圓SW之環切割而能夠更加抑制裂痕之產生。
以上，基於發明之實施形態具體地說明了本發明人所完成之發明，但應瞭解本發明並不限定於前述實施形態，在不脫離本發明之要旨之範圍內可進行各種變更。
EGP:邊緣部分
H1:第1厚度
H2:第2厚度
H3:第3厚度
ILT:絕緣膜
L1:距離
L2:距離
ME:導電圖案
P1:第1部分
P2:第2部分
PER1:區域
PER2:區域
PNR:圖案禁止區域
RF:保護膜
Sa:上表面
Sb:下表面
SC2:虛擬晶片
SW:半導體晶圓
SS:半導體基板

Claims (7)

  1. 一種半導體裝置之製造方法，其包含：(a)準備半導體晶圓，該半導體晶圓具有：元件區域(device region)；虛設區域，其於俯視時(in plan view)，配置於上述元件區域之外側而圍著上述元件區域；及圖案禁止區域，其於俯視時，配置於上述虛設區域之外側而圍著上述虛設區域；上述半導體晶圓之半導體基板具有：上表面(top surface)；及下表面(bottom surface)，其相對於上述上表面；第1導電圖案在上述虛設區域中形成於上述半導體基板之上述上表面上；及第1絕緣圖案形成於上述第1導電圖案上；(b)在上述(a)之後，將第1保護帶(protective tape)貼附至上述半導體晶圓以便覆蓋上述元件區域，且研磨(grinding)上述半導體基板之上述下表面，藉此薄化上述半導體基板之一部分之厚度，該部分係位於上述半導體基板之邊緣部分(edge portion)之內側(inner side)上，上述邊緣部分於俯視時位置於上述圖案禁止區域內；(c)在上述(b)之後，自上述半導體晶圓剝離上述第1保護帶；及(d)在上述(c)之後，將第2保護帶貼附至上述半導體晶圓以便覆蓋上述元件區域，且俯視地沿著上述邊緣部分，在上述圖案禁止區域中切割上 述半導體基板，藉此使上述邊緣部分自上述半導體晶圓之上述部分分離；且其中上述第1導電圖案之面向上述圖案禁止區域側之端面(end surface)係：相較於上述第1絕緣圖案之面向上述圖案禁止區域側之端面，位置為更接近上述邊緣部分，且於剖視時(in a cross-section view)，自上述半導體晶圓之外周(outer periphery)至上述第1絕緣圖案之上述端面之第1距離係大於自上述半導體晶圓之上述外周至上述第1導電圖案之上述端面之第2距離。
  2. 如請求項1之製造方法，其中上述第1距離與上述第2距離之間的差係0.4μm以上。
  3. 如請求項1之製造方法，其中於由上述第1導電圖案及上述第1絕緣圖案所構成之積層之厚度被定義為H，自在上述(d)中被移除(removed)之上述半導體基板之切割區域至上述第1絕緣圖案之上述端面之距離被定義為X1，且自上述切割區域至上述第1導電圖案之上述端面之距離被定義為X2時；在上述(a)中準備之上述半導體晶圓之H、X1及X2之各個的度量(measurement)被設定成滿足H<X2<(X1-X2)之關係。
  4. 如請求項1之製造方法，其中 於由上述第1導電圖案及上述第1絕緣圖案所構成之積層之厚度被定義為H1，自在上述(d)中被移除之上述半導體基板之切割區域至上述第1絕緣圖案之上述端面之距離被定義為X1，自上述切割區域至上述第1導電圖案之上述端面之距離被定義為X2，且位於上述第1絕緣圖案上之上述第2保護帶之厚度被定義為H2時；在上述(a)中準備之上述半導體晶圓之H1、H2、X1及X2之各個的度量被設定成滿足(H1+H2)<X2<(X1-X2)之關係。
  5. 如請求項1、3或4之製造方法，其中上述第1絕緣圖案係有機樹脂膜。
  6. 如請求項1、3或4之製造方法，其中上述元件區域包含：上述半導體基板；與上述第1導電圖案為同一層之第2導電圖案，其形成於上述半導體基板上；及與上述第1絕緣圖案為同一層之第2絕緣圖案，其形成於上述第2導電圖案上；且其中上述第2導電圖案之面向上述圖案禁止區域側之端面被上述第2絕緣圖案覆蓋。
  7. 如請求項1、3或4之製造方法，其中在上述(b)之後的上述半導體基板之厚度係60μm至120μm。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6908464B2 (ja) * 2016-09-15 2021-07-28 株式会社荏原製作所 基板加工方法および基板加工装置
JP7430446B2 (ja) * 2019-08-22 2024-02-13 株式会社ディスコ ウェーハの加工方法
CN110729178A (zh) * 2019-10-18 2020-01-24 记忆科技(深圳)有限公司 一种3d晶圆的加工方法
CN111070448A (zh) * 2019-12-30 2020-04-28 成都先进功率半导体股份有限公司 一种晶圆环形切割方法
CN111446163A (zh) * 2020-03-27 2020-07-24 绍兴同芯成集成电路有限公司 一种具有边缘阶梯式/缓坡式保护环的晶圆及其制作方法
CN111446155A (zh) * 2020-03-30 2020-07-24 绍兴同芯成集成电路有限公司 一种应用电浆切粒及雷射设备完成薄晶圆的晶粒切割的方法
CN114975248B (zh) * 2022-07-29 2022-10-25 山东中清智能科技股份有限公司 一种晶圆封装方法及管芯封装体

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186971A (ja) * 2009-02-13 2010-08-26 Disco Abrasive Syst Ltd ウエーハの加工方法
US20160293473A1 (en) * 2015-03-30 2016-10-06 Renesas Electronics Corporation Method For Manufacturing Semiconductor Device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185704B2 (ja) 2002-05-15 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004311570A (ja) * 2003-04-03 2004-11-04 Nec Electronics Corp 半導体装置とその製造方法
WO2006008795A1 (ja) * 2004-07-16 2006-01-26 Shinko Electric Industries Co., Ltd. 半導体装置の製造方法
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
JP2007036129A (ja) 2005-07-29 2007-02-08 Renesas Technology Corp 半導体装置の製造方法
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
JP2007287731A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置の製造方法
US7435664B2 (en) * 2006-06-30 2008-10-14 Intel Corporation Wafer-level bonding for mechanically reinforced ultra-thin die
US20080242052A1 (en) 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
JP5111938B2 (ja) * 2007-05-25 2013-01-09 日東電工株式会社 半導体ウエハの保持方法
US7911045B2 (en) * 2007-08-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor element and semiconductor device
JP2009141276A (ja) * 2007-12-10 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
CN102272903A (zh) 2009-01-30 2011-12-07 松下电器产业株式会社 半导体装置及其制造方法
JP5638218B2 (ja) * 2009-10-15 2014-12-10 三菱電機株式会社 半導体装置およびその製造方法
JP5401301B2 (ja) * 2009-12-28 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP5544228B2 (ja) * 2010-07-14 2014-07-09 株式会社ディスコ ウェーハの加工方法
US8865567B2 (en) * 2010-09-22 2014-10-21 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP5964580B2 (ja) * 2011-12-26 2016-08-03 株式会社ディスコ ウェーハの加工方法
JP5973730B2 (ja) 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
US9520380B2 (en) * 2012-09-01 2016-12-13 Alpha And Omega Semiconductor Incorporated Wafer process for molded chip scale package (MCSP) with thick backside metallization
JP6121225B2 (ja) * 2013-04-15 2017-04-26 株式会社ディスコ ウエーハの加工方法
JP5983889B2 (ja) * 2013-09-27 2016-09-06 富士電機株式会社 半導体装置の製造方法
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern
US9236284B2 (en) * 2014-01-31 2016-01-12 Applied Materials, Inc. Cooled tape frame lift and low contact shadow ring for plasma heat isolation
JP6317935B2 (ja) 2014-02-05 2018-04-25 株式会社ディスコ 保持テーブル
KR102187809B1 (ko) * 2014-02-21 2020-12-07 삼성전자주식회사 자기 차폐부를 가지는 반도체 패키지 제조방법
JP6341709B2 (ja) 2014-03-18 2018-06-13 株式会社ディスコ ウェーハの加工方法
KR102327141B1 (ko) * 2014-11-19 2021-11-16 삼성전자주식회사 프리패키지 및 이를 사용한 반도체 패키지의 제조 방법
DE112015006158B4 (de) * 2015-02-12 2021-07-22 Mitsubishi Electric Corporation Verfahren für ein Fertigen einer Halbleitervorrichtung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186971A (ja) * 2009-02-13 2010-08-26 Disco Abrasive Syst Ltd ウエーハの加工方法
US20160293473A1 (en) * 2015-03-30 2016-10-06 Renesas Electronics Corporation Method For Manufacturing Semiconductor Device
JP2016192450A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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Publication number Publication date
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