JP3832430B2 - Ｗ−ｂｇａ用半導体封止材料及びｗ−ｂｇａ型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＷ−ＢＧＡ型半導体装置を製造するために用いられる半導体封止材料及びＷ−ＢＧＡ型半導体装置に関するものである。
【０００２】
【従来の技術】
これまで、ＤＲＡＭ（dynamic random access memory）用の半導体パッケージとしては、ＴＳＯＰ（thin small out-line package）のような両面封止型の半導体装置が主流であった。しかし、近年における高速化・高集積化の傾向に伴い、上記ＤＲＡＭ用半導体パッケージの主流はＢＧＡ（ball grid array）のような片面封止型の半導体装置へ移行しつつある。
【０００３】
ＢＧＡ型半導体装置としては、図３に示すようなものが提供されている（例えば、特許文献１参照。）。この半導体装置は、まずインターポーザ基板２の片面に半導体チップ３を接着し、次にインターポーザ基板２の半導体チップ３を接着した側の面に形成してある外部接続パッド１６と半導体チップ３との間をワイア４によって電気的に接続した後に、半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形し、最後にインターポーザ基板２の半導体チップ３を接着した側と反対側の面に半田ボール６を形成することによって、製造されている。
【０００４】
上記のようにして得られるＢＧＡ型半導体装置にあっては、インターポーザ基板２の片面のみを封止するので、両面封止型半導体装置に比べて、半導体装置全体に反りが生じやすくなるものである。反りを低減するためにインターポーザ基板２の片面を封止する半導体封止材料５の量を可能な限り減少させることが考えられる。例えば、半導体封止材料５により封止している部分の肉厚を薄くすることが考えられるが、半導体チップ３の他に少なくとも半導体チップ３から突出しているワイア４をも完全に封止する必要があって、薄肉化など、使用する半導体封止材料５の量を減少させるには限界がある。
【０００５】
そこで、最近では、図１（ｅ）に示すようないわゆるＷ−ＢＧＡ型半導体装置の開発が進んでいる。この半導体装置は、まず窓穴１を形成したインターポーザ基板２の片面に窓穴１の一部を塞ぐように半導体チップ３を接着し、次にインターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を、窓穴１を通したワイア４によって電気的に接続した後に、半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形し、最後にインターポーザ基板２の半導体チップ３を接着した側と反対側の面に導体パターンと導通が取られた半田ボール６を形成することによって、製造することができる。ここで、Ｗ−ＢＧＡ型半導体装置と通常のＢＧＡ型半導体装置との違いは、インターポーザ基板２にワイア４を通すための窓穴１が形成してあるか否かの違いであり、「Ｗ−」とは、上記窓穴１が形成してあることを示している。
【０００６】
上記のようにして得られるＷ−ＢＧＡ型半導体装置にあっても、通常のＢＧＡ型半導体装置と同様にインターポーザ基板２の片面のみを封止しているが、半導体装置全体に生じる反りは低減しやすくなっているものである。すなわち、Ｗ−ＢＧＡ型半導体装置においてワイア４の大部分は窓穴１の内部に挿通されているので、通常のＢＧＡ型半導体装置の場合よりも、インターポーザ基板２の半導体チップ３を接着した側の面における半導体封止材料５の量を減少させて、半導体封止材料５により封止している部分の肉厚を薄くすることができ、これにより半導体装置全体の反りを低減することができるのである。
【０００７】
【特許文献１】
特開平１０−２８４６４１号公報（特許請求の範囲及び図１等）
【０００８】
【発明が解決しようとする課題】
しかし、上記のようなＷ−ＢＧＡ型半導体装置を製造する場合、公知の半導体封止材料５を用いたのでは、以下のような問題がある。すなわち、封止成形するにあたって半導体封止材料５は、まずインターポーザ基板２の半導体チップ３を接着した側の面を封止し、次に図２に示すように半導体チップ３によって塞がれていない窓穴１の一部の開口（図２の斜線部分）から窓穴１の内部に入り込むのであるが、公知の半導体封止材料５では窓穴１の内部を完全に充填することが困難であり、ボイド等の未充填が発生しやすくなる。かりに充填性が良好であったとしても、窓穴１の内部に入り込んだ半導体封止材料５は、窓穴１を通過してインターポーザ基板２の半導体チップ３を接着した側と反対側の面に出てきて、この面に薄いバリ（薄バリ）を発生させてしまうこともある。このように薄バリが発生して導体パターンの表面を被覆することとなれば、薄バリが障害となって、導体パターンと導通が取られた半田ボール６を形成することができなくなる。
【０００９】
以上より、Ｗ−ＢＧＡ型半導体装置を製造するにあたって、半導体封止材料５に求められる特性としては、半導体装置全体の反りを低減させることができる特性（低反り性）のほか、窓穴１の内部に未充填を発生させないような特性（高充填性）、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に薄バリを発生させないような特性（低薄バリ性）を挙げることができる。
【００１０】
本発明は上記の点に鑑みてなされたものであり、低反り性、高充填性、低薄バリ性を併せ持ち、Ｗ−ＢＧＡ型半導体装置を製造するのに好適な半導体封止材料及びこの半導体封止材料を用いて製造されるＷ−ＢＧＡ型半導体装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係るＷ−ＢＧＡ用半導体封止材料は、窓穴１を形成したインターポーザ基板２の片面に窓穴１の一部を塞ぐように半導体チップ３を接着し、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を窓穴１を通したワイア４によって電気的に接続し、上記の半導体チップ３及びワイア４を封止成形するためのＷ−ＢＧＡ用半導体封止材料５において、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有し、無機充填材の含有量が上記封止材料全体の７５〜９２質量％であると共に、硬化助剤として、下記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート及びトリフェニルホスフィンを用い、硬化材として、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いて成ることを特徴とするものである。
【００１２】
【化２】
【００１３】
また請求項２の発明は、請求項１において、テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であることを特徴とするものである。
【００１４】
また請求項３の発明は、請求項１又は２において、エポキシ樹脂として、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上用いて成ることを特徴とするものである。
【００１６】
また請求項４の発明は、請求項１乃至３のいずれかにおいて、無機充填材として、全体の９９質量％以上が粒径７４μｍ以下であるシリカを用いて成ることを特徴とするものである。
【００１７】
また請求項５に係るＷ−ＢＧＡ型半導体装置は、窓穴１を形成したインターポーザ基板２の片面に窓穴１の一部を塞ぐように半導体チップ３を接着し、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を窓穴１を通したワイア４によって電気的に接続し、請求項１乃至４のいずれかに記載のＷ−ＢＧＡ用半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形すると共に、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に導体パターンと導通が取られた半田ボール６を形成して成ることを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１９】
本発明に係るＷ−ＢＧＡ用半導体封止材料（以下単に「半導体封止材料５」という）は、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有するものである。
【００２０】
エポキシ樹脂としては、例えば、Ｏ−クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ビスフェノール型エポキシ樹脂、ブロム含有エポキシ樹脂等を用いることができる。エポキシ樹脂全体の含有量は、半導体封止材料５全体の２〜２０質量％に設定することができる。
【００２１】
上述したエポキシ樹脂の中では、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上（上限は１００質量％）用いるのが好ましい。その他のエポキシ樹脂を用いても、Ｗ−ＢＧＡ型半導体装置を製造する際にインターポーザ基板２に形成してある窓穴１の内部に未充填が発生するのを防止することはできるが、上記のようにビフェニル型エポキシ樹脂を所定量用いることによって、充填性をさらに向上させることができるほか、Ｗ−ＢＧＡ型半導体装置の信頼性を高めることもできるものである。しかし、ビフェニル型エポキシ樹脂を用いるとしても、その含有量が５０質量％未満であると、上記のような効果を得ることができないおそれがある。
【００２２】
硬化材としては、例えば、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールアラルキル樹脂、ナフトールアラルキル樹脂等の各種多価フェノール化合物あるいはナフトール化合物を用いることができる。硬化材全体の含有量は、半導体封止材料５全体の２〜２０質量％に設定することができる。
【００２３】
上述した硬化材の中では、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いる。その他の硬化材を用いても、Ｗ−ＢＧＡ型半導体装置全体の反りを低減することはできるが、上記のようにフェノールノボラック樹脂及びフェノールアラルキル樹脂を所定量用いることによって、低反り性をさらに向上させることができるものである。しかし、フェノールノボラック樹脂とフェノールアラルキル樹脂の両方を用いるとしても、いずれか一方の含有量が２０質量％未満であったり、８０質量％を超えていたりすると、上記のような効果を得ることができないおそれがある。なお、フェノールノボラック樹脂及びフェノールアラルキル樹脂以外のフェノール樹脂を用いる場合には、このフェノール樹脂の含有量は、硬化材全体の５０質量％を超えないように設定するのが好ましい。上記フェノール樹脂の含有量が５０質量％を超えると、フェノールノボラック樹脂及びフェノールアラルキル樹脂により得られる上記の効果が打ち消されるおそれがある。
【００２４】
硬化助剤としては、上記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート（硬化助剤Ａ）及びトリフェニルホスフィン（硬化助剤Ｂ）を用いるものである。これらの硬化助剤に加えて、その他の硬化助剤として、例えば、有機ホスフィン類、１，８−ジアザビシクロ〔５．４．０〕ウンデセン−７（ＤＢＵ）等の三級アミン類、２−メチルイミダゾール、２−フェニルイミダゾール等のイミダゾール類を用いることができる。硬化助剤全体の含有量は、半導体封止材料５全体の０．０５〜２．０質量％に設定することができる。
【００２５】
上記のように、テトラフェニルホスホニウム・テトラフェニルボレートとトリフェニルホスフィンの両方を用いることによって、封止成形時においてインターポーザ基板２に形成してある窓穴１に未充填を発生させないようにすることができると共に、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に薄バリを発生させないようにすることができるものである。特に、テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であると、半導体封止材料５の充填性をさらに高くすることができると共に、半導体封止材料５の薄バリ性をさらに低くすることができるものである。テトラフェニルホスホニウム・テトラフェニルボレートの含有量が上記の範囲から外れていても、高充填性及び低薄バリ性は確保されるが、これらの特性を高く得ることはできないおそれがある。
【００２６】
無機充填材としては、例えば、溶融シリカ、結晶シリカ、アルミナ、窒化珪素等を用いることができる。ただし、無機充填材の含有量は、半導体封止材料５全体の７５〜９２質量％に設定する必要がある。無機充填材の含有量が７５質量％未満であると、反り性が悪化するものであり、逆に無機充填材の含有量が９２質量％を超えると、充填性が悪化するものである。無機充填材の含有量が上記の範囲に設定されていれば、無機充填材の粒径分布に関わらず、高充填性及び低薄バリ性を確保することができるものであるが、特に、無機充填材全体の９９質量％以上（上限は１００質量％）が粒径７４μｍ以下のシリカ（溶融シリカ、結晶シリカ等）で占められていると、高充填性及び低薄バリ性をさらに高く得ることができるものである。なお、上記粒径の下限は、特に限定されず、篩にかける等して入手可能な最小値を適用するものとする。
【００２７】
半導体封止材料５を調製する際には、上述した成分のほか、必要に応じて次のような成分をも用いることができる。具体的には、離型材として、カルナバワックス、ステアリン酸、モンタン酸、カルボキシル基含有ポリオレフィン等を、またシランカップリング剤として、γ−グリシドキシプロピルトリメトキシシラン、γ−メルカプトプロピルトリメトキシシラン等を用いることができ、さらに難燃剤、カーボンブラック等の着色剤、シリコーン可撓剤等を用いることができる。
【００２８】
そして、上述したエポキシ樹脂、硬化材、硬化助剤、無機充填材等の成分を配合し、これをミキサーやブレンダー等で均一に混合した後に、ニーダーやロールで加熱混練することによって、半導体封止材料５を調製することができる。なお、混練物を冷却固化し、粉砕して粉状等にして使用するようにしてもよい。
【００２９】
上記のようにして得た半導体封止材料５は、所定量の無機充填材と所定の硬化助剤との組み合わせによって、肉厚の薄い部分を形成するのに適している。
【００３０】
また、上記のようにして得た半導体封止材料５のゲルタイムは、２０〜３５秒であることが好ましい。ゲルタイムが上記の範囲に設定されていると、半導体封止材料５の充填性をさらに高くすることができると共に、半導体封止材料５の薄バリ性をさらに低くすることができるものである。
【００３１】
そして、上記のようにして得た半導体封止材料５を用いてＷ−ＢＧＡ型半導体装置を製造するにあたっては、例えば、インターポーザ基板２としてＢＴ（bismaleimide triazine）等の有機基板を用い、また半導体チップ３としてシリコンチップを用いて、以下のようにして行うことができる。
【００３２】
図１に示すようにインターポーザ基板２には、表裏に貫通する窓穴１が形成してあり、少なくとも片面には導体パターン（図示省略）が形成してある。まず、このように窓穴１を形成したインターポーザ基板２の片面に、窓穴１の一部を塞ぐように半導体チップ３を接着剤７等により接着する。このとき、半導体チップ３によって窓穴１の全部を塞がないようにしさえすれば、窓穴１に対して半導体チップ３をどのように接着してもかまわない。例えば、図２に示すものでは、インターポーザ基板２に長方形の窓穴１が形成してあり、この窓穴１の対向する短辺付近のそれぞれに窓穴１の開口（図２の斜線部分）が現われるように、窓穴１の対向する長辺間に半導体チップ３を架け渡して接着してある。このように窓穴１の全部を塞がないで、窓穴１の開口を残しておけば、この開口を通して半導体封止材料５を窓穴１の内部に入り込ませることができるものである。
【００３３】
次に、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を、窓穴１を通した金線等のワイア４によって電気的に接続する。なお、以下において、インターポーザ基板２の半導体チップ３を接着した側を「Back side」といい、これと反対側を「Window side」ということとする。
【００３４】
そして、上記のようにして半導体チップ３を電気的に接続したインターポーザ基板２を、図１（ａ）に示すように上型８及び下型９からなる封止金型１０にセットする。ここで、上型８の下面には、下方に開口するキャビティ１１が凹設してあると共に、このキャビティ１１に連通するランナー１２がゲート１３を介して形成してある。キャビティ１１が深く形成されていると、半導体封止材料５により封止される部分の肉厚が厚くなり、逆にキャビティ１１が浅く形成されていると、半導体封止材料５により封止される部分の肉厚が薄くなることから、キャビティ１１は可能な限り浅く形成されている方が好ましい。本発明において半導体封止材料５は、肉厚の薄い部分を形成するのに適しているため、上記のようにキャビティ１１が浅く形成されていると、製造されるＷ−ＢＧＡ型半導体装置全体の反りを低減することができるものである。一方、下型９の上面には、上方に開口する基板セット凹部１４が凹設してあり、さらにこの基板セット凹部１４の底面には、窓穴１の開口よりも大きな開口を有する凹段部１５が凹設してある。図１（ａ）は封止金型１０の型開きの状態を示しており、インターポーザ基板２の「Back side」を上向き、「Window side」を下向きにしてインターポーザ基板２を基板セット凹部１４に載置した後に、上型８及び下型９を近接させて図１（ｂ）に示すように封止金型１０を型締めすることによって、インターポーザ基板２を封止金型１０にセットする。なお、パーティングラインとインターポーザ基板２の「Back side」の面は、面一にしてあるが、これに限定されるものではない。
【００３５】
次に、半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形するのであるが、これは、図１（ｃ）に示すようにゲート１３を介してランナー１２からキャビティ１１へ溶融状態の半導体封止材料５を注入することによって行うことができる。半導体封止材料５はキャビティ１１に充填されると共に、図２の矢印で示すように、半導体チップ３で塞いでいない窓穴１の開口（図２の斜線部分）に流れ込み、窓穴１の内部に充填される。ここで、半導体封止材料５は高充填性を有しているので、窓穴１の内部にボイド等の未充填が発生することが防止されているのである。さらに半導体封止材料５は、インターポーザ基板２の「Window side」の面の窓穴１の開口を通じて凹段部１５の内部に充填される。既述のとおり、凹段部１５の開口は窓穴１の開口よりも大きく形成してあるので、半導体封止材料５をインターポーザ基板２の「Window side」の面に回り込ませ、この面に形成してある導体パターンとワイア４との接続箇所を封止することができるものである。ここで、半導体封止材料５は低薄バリ性を有しているので、導体パターンとワイア４との接続箇所を封止するだけで、後に半田ボール６を形成する箇所に薄バリが発生することが防止されているのである。
【００３６】
半導体封止材料５が硬化した後に、上型８及び下型９を離間させて図１（ｄ）に示すように封止金型１０を型開きをして、半導体チップ３を封止した成形品を脱型する。そして、インターポーザ基板２の「Window side」の面に形成してある導体パターンに半田ボール６（バンプ）を形成し、これらの導通を取ることによって、図１（ｅ）に示すようなＷ−ＢＧＡ型半導体装置を製造することができるものである。
【００３７】
【実施例】
以下、本発明を実施例によって具体的に説明する。
【００３８】
エポキシ樹脂として、ビフェニル型エポキシ樹脂であるジャパンエポキシレジン（株）製「ＹＸ４０００Ｈ」、ジシクロペンタジエン型エポキシ樹脂である大日本インキ化学工業（株）（ＤＩＣ）製「ＨＰ７２００」を用いた。
【００３９】
また硬化材として、フェノールノボラック樹脂である明和化成（株）製「ＤＬ−９２」、フェノールアラルキル樹脂である住金ケミカル（株）製「ＨＥ１００Ｃ−１５」を用いた。
【００４０】
また硬化助剤として、テトラフェニルホスホニウム・テトラフェニルボレート、トリフェニルホスフィン、ＤＢＵを用いた。
【００４１】
また無機充填材として、溶融シリカである電気化学工業（株）製「ＦＢ８２０」を用いた。この溶融シリカは、全体の９９質量％以上が粒径７４μｍ以下のもので占められている。
【００４２】
さらに、シランカップリング剤としてメルカプトシランカップリング剤を、離型材としてカルナバワックスを、着色剤としてカーボンブラックを用いた。
【００４３】
そして、上記のエポキシ樹脂、硬化材、硬化助剤、無機充填材等の成分を、表１に示す配合量で配合し、これをミキサーで均一に混合した後に、ニーダーで加熱混練することによって、半導体封止材料を調製した。
【００４４】
次に、上記のようにして得た半導体封止材料を用いて、図１（ｅ）に示すような性能評価用のＷ−ＢＧＡ型半導体装置を製造した。なお、インターポーザ基板としては、三菱ガス化学（株）製「ＨＬ８３２」を用いた。
【００４５】
そして、上記のようにして得たＷ−ＢＧＡ型半導体装置について、以下のような試験を行った。
【００４６】
（反り性）
Ｗ−ＢＧＡ型半導体装置の表面を表面粗さ計を用いて測定することによって、反り性を評価した。具体的には、Ｗ−ＢＧＡ型半導体装置の対角線の２方向に沿って表面粗さ計を用いて表面の輪郭を測定し、その高低差の最大値を反り量とした。判定基準は以下のとおりである。
【００４７】
「◎」：反り量が５０．８μｍ以下のもの（２ｍｉｌ以下のもの）
「○」：反り量が５０．８μｍを超えて１２７μｍ以下のもの（２ｍｉｌを超えて５ｍｉｌ以下のもの）
「△」：反り量が１２７μｍを超えて２５４μｍのもの（５ｍｉｌを超えて１０ｍｉｌ以下のもの
「×」：反り量が２５４μｍを超えるもの（１０ｍｉｌを超えるもの）
（充填性）
Ｗ−ＢＧＡ型半導体装置においてボイド等の未充填の有無及びその大小を目視により観察することによって、充填性を評価した。判定基準は以下のとおりである。
【００４８】
「◎」：ボイド等の未充填が全くみられなかったもの
「○」：０．５ｍｍ以下のボイド等の未充填がみられたもの
「△」：０．５ｍｍを超えて１．０ｍｍ以下のボイド等の未充填がみられたもの
「×」：１．０ｍｍを超えるボイド等の未充填がみられたもの
（Window side 低薄バリ性）
Ｗ−ＢＧＡ型半導体装置においてインターポーザ基板の「Window side」の面に発生した薄バリの長さを測定することによって、低薄バリ性を評価した。判定基準は以下のとおりである。
【００４９】
「◎」：３８１μｍ以下のもの（１５ｍｉｌ以下のもの）
「○」：３８１μｍを超えて７６２μｍ以下のもの（１５ｍｉｌを超えて３０ｍｉｌ以下のもの）
「△」：７６２μｍを超えて１５２４μｍ以下のもの（３０ｍｉｌを超えて６０ｍｉｌ以下のもの）
「×」：１５２４μｍを超えるもの（６０ｍｉｌを超えるもの）
上記の試験によって得られた結果を表１に示す。
【００５０】
【表１】
【００５１】
表１にみられるように、実施例のものは比較例のものに比べて概ね結果が良好であることが確認される。特に、実施例１と比較例１〜３とを比較すると、テトラフェニルホスホニウム・テトラフェニルボレートとトリフェニルホスフィンの両方を用いなかった比較例１〜３のものよりも、実施例１の方が、反り性、充填性、薄バリ性に優れていることが確認される。また、実施例１と比較例４及び５とを比較すると、フェノールノボラック樹脂とフェノールアラルキル樹脂とをそれぞれ硬化材全体の２０〜８０質量％用いた実施例１の方が、フェノールノボラック樹脂とフェノールアラルキル樹脂のうちいずれか一方を用いた比較例４及び５のものよりも、反り性、充填性、薄バリ性の各特性が向上することが確認される。
【００５２】
【発明の効果】
上記のように本発明の請求項１に係るＷ−ＢＧＡ用半導体封止成形材料は、窓穴を形成したインターポーザ基板の片面に窓穴の一部を塞ぐように半導体チップを接着し、インターポーザ基板の半導体チップを接着した側と反対側の面に形成した導体パターンと半導体チップとの間を窓穴を通したワイアによって電気的に接続し、上記の半導体チップ及びワイアを封止成形するためのＷ−ＢＧＡ用半導体封止材料において、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有し、無機充填材の含有量が上記封止材料全体の７５〜９２質量％であると共に、硬化助剤として、上記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート及びトリフェニルホスフィンを用いるので、低反り性、高充填性、低薄バリ性を併せ持ち、Ｗ−ＢＧＡ型半導体装置を製造するのに好適である。
また、硬化材として、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いるので、その他の硬化材を用いる場合に比べて、Ｗ−ＢＧＡ型半導体装置全体の反りをさらに低減することができるものである。
【００５３】
また請求項２の発明は、テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であるので、半導体封止材料の充填性をさらに高くすることができると共に、半導体封止材料の薄バリ性をさらに低くすることができるものである。
【００５４】
また請求項３の発明は、エポキシ樹脂として、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上用いるので、Ｗ−ＢＧＡ型半導体装置を製造する際にインターポーザ基板に形成してある窓穴の内部に未充填が発生するのをさらに防止することができると共に、Ｗ−ＢＧＡ型半導体装置の信頼性を高めることができるものである。
【００５６】
また請求項４の発明は、無機充填材として、全体の９９質量％以上が粒径７４μｍ以下であるシリカを用いるので、半導体封止材料の充填性をさらに高くすることができると共に、半導体封止材料の薄バリ性をさらに低くすることができるものである。
【００５７】
また請求項５に係るＷ−ＢＧＡ型半導体装置は、窓穴を形成したインターポーザ基板の片面に窓穴の一部を塞ぐように半導体チップを接着し、インターポーザ基板の半導体チップを接着した側と反対側の面に形成した導体パターンと半導体チップとの間を窓穴を通したワイアによって電気的に接続し、請求項１乃至４のいずれかに記載のＷ−ＢＧＡ用半導体封止材料を用いて半導体チップ及びワイアを封止成形すると共に、インターポーザ基板の半導体チップを接着した側と反対側の面に導体パターンと導通が取られた半田ボールを形成するので、低反り性、高充填性、低薄バリ性を併せ持っているものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す断面図である。
【図２】インターポーザ基板に半導体チップを接着した状態を示す平面図である。
【図３】従来例を示す断面図である。
【符号の説明】
１ 窓穴
２ インターポーザ基板
３ 半導体チップ
４ ワイア
５ 半導体封止材料
６ 半田ボール
【発明の属する技術分野】
本発明は、いわゆるＷ−ＢＧＡ型半導体装置を製造するために用いられる半導体封止材料及びＷ−ＢＧＡ型半導体装置に関するものである。
【０００２】
【従来の技術】
これまで、ＤＲＡＭ（dynamic random access memory）用の半導体パッケージとしては、ＴＳＯＰ（thin small out-line package）のような両面封止型の半導体装置が主流であった。しかし、近年における高速化・高集積化の傾向に伴い、上記ＤＲＡＭ用半導体パッケージの主流はＢＧＡ（ball grid array）のような片面封止型の半導体装置へ移行しつつある。
【０００３】
ＢＧＡ型半導体装置としては、図３に示すようなものが提供されている（例えば、特許文献１参照。）。この半導体装置は、まずインターポーザ基板２の片面に半導体チップ３を接着し、次にインターポーザ基板２の半導体チップ３を接着した側の面に形成してある外部接続パッド１６と半導体チップ３との間をワイア４によって電気的に接続した後に、半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形し、最後にインターポーザ基板２の半導体チップ３を接着した側と反対側の面に半田ボール６を形成することによって、製造されている。
【０００４】
上記のようにして得られるＢＧＡ型半導体装置にあっては、インターポーザ基板２の片面のみを封止するので、両面封止型半導体装置に比べて、半導体装置全体に反りが生じやすくなるものである。反りを低減するためにインターポーザ基板２の片面を封止する半導体封止材料５の量を可能な限り減少させることが考えられる。例えば、半導体封止材料５により封止している部分の肉厚を薄くすることが考えられるが、半導体チップ３の他に少なくとも半導体チップ３から突出しているワイア４をも完全に封止する必要があって、薄肉化など、使用する半導体封止材料５の量を減少させるには限界がある。
【０００５】
そこで、最近では、図１（ｅ）に示すようないわゆるＷ−ＢＧＡ型半導体装置の開発が進んでいる。この半導体装置は、まず窓穴１を形成したインターポーザ基板２の片面に窓穴１の一部を塞ぐように半導体チップ３を接着し、次にインターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を、窓穴１を通したワイア４によって電気的に接続した後に、半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形し、最後にインターポーザ基板２の半導体チップ３を接着した側と反対側の面に導体パターンと導通が取られた半田ボール６を形成することによって、製造することができる。ここで、Ｗ−ＢＧＡ型半導体装置と通常のＢＧＡ型半導体装置との違いは、インターポーザ基板２にワイア４を通すための窓穴１が形成してあるか否かの違いであり、「Ｗ−」とは、上記窓穴１が形成してあることを示している。
【０００６】
上記のようにして得られるＷ−ＢＧＡ型半導体装置にあっても、通常のＢＧＡ型半導体装置と同様にインターポーザ基板２の片面のみを封止しているが、半導体装置全体に生じる反りは低減しやすくなっているものである。すなわち、Ｗ−ＢＧＡ型半導体装置においてワイア４の大部分は窓穴１の内部に挿通されているので、通常のＢＧＡ型半導体装置の場合よりも、インターポーザ基板２の半導体チップ３を接着した側の面における半導体封止材料５の量を減少させて、半導体封止材料５により封止している部分の肉厚を薄くすることができ、これにより半導体装置全体の反りを低減することができるのである。
【０００７】
【特許文献１】
特開平１０−２８４６４１号公報（特許請求の範囲及び図１等）
【０００８】
【発明が解決しようとする課題】
しかし、上記のようなＷ−ＢＧＡ型半導体装置を製造する場合、公知の半導体封止材料５を用いたのでは、以下のような問題がある。すなわち、封止成形するにあたって半導体封止材料５は、まずインターポーザ基板２の半導体チップ３を接着した側の面を封止し、次に図２に示すように半導体チップ３によって塞がれていない窓穴１の一部の開口（図２の斜線部分）から窓穴１の内部に入り込むのであるが、公知の半導体封止材料５では窓穴１の内部を完全に充填することが困難であり、ボイド等の未充填が発生しやすくなる。かりに充填性が良好であったとしても、窓穴１の内部に入り込んだ半導体封止材料５は、窓穴１を通過してインターポーザ基板２の半導体チップ３を接着した側と反対側の面に出てきて、この面に薄いバリ（薄バリ）を発生させてしまうこともある。このように薄バリが発生して導体パターンの表面を被覆することとなれば、薄バリが障害となって、導体パターンと導通が取られた半田ボール６を形成することができなくなる。
【０００９】
以上より、Ｗ−ＢＧＡ型半導体装置を製造するにあたって、半導体封止材料５に求められる特性としては、半導体装置全体の反りを低減させることができる特性（低反り性）のほか、窓穴１の内部に未充填を発生させないような特性（高充填性）、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に薄バリを発生させないような特性（低薄バリ性）を挙げることができる。
【００１０】
本発明は上記の点に鑑みてなされたものであり、低反り性、高充填性、低薄バリ性を併せ持ち、Ｗ−ＢＧＡ型半導体装置を製造するのに好適な半導体封止材料及びこの半導体封止材料を用いて製造されるＷ−ＢＧＡ型半導体装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係るＷ−ＢＧＡ用半導体封止材料は、窓穴１を形成したインターポーザ基板２の片面に窓穴１の一部を塞ぐように半導体チップ３を接着し、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を窓穴１を通したワイア４によって電気的に接続し、上記の半導体チップ３及びワイア４を封止成形するためのＷ−ＢＧＡ用半導体封止材料５において、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有し、無機充填材の含有量が上記封止材料全体の７５〜９２質量％であると共に、硬化助剤として、下記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート及びトリフェニルホスフィンを用い、硬化材として、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いて成ることを特徴とするものである。
【００１２】
【化２】
また請求項２の発明は、請求項１において、テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であることを特徴とするものである。
【００１４】
また請求項３の発明は、請求項１又は２において、エポキシ樹脂として、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上用いて成ることを特徴とするものである。
【００１６】
また請求項４の発明は、請求項１乃至３のいずれかにおいて、無機充填材として、全体の９９質量％以上が粒径７４μｍ以下であるシリカを用いて成ることを特徴とするものである。
【００１７】
また請求項５に係るＷ−ＢＧＡ型半導体装置は、窓穴１を形成したインターポーザ基板２の片面に窓穴１の一部を塞ぐように半導体チップ３を接着し、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を窓穴１を通したワイア４によって電気的に接続し、請求項１乃至４のいずれかに記載のＷ−ＢＧＡ用半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形すると共に、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に導体パターンと導通が取られた半田ボール６を形成して成ることを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１９】
本発明に係るＷ−ＢＧＡ用半導体封止材料（以下単に「半導体封止材料５」という）は、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有するものである。
【００２０】
エポキシ樹脂としては、例えば、Ｏ−クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ビスフェノール型エポキシ樹脂、ブロム含有エポキシ樹脂等を用いることができる。エポキシ樹脂全体の含有量は、半導体封止材料５全体の２〜２０質量％に設定することができる。
【００２１】
上述したエポキシ樹脂の中では、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上（上限は１００質量％）用いるのが好ましい。その他のエポキシ樹脂を用いても、Ｗ−ＢＧＡ型半導体装置を製造する際にインターポーザ基板２に形成してある窓穴１の内部に未充填が発生するのを防止することはできるが、上記のようにビフェニル型エポキシ樹脂を所定量用いることによって、充填性をさらに向上させることができるほか、Ｗ−ＢＧＡ型半導体装置の信頼性を高めることもできるものである。しかし、ビフェニル型エポキシ樹脂を用いるとしても、その含有量が５０質量％未満であると、上記のような効果を得ることができないおそれがある。
【００２２】
硬化材としては、例えば、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールアラルキル樹脂、ナフトールアラルキル樹脂等の各種多価フェノール化合物あるいはナフトール化合物を用いることができる。硬化材全体の含有量は、半導体封止材料５全体の２〜２０質量％に設定することができる。
【００２３】
上述した硬化材の中では、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いる。その他の硬化材を用いても、Ｗ−ＢＧＡ型半導体装置全体の反りを低減することはできるが、上記のようにフェノールノボラック樹脂及びフェノールアラルキル樹脂を所定量用いることによって、低反り性をさらに向上させることができるものである。しかし、フェノールノボラック樹脂とフェノールアラルキル樹脂の両方を用いるとしても、いずれか一方の含有量が２０質量％未満であったり、８０質量％を超えていたりすると、上記のような効果を得ることができないおそれがある。なお、フェノールノボラック樹脂及びフェノールアラルキル樹脂以外のフェノール樹脂を用いる場合には、このフェノール樹脂の含有量は、硬化材全体の５０質量％を超えないように設定するのが好ましい。上記フェノール樹脂の含有量が５０質量％を超えると、フェノールノボラック樹脂及びフェノールアラルキル樹脂により得られる上記の効果が打ち消されるおそれがある。
【００２４】
硬化助剤としては、上記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート（硬化助剤Ａ）及びトリフェニルホスフィン（硬化助剤Ｂ）を用いるものである。これらの硬化助剤に加えて、その他の硬化助剤として、例えば、有機ホスフィン類、１，８−ジアザビシクロ〔５．４．０〕ウンデセン−７（ＤＢＵ）等の三級アミン類、２−メチルイミダゾール、２−フェニルイミダゾール等のイミダゾール類を用いることができる。硬化助剤全体の含有量は、半導体封止材料５全体の０．０５〜２．０質量％に設定することができる。
【００２５】
上記のように、テトラフェニルホスホニウム・テトラフェニルボレートとトリフェニルホスフィンの両方を用いることによって、封止成形時においてインターポーザ基板２に形成してある窓穴１に未充填を発生させないようにすることができると共に、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に薄バリを発生させないようにすることができるものである。特に、テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であると、半導体封止材料５の充填性をさらに高くすることができると共に、半導体封止材料５の薄バリ性をさらに低くすることができるものである。テトラフェニルホスホニウム・テトラフェニルボレートの含有量が上記の範囲から外れていても、高充填性及び低薄バリ性は確保されるが、これらの特性を高く得ることはできないおそれがある。
【００２６】
無機充填材としては、例えば、溶融シリカ、結晶シリカ、アルミナ、窒化珪素等を用いることができる。ただし、無機充填材の含有量は、半導体封止材料５全体の７５〜９２質量％に設定する必要がある。無機充填材の含有量が７５質量％未満であると、反り性が悪化するものであり、逆に無機充填材の含有量が９２質量％を超えると、充填性が悪化するものである。無機充填材の含有量が上記の範囲に設定されていれば、無機充填材の粒径分布に関わらず、高充填性及び低薄バリ性を確保することができるものであるが、特に、無機充填材全体の９９質量％以上（上限は１００質量％）が粒径７４μｍ以下のシリカ（溶融シリカ、結晶シリカ等）で占められていると、高充填性及び低薄バリ性をさらに高く得ることができるものである。なお、上記粒径の下限は、特に限定されず、篩にかける等して入手可能な最小値を適用するものとする。
【００２７】
半導体封止材料５を調製する際には、上述した成分のほか、必要に応じて次のような成分をも用いることができる。具体的には、離型材として、カルナバワックス、ステアリン酸、モンタン酸、カルボキシル基含有ポリオレフィン等を、またシランカップリング剤として、γ−グリシドキシプロピルトリメトキシシラン、γ−メルカプトプロピルトリメトキシシラン等を用いることができ、さらに難燃剤、カーボンブラック等の着色剤、シリコーン可撓剤等を用いることができる。
【００２８】
そして、上述したエポキシ樹脂、硬化材、硬化助剤、無機充填材等の成分を配合し、これをミキサーやブレンダー等で均一に混合した後に、ニーダーやロールで加熱混練することによって、半導体封止材料５を調製することができる。なお、混練物を冷却固化し、粉砕して粉状等にして使用するようにしてもよい。
【００２９】
上記のようにして得た半導体封止材料５は、所定量の無機充填材と所定の硬化助剤との組み合わせによって、肉厚の薄い部分を形成するのに適している。
【００３０】
また、上記のようにして得た半導体封止材料５のゲルタイムは、２０〜３５秒であることが好ましい。ゲルタイムが上記の範囲に設定されていると、半導体封止材料５の充填性をさらに高くすることができると共に、半導体封止材料５の薄バリ性をさらに低くすることができるものである。
【００３１】
そして、上記のようにして得た半導体封止材料５を用いてＷ−ＢＧＡ型半導体装置を製造するにあたっては、例えば、インターポーザ基板２としてＢＴ（bismaleimide triazine）等の有機基板を用い、また半導体チップ３としてシリコンチップを用いて、以下のようにして行うことができる。
【００３２】
図１に示すようにインターポーザ基板２には、表裏に貫通する窓穴１が形成してあり、少なくとも片面には導体パターン（図示省略）が形成してある。まず、このように窓穴１を形成したインターポーザ基板２の片面に、窓穴１の一部を塞ぐように半導体チップ３を接着剤７等により接着する。このとき、半導体チップ３によって窓穴１の全部を塞がないようにしさえすれば、窓穴１に対して半導体チップ３をどのように接着してもかまわない。例えば、図２に示すものでは、インターポーザ基板２に長方形の窓穴１が形成してあり、この窓穴１の対向する短辺付近のそれぞれに窓穴１の開口（図２の斜線部分）が現われるように、窓穴１の対向する長辺間に半導体チップ３を架け渡して接着してある。このように窓穴１の全部を塞がないで、窓穴１の開口を残しておけば、この開口を通して半導体封止材料５を窓穴１の内部に入り込ませることができるものである。
【００３３】
次に、インターポーザ基板２の半導体チップ３を接着した側と反対側の面に形成した導体パターンと半導体チップ３との間を、窓穴１を通した金線等のワイア４によって電気的に接続する。なお、以下において、インターポーザ基板２の半導体チップ３を接着した側を「Back side」といい、これと反対側を「Window side」ということとする。
【００３４】
そして、上記のようにして半導体チップ３を電気的に接続したインターポーザ基板２を、図１（ａ）に示すように上型８及び下型９からなる封止金型１０にセットする。ここで、上型８の下面には、下方に開口するキャビティ１１が凹設してあると共に、このキャビティ１１に連通するランナー１２がゲート１３を介して形成してある。キャビティ１１が深く形成されていると、半導体封止材料５により封止される部分の肉厚が厚くなり、逆にキャビティ１１が浅く形成されていると、半導体封止材料５により封止される部分の肉厚が薄くなることから、キャビティ１１は可能な限り浅く形成されている方が好ましい。本発明において半導体封止材料５は、肉厚の薄い部分を形成するのに適しているため、上記のようにキャビティ１１が浅く形成されていると、製造されるＷ−ＢＧＡ型半導体装置全体の反りを低減することができるものである。一方、下型９の上面には、上方に開口する基板セット凹部１４が凹設してあり、さらにこの基板セット凹部１４の底面には、窓穴１の開口よりも大きな開口を有する凹段部１５が凹設してある。図１（ａ）は封止金型１０の型開きの状態を示しており、インターポーザ基板２の「Back side」を上向き、「Window side」を下向きにしてインターポーザ基板２を基板セット凹部１４に載置した後に、上型８及び下型９を近接させて図１（ｂ）に示すように封止金型１０を型締めすることによって、インターポーザ基板２を封止金型１０にセットする。なお、パーティングラインとインターポーザ基板２の「Back side」の面は、面一にしてあるが、これに限定されるものではない。
【００３５】
次に、半導体封止材料５を用いて半導体チップ３及びワイア４を封止成形するのであるが、これは、図１（ｃ）に示すようにゲート１３を介してランナー１２からキャビティ１１へ溶融状態の半導体封止材料５を注入することによって行うことができる。半導体封止材料５はキャビティ１１に充填されると共に、図２の矢印で示すように、半導体チップ３で塞いでいない窓穴１の開口（図２の斜線部分）に流れ込み、窓穴１の内部に充填される。ここで、半導体封止材料５は高充填性を有しているので、窓穴１の内部にボイド等の未充填が発生することが防止されているのである。さらに半導体封止材料５は、インターポーザ基板２の「Window side」の面の窓穴１の開口を通じて凹段部１５の内部に充填される。既述のとおり、凹段部１５の開口は窓穴１の開口よりも大きく形成してあるので、半導体封止材料５をインターポーザ基板２の「Window side」の面に回り込ませ、この面に形成してある導体パターンとワイア４との接続箇所を封止することができるものである。ここで、半導体封止材料５は低薄バリ性を有しているので、導体パターンとワイア４との接続箇所を封止するだけで、後に半田ボール６を形成する箇所に薄バリが発生することが防止されているのである。
【００３６】
半導体封止材料５が硬化した後に、上型８及び下型９を離間させて図１（ｄ）に示すように封止金型１０を型開きをして、半導体チップ３を封止した成形品を脱型する。そして、インターポーザ基板２の「Window side」の面に形成してある導体パターンに半田ボール６（バンプ）を形成し、これらの導通を取ることによって、図１（ｅ）に示すようなＷ−ＢＧＡ型半導体装置を製造することができるものである。
【００３７】
【実施例】
以下、本発明を実施例によって具体的に説明する。
【００３８】
エポキシ樹脂として、ビフェニル型エポキシ樹脂であるジャパンエポキシレジン（株）製「ＹＸ４０００Ｈ」、ジシクロペンタジエン型エポキシ樹脂である大日本インキ化学工業（株）（ＤＩＣ）製「ＨＰ７２００」を用いた。
【００３９】
また硬化材として、フェノールノボラック樹脂である明和化成（株）製「ＤＬ−９２」、フェノールアラルキル樹脂である住金ケミカル（株）製「ＨＥ１００Ｃ−１５」を用いた。
【００４０】
また硬化助剤として、テトラフェニルホスホニウム・テトラフェニルボレート、トリフェニルホスフィン、ＤＢＵを用いた。
【００４１】
また無機充填材として、溶融シリカである電気化学工業（株）製「ＦＢ８２０」を用いた。この溶融シリカは、全体の９９質量％以上が粒径７４μｍ以下のもので占められている。
【００４２】
さらに、シランカップリング剤としてメルカプトシランカップリング剤を、離型材としてカルナバワックスを、着色剤としてカーボンブラックを用いた。
【００４３】
そして、上記のエポキシ樹脂、硬化材、硬化助剤、無機充填材等の成分を、表１に示す配合量で配合し、これをミキサーで均一に混合した後に、ニーダーで加熱混練することによって、半導体封止材料を調製した。
【００４４】
次に、上記のようにして得た半導体封止材料を用いて、図１（ｅ）に示すような性能評価用のＷ−ＢＧＡ型半導体装置を製造した。なお、インターポーザ基板としては、三菱ガス化学（株）製「ＨＬ８３２」を用いた。
【００４５】
そして、上記のようにして得たＷ−ＢＧＡ型半導体装置について、以下のような試験を行った。
【００４６】
（反り性）
Ｗ−ＢＧＡ型半導体装置の表面を表面粗さ計を用いて測定することによって、反り性を評価した。具体的には、Ｗ−ＢＧＡ型半導体装置の対角線の２方向に沿って表面粗さ計を用いて表面の輪郭を測定し、その高低差の最大値を反り量とした。判定基準は以下のとおりである。
【００４７】
「◎」：反り量が５０．８μｍ以下のもの（２ｍｉｌ以下のもの）
「○」：反り量が５０．８μｍを超えて１２７μｍ以下のもの（２ｍｉｌを超えて５ｍｉｌ以下のもの）
「△」：反り量が１２７μｍを超えて２５４μｍのもの（５ｍｉｌを超えて１０ｍｉｌ以下のもの
「×」：反り量が２５４μｍを超えるもの（１０ｍｉｌを超えるもの）
（充填性）
Ｗ−ＢＧＡ型半導体装置においてボイド等の未充填の有無及びその大小を目視により観察することによって、充填性を評価した。判定基準は以下のとおりである。
【００４８】
「◎」：ボイド等の未充填が全くみられなかったもの
「○」：０．５ｍｍ以下のボイド等の未充填がみられたもの
「△」：０．５ｍｍを超えて１．０ｍｍ以下のボイド等の未充填がみられたもの
「×」：１．０ｍｍを超えるボイド等の未充填がみられたもの
（Window side 低薄バリ性）
Ｗ−ＢＧＡ型半導体装置においてインターポーザ基板の「Window side」の面に発生した薄バリの長さを測定することによって、低薄バリ性を評価した。判定基準は以下のとおりである。
【００４９】
「◎」：３８１μｍ以下のもの（１５ｍｉｌ以下のもの）
「○」：３８１μｍを超えて７６２μｍ以下のもの（１５ｍｉｌを超えて３０ｍｉｌ以下のもの）
「△」：７６２μｍを超えて１５２４μｍ以下のもの（３０ｍｉｌを超えて６０ｍｉｌ以下のもの）
「×」：１５２４μｍを超えるもの（６０ｍｉｌを超えるもの）
上記の試験によって得られた結果を表１に示す。
【００５０】
【表１】
表１にみられるように、実施例のものは比較例のものに比べて概ね結果が良好であることが確認される。特に、実施例１と比較例１〜３とを比較すると、テトラフェニルホスホニウム・テトラフェニルボレートとトリフェニルホスフィンの両方を用いなかった比較例１〜３のものよりも、実施例１の方が、反り性、充填性、薄バリ性に優れていることが確認される。また、実施例１と比較例４及び５とを比較すると、フェノールノボラック樹脂とフェノールアラルキル樹脂とをそれぞれ硬化材全体の２０〜８０質量％用いた実施例１の方が、フェノールノボラック樹脂とフェノールアラルキル樹脂のうちいずれか一方を用いた比較例４及び５のものよりも、反り性、充填性、薄バリ性の各特性が向上することが確認される。
【００５２】
【発明の効果】
上記のように本発明の請求項１に係るＷ−ＢＧＡ用半導体封止成形材料は、窓穴を形成したインターポーザ基板の片面に窓穴の一部を塞ぐように半導体チップを接着し、インターポーザ基板の半導体チップを接着した側と反対側の面に形成した導体パターンと半導体チップとの間を窓穴を通したワイアによって電気的に接続し、上記の半導体チップ及びワイアを封止成形するためのＷ−ＢＧＡ用半導体封止材料において、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有し、無機充填材の含有量が上記封止材料全体の７５〜９２質量％であると共に、硬化助剤として、上記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート及びトリフェニルホスフィンを用いるので、低反り性、高充填性、低薄バリ性を併せ持ち、Ｗ−ＢＧＡ型半導体装置を製造するのに好適である。
また、硬化材として、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いるので、その他の硬化材を用いる場合に比べて、Ｗ−ＢＧＡ型半導体装置全体の反りをさらに低減することができるものである。
【００５３】
また請求項２の発明は、テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であるので、半導体封止材料の充填性をさらに高くすることができると共に、半導体封止材料の薄バリ性をさらに低くすることができるものである。
【００５４】
また請求項３の発明は、エポキシ樹脂として、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上用いるので、Ｗ−ＢＧＡ型半導体装置を製造する際にインターポーザ基板に形成してある窓穴の内部に未充填が発生するのをさらに防止することができると共に、Ｗ−ＢＧＡ型半導体装置の信頼性を高めることができるものである。
【００５６】
また請求項４の発明は、無機充填材として、全体の９９質量％以上が粒径７４μｍ以下であるシリカを用いるので、半導体封止材料の充填性をさらに高くすることができると共に、半導体封止材料の薄バリ性をさらに低くすることができるものである。
【００５７】
また請求項５に係るＷ−ＢＧＡ型半導体装置は、窓穴を形成したインターポーザ基板の片面に窓穴の一部を塞ぐように半導体チップを接着し、インターポーザ基板の半導体チップを接着した側と反対側の面に形成した導体パターンと半導体チップとの間を窓穴を通したワイアによって電気的に接続し、請求項１乃至４のいずれかに記載のＷ−ＢＧＡ用半導体封止材料を用いて半導体チップ及びワイアを封止成形すると共に、インターポーザ基板の半導体チップを接着した側と反対側の面に導体パターンと導通が取られた半田ボールを形成するので、低反り性、高充填性、低薄バリ性を併せ持っているものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す断面図である。
【図２】インターポーザ基板に半導体チップを接着した状態を示す平面図である。
【図３】従来例を示す断面図である。
【符号の説明】
１ 窓穴
２ インターポーザ基板
３ 半導体チップ
４ ワイア
５ 半導体封止材料
６ 半田ボール
Claims (5)
- 窓穴を形成したインターポーザ基板の片面に窓穴の一部を塞ぐように半導体チップを接着し、インターポーザ基板の半導体チップを接着した側と反対側の面に形成した導体パターンと半導体チップとの間を窓穴を通したワイアによって電気的に接続し、上記の半導体チップ及びワイアを封止成形するためのＷ−ＢＧＡ用半導体封止材料において、エポキシ樹脂、硬化材、硬化助剤、無機充填材を必須成分として含有し、無機充填材の含有量が上記封止材料全体の７５〜９２質量％であると共に、硬化助剤として、下記式で示されるテトラフェニルホスホニウム・テトラフェニルボレート及びトリフェニルホスフィンを用い、硬化材として、フェノールノボラック樹脂を硬化材全体の２０〜８０質量％用いると共に、フェノールアラルキル樹脂を硬化材全体の２０〜８０質量％用いて成ることを特徴とするＷ−ＢＧＡ用半導体封止材料。
- テトラフェニルホスホニウム・テトラフェニルボレートの含有量が硬化助剤全体の２０〜８０質量％であることを特徴とする請求項１に記載のＷ−ＢＧＡ用半導体封止材料。
- エポキシ樹脂として、ビフェニル型エポキシ樹脂をエポキシ樹脂全体の５０質量％以上用いて成ることを特徴とする請求項１又は２に記載のＷ−ＢＧＡ用半導体封止材料。
- 無機充填材として、全体の９９質量％以上が粒径７４μｍ以下であるシリカを用いて成ることを特徴とする請求項１乃至３のいずれかに記載のＷ−ＢＧＡ用半導体封止材料。
- 窓穴を形成したインターポーザ基板の片面に窓穴の一部を塞ぐように半導体チップを接着し、インターポーザ基板の半導体チップを接着した側と反対側の面に形成した導体パターンと半導体チップとの間を窓穴を通したワイアによって電気的に接続し、請求項１乃至４のいずれかに記載のＷ−ＢＧＡ用半導体封止材料を用いて半導体チップ及びワイアを封止成形すると共に、インターポーザ基板の半導体チップを接着した側と反対側の面に導体パターンと導通が取られた半田ボールを形成して成ることを特徴とするＷ−ＢＧＡ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002373189A JP3832430B2 (ja) | 2002-12-24 | 2002-12-24 | Ｗ−ｂｇａ用半導体封止材料及びｗ−ｂｇａ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002373189A JP3832430B2 (ja) | 2002-12-24 | 2002-12-24 | Ｗ−ｂｇａ用半導体封止材料及びｗ−ｂｇａ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004203983A JP2004203983A (ja) | 2004-07-22 |
| JP3832430B2 true JP3832430B2 (ja) | 2006-10-11 |
Family
ID=32811561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002373189A Expired - Fee Related JP3832430B2 (ja) | 2002-12-24 | 2002-12-24 | Ｗ−ｂｇａ用半導体封止材料及びｗ−ｂｇａ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3832430B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339317A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | 表面実装型半導体装置 |
| JP4386453B2 (ja) | 2006-05-31 | 2009-12-16 | 信越化学工業株式会社 | 樹脂封止された半導体装置 |
| JP2008274041A (ja) * | 2007-04-26 | 2008-11-13 | Hitachi Chem Co Ltd | 半導体封止用エポキシ樹脂組成物及びそれを用いた樹脂封止型半導体装置 |
| JP5340558B2 (ja) * | 2007-05-17 | 2013-11-13 | 日東電工株式会社 | 半導体封止用エポキシ樹脂組成物およびそれを用いて得られる半導体装置 |
-
2002
- 2002-12-24 JP JP2002373189A patent/JP3832430B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004203983A (ja) | 2004-07-22 |
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|
| A131 | Notification of reasons for refusal |
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