KR20090104634A - 반도체 장치, 및 그 제조 방법 - Google Patents

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요시오 이토우
요시마사 구시마
히로카즈 우치다
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오끼 세미콘덕터 가부시끼가이샤
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Abstract

과제
수지의 선택의 폭이 넓고 기판과 수지의 밀착성이 우수한 반도체 장치를 제공한다.
해결 수단
제 1 영역 (40) 과, 제 1 영역 (40) 의 외측에 인접하여 위치하는 제 2 영역 (50) 을 구비하고, 주표면과 측면을 구비하고, 상기 주표면이 상기 제 1 영역 (40) 에 위치하며, 또한 측면이 제 1 영역 (40) 과 제 2 영역 (50) 의 경계에 위치하도록 배치된 반도체 기판과, 반도체 기판의 상기 주표면 상에 형성된, 복수의 패드 (18) 와 복수의 패드 (18) 와 전기적으로 접속된 복수의 외부 접속 단자와, 복수의 패드 (18) 를 덮도록 반도체 기판의 상기 주표면 상에 형성되고, 또한 주표면과 측면을 구비하며, 상기 주표면으로부터 복수의 외부 접속 단자를 노출시키고, 측면 (42) 이 상기 경계에 위치하도록 형성된 제 1 수지부 (34) 와, 제 2 영역 (50) 에 위치하며, 반도체 기판의 측면과 제 1 수지부 (34) 의 측면 (44) 을 덮도록 형성된, 제 1 수지부 (34) 와는 조성이 상이한 제 2 수지부 (46) 를 갖는다.
반도체 기판, 수지, 외부 접속 단자, 홈

Description

반도체 장치, 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 및 그 제조 방법에 관한 것이다. 특히, 웨이퍼 레벨 칩 사이즈 패키지 (W-CSP) 인 소형의 반도체 장치, 및 그 제조 방법에 관한 것이다.
반도체 소자를 패키징한 반도체 장치에 있어서, 소형화 및 박형화의 요구는 높아져 있다. 특히 박형이 요구되는 분야에서 반도체 소자의 표면측에 구상의 단자를 격자상으로 배치한 CSP (Chip Scale Package) 가 제창되어 있다. 또, 웨이퍼 상태에서 CSP 로 조립해 버리는 웨이퍼 레벨 칩 사이즈 패키지 (W-CSP) 가 제창되어 있다.
이 W-CSP 는, 웨이퍼 상에 형성된 개개의 반도체 장치를 다이싱 소 등으로 개편 (個片) 하고 분할하는 것인데, 개편된 반도체 장치의 측면은 잘린 면이 노출되고, 미세한 크랙이나 파편이 발생해 버린다.
그래서, 이와 같은 파편이나 크랙의 발생을 방지하기 위하여, 다이싱되는 영역에 미리 비교적 폭이 넓은 홈을 형성한 후에 수지로 몰드한 반도체 장치가 제안 되어 있다 (예를 들어, 특허 문헌 1 ∼ 3 참조).
[특허 문헌 1] 일본 공개특허공보 평10-79362호
[특허 문헌 2] 일본 공개특허공보 제2000-260910호
[특허 문헌 3] 일본 공개특허공보 제2006-100535호
그러나, 전술한 반도체 장치 모두는, 홈을 포함한 반도체 웨이퍼 상의 모든 것을 동일한 수지로 몰드하고 있기 때문에, 반도체 웨이퍼와의 밀착성과 전기적 절연성을 겸비한 수지를 선택해야 한다. 즉, 홈에 충전된 수지는 다이싱 후에 있어서도 반도체 기판과 확실히 밀착되어 있지 않으면 안된다. 한편, 리크 전류를 억제하기 위하여 충분한 절연성을 갖는 수지를 선정할 필요가 있다. 따라서, 각각의 지점에 가장 적합한 수지를 선정하는 것이 필요해졌다.
이와 같은 반도체 장치 및 그 제조 방법을 도면을 사용하여 구체적으로 설명한다.
도 5의 (A) 는, 몰드 형성을 실시하기 전의 반도체 웨이퍼의 단면도이다. 도 5의 (B) 와 같이, 반도체 웨이퍼 (131) 의 다이싱 영역에 홈 (132) 을 형성한다. 이 홈 (132) 을 웨이퍼 표면의 다이싱 영역의 전역에 형성한다. 이어서, 도 5의 (C) 와 같이, 홈 (132) 에 몰드 수지 (133) 를 충전한다. 당연히 홈 (132) 내에도 몰드 수지층 (133) 이 형성되어 있다. 그 후, 도 5의 (D) 와 같이, 몰드 수지층 (133) 을 연삭하여 원하는 막두께의 몰드 수지층 (134) 을 형성한다. 마지막으로, 도 5의 (E) 에 나타내는 바와 같이, 홈 (132) 의 폭보다 좁은 폭으로 홈 (132) 에 풀컷부 (135) 를 형성한다. 풀컷부 (135) 를 실시함으로써 홈 (132) 내의 몰드 수지층 (134) 도 분리되어 그립부로서 남겨진다.
따라서, 종래의 반도체 장치는, 그립부와 그 밖의 부분의 조성이 동일한 수 지부로 구성되어 버리기 때문에, 전술한 바와 같은 문제가 있었다.
또, 전술한 그립 구조를 갖는 반도체 장치의 제조 방법에서는 이하와 같은 문제점이 존재하여, 실제의 제조 공정에 적용시키기 위해서는 어떠한 대책을 강구할 필요가 있었다.
먼저, 종래의 제조 방법에서는 홈 (132) 을 형성하고 나서 몰드 수지층 (133) 을 형성하고 있기 때문에, 몰드 수지를 충전할 때에 필요한 가압 처리 등에 의해 홈 (132) 을 기점으로 하여 반도체 웨이퍼 (131) 의 크랙이 생겨 버린다. 또, 몰드 수지층 (133) 을 형성하기 전에 반도체 소자 영역이 노출되어 있기 때문에, 홈 (132) 의 처리에 의해 발생하는 절삭 부스러기나 파티클이 반도체 소자 영역에 부착되어 버려 품질면의 문제를 일으킬 가능성이 있었다. 나아가서는, 몰드 수지층 (133) 을 형성해 버리면 몰드 수지층 (133) 의 하부 상태를 확인할 수 없기 때문에, 몰드 수지층 (133) 을 형성하기 전에 필요시되는 검사나 측정을 실시하는 공정이 필요해진다. 이 검사시, 홈 (132) 의 완성도 확인이나 몰드 처리 전의 클린 업이 재차 필요해지고, 그 반송 처리나 웨이퍼 핸들링에 수반하는 웨이퍼 균열의 리스크도 높아져 버린다. 그 밖에도, 몰드 수지 처리 전후의 처리 환경은 통상 상이하고, 몰드 수지 처리 전에는 클린도가 높은 환경에서의 처리가 필수가 된다. 한편, 몰드 수지 처리 후에 실시되는 다이싱 처리는 통상 클린도가 높은 환경하에서 처리되고 있지 않다. 이 때문에, 클린도가 상이한 환경이나 장치에서 각각의 처리를 실시할 필요가 있어, 클린도의 유지나 관리라는 품질면에서도 문제가 되고 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 이하의 목적을 달성하는 것을 과제로 한다.
즉, 본 발명의 목적은, 수지의 선택의 폭이 넓고 기판과 수지의 밀착성이 우수한 반도체 장치를 제공하는 것에 있다.
또, 본 발명의 목적은, 수지로 몰드할 때의 반도체 웨이퍼의 크랙을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명자는 예의 검토한 결과, 하기의 반도체 장치의 제조 방법을 사용함으로써, 상기 문제를 해결할 수 있는 것을 알아내고, 상기 목적을 달성하기에 이르렀다.
즉, 본 발명의 반도체 장치는 제 1 영역과, 그 제 1 영역의 외측에 인접하여 위치하는 제 2 영역을 구비하고, 주표면과 측면을 구비하고, 상기 주표면이 상기 제 1 영역에 위치하며, 또한 상기 측면이 상기 제 1 영역과 상기 제 2 영역의 경계에 위치하도록 배치된 반도체 기판과, 상기 반도체 기판의 상기 주표면 상에 형성된, 복수의 패드와 상기 복수의 패드와 전기적으로 접속된 복수의 외부 접속 단자와, 상기 복수의 패드를 덮도록 상기 반도체 기판의 상기 주표면 상에 형성되고, 또한 주표면과 측면을 구비하며, 상기 주표면으로부터 상기 복수의 외부 접속 단자를 노출시키고, 상기 측면이 상기 경계에 위치하도록 형성된 제 1 수지부와, 상기 제 2 영역에 위치하며, 상기 반도체 기판의 상기 측면과 상기 제 1 수지부의 상기 측면을 덮도록 형성된, 상기 제 1 수지부와는 조성이 상이한 제 2 수지부를 갖는 것을 특징으로 한다.
또, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 복수의 반도체 소자를 형성한 후에 개편하고 분할하여 형성하는 반도체 장치의 제조 방법으로서, 개편 전의 상기 반도체 기판 상에 제 1 수지부를 형성하는 공정과, 상기 반도체 기판의 다이싱하는 영역에 홈을 형성하는 공정과, 상기 홈에 상기 제 1 수지부와는 조성이 상이한 제 2 수지부를 형성하는 공정과, 상기 홈보다 좁은 폭으로 상기 제 2 수지부에 상기 기판을 다이싱하여 상기 반도체 장치를 개편하고 분할하는 공정을 갖는 것을 특징으로 한다.
본 발명에 의하면, 수지의 선택의 폭이 넓고 기판과 수지의 밀착성이 우수한 반도체 장치를 제공할 수 있다.
또, 본 발명에 의하면, 수지로 몰드할 때의 반도체 웨이퍼의 크랙을 방지할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
이하, 도면을 참조하여, 이 발명의 실시형태에 대하여 설명한다. 또한, 도면에는 이 발명을 이해할 수 있을 정도로 각 구성 부위의 형상, 크기 및 배치 관계가 개략적으로 나타나 있음에 지나지 않으며, 이것에 의해 이 발명이 특별히 한정되는 것은 아니다.
이하에, 본 발명의 반도체 장치 및 그 제조 방법에 대하여 상세히 서술한다.
＜반도체 장치＞
도 1의 (A) 는, 반도체 장치 (10) 의 상방에서 본, 구성 요소의 배치 관계를 설명하기 위한 투과적인 평면도이다. 형성되어 있는 배선 구조의 설명을 용이하게 하기 위하여, 그 상면측에 실제로는 형성되어 있는 밀봉부를 투과하도록 나타내고 있다. 도 1의 (B) 는, 도 1의 (A) 의 I-I 로 나타낸 1 점 파선으로 절단한 단면을 나타내는 모식적인 단면도이다.
반도체 장치 (10) 는, WCSP 구조를 가지고 있다. 반도체 기판 (12) 에는, 웨이퍼 프로세스에 의해 회로 소자, 즉 필요한 회로 소자의 구성 영역이 형성되어 있다. 또한, 도 1의 (A) 및 (B) 에 있어서, 회로 소자의 구성 영역이 형성되어 있는 기판 영역을 14 로 나타내고 있고, 또 이하의 설명에 있어서, 이 기판 영역을 간단히 소자 영역 (14) 으로 칭한다. 소자 영역 (14) 은, 일반적으로 LSI 등의 집적 회로를 갖는 복수의 능동 소자에 의해 구성된다. 이하의 설명에서는, 반도체 기판 (12) 상에 이와 같은 소자 영역 (14) 이 형성되고, 후술하는 회로 소자 접속용 패드 (18), 회로 소자 접속용 패드 (18) 의 일부를 노출하도록 소자 영역 (14) 상에 형성된 패시베이션막 (20), 회로 소자 접속용 패드 (18) 의 일부를 노출하도록 형성된 절연막 (22) 으로 이루어지는 구조체를 반도체 본체 (13) 로 칭한다. 이 반도체 본체 (13) 에 있어서, 절연막 (22) 의 표면 (14a) 이 반도체 본체 (13) 의 표면인 것으로 되어 있다.
이 반도체 본체 (13) 는, 주면과 측면을 구비한다. 이 주면은 도 1의 (B) 에 있어서, 제 1 영역 (40) 에 위치한다. 또, 당해 측면은 도 1의 (B) 에 있어서, 제 1 영역 (40) 과 제 2 영역 (50) 의 경계에 위치하는 측면 (42) 을 나타 낸다.
도 1의 (B) 에 있어서, 반도체 본체 (13) 상에는 배선 구조 (30) 가 형성되어 있다. 이 배선 구조 (30) 는, 외부 접속 단자 (32) 와 전기적으로 접속되는 전극 포스트 (28 : 전극 포스트는 돌기 전극으로도 칭해진다) 및 전극 포스트 (28) 와 회로 소자 접속용 패드 (18) 를 전기적으로 접속하는 재배선층 (24) 을 포함하고 있어도 된다. 또, 재배선층 (24) 및 전극 포스트 (28) 가 구비되어 있지 않은 배선 구조, 즉 접속용 패드 (18) 상에 절연막 (22) 을 개재하여 외부 접속 단자 (32) 가 탑재되어 있는 구조이어도 된다. 이 경우, 후술하는 제 1 수지부 (34 : 밀봉부) 는, 절연막 (22) 상에 외부 접속 단자 (32) 가 노출되는 얇은 막이 된다. 이들 중에서도, 재배선층 (24) 과 전극 포스트 (28) 를 포함하는 구조인 것이 바람직하다. 이 구조에서는, 재배선층 (24) 의 일부분을 전극 포스트용 패드 (26) 로 하고 있고, 전극 포스트 (28) 를 이 전극 포스트용 패드 (26) 와 전기적으로 접속하고 있다. 따라서, 외부 접속 단자 (32) 가, 제 1 영역 (40) 에 형성되어 있는 제 1 수지부 (34) 로부터 노출되어 있게 되고, 외부 접속 단자 (32) 의 위치를 재배선층 (24) 이나 전극 포스트 (28) 의 높이에 따라 적절히 선택할 수 있기 때문에, 반도체 장치의 설계에 있어서의 자유도가 향상되는 경우가 있다.
또, 본 발명의 반도체 장치 (10) 는, 재배선층 (24), 전극 포스트용 패드 (26) 및 전극 포스트 (28) 를 밀봉하도록, 제 1 영역 (40) 에 제 1 수지부 (34) 가 형성되어 있고, 제 1 수지부 (34) 는 주표면과 측면을 구비하고 있다. 이 주표면으로부터 복수의 외부 접속 단자 (32) 가 노출되고, 측면 (44) 이 반도체 본체 (13) 의 측면 (42) 과 마찬가지로 제 1 영역 (40) 과 제 2 영역 (50) 의 경계에 위치하고 있다.
또한, 제 2 영역 (50) 에 위치하여, 반도체 본체 (13) 의 측면 (42) 과 제 1 수지부 (34) 의 측면 (44) 을 덮도록, 제 2 수지부 (46) 가 형성되어 있다.
도 1의 (A) 에 있어서, 소자 영역 (14) 에는, 일반적으로, 다층의 배선 구조 (도시 생략. 이하, 내부 배선으로도 칭한다.) 가 형성되어 있고, 이들 복수의 능동 소자가 협동적으로 소정의 기능을 발휘할 수 있도록 형성되어 있다. 소자 영역 (14) 상에는, 복수의 전극 패드 (18), 패시베이션막 (도 1의 (A) 에서는 도시 생략), 절연막 (도 1의 (A) 에서는 도시 생략) 이 형성되어 있다. 또, 도 1의 (A) 에 나타내는 구성에 의하면, 복수의 전극 패드 (18) 는 인접하는 전극 패드 (18) 끼리의 피치가 동일해지도록, 반도체 장치 (10) 의 영역 중의 외주측 영역을 따라 형성되어 있다.
회로 소자용 접속 패드 (18) 에 둘러싸이는, 반도체 장치 (10) 의 중심측 영역에는 복수의 외부 접속 단자 (32) 가 배치되어 있다.
복수의 외부 접속 단자 (32) 는, 인접하는 외부 접속 단자 (32) 끼리의 피치가 동일해지도록 형성되어 있다. 나아가 복수의 전극 패드 (18) 와 재배선층 (24), 전극 포스트용 패드 (26) 및 전극 포스트 (28) 로 이루어지는 배선 구조 (30) 에 의해 전기적으로 접속되어 있다.
또, 본 발명의 반도체 장치 (10) 는, 제 1 영역 (40) 의 외주부에 제 2 영역 (50) 이 구비되어 있고, 전술한 바와 같이, 제 1 영역 (40) 에는 제 1 수지 (도 1 의 (A) 에서는 도시 생략) 가 형성되고, 제 2 영역 (50) 에는 제 2 수지 (도 1의 (A) 에서는 도시 생략) 가 형성되어 있다.
이 제 1 수지부 (34) 와 제 2 수지부 (46) 는 조성이 상이한 것으로서, 특히 제 2 수지부 (46) 는 반도체 본체 (13) 및 제 1 수지부 (34) 와의 밀착성이 우수한 것임이 바람직하다. 이것에 대해서는 후술한다.
이와 같은 구성인 본 발명의 반도체 장치는, 제 1 수지부에는 절연성이 주로 요구되고, 제 2 수지부에는 제 1 수지 및 반도체 기판과의 밀착성이 주로 요구되므로, 적재 적소가 되도록 수지나 필러를 선정할 수 있다. 또, 제 2 수지부는 제 1 수지의 측면과 반도체 본체와의 측면을 덮도록 형성되어 있다. 따라서, 제 2 수지부와 반도체 기판과의 접촉 면적이 증가되고, 앵커 효과에 의해 기판과의 밀착성이 우수하다. 나아가, 반도체 장치의 측부를 보호하는 구성으로 되어 있음으로써, 외부 환경의 영향을 직접 받는 것을 억제할 수 있다. 이 밖에도, 핸들링 장치에 의해 반도체 장치의 측부를 파지할 때에, 당해 핸들링 장치에 의해 반도체 기판에 흠집이 생기는 것을 방지할 수 있다.
또, 본 발명에 있어서, 제 1 수지부 (34), 제 2 수지부 (46), 및 반도체 본체 (13) 의 접합부 근방을 그립부 (60) 로 칭하는 경우가 있다.
본 발명의 반도체 장치에 있어서의 바람직한 양태로는, 도 1의 (B) 와 같이, 반도체 기판 (12) 은 제 1 측면과 제 2 측면 (49) 을 구비하고, 제 1 측면이 반도체 본체 (13) 의 측면 (42) 의 일부를 구성하며, 제 2 측면 (49) 이 제 2 영역 (50) 의 외측의 단 (端) 에 위치하고 있는 것이 바람직하다. 이와 같은 구조의 경우, 제 1 영역 (40) 및 제 2 영역 (50) 이 모두 반도체 기판 (12) 상에 형성되게 된다. 또한, 이와 같은 구조의 경우, 도 1의 (B) 에 있어서, 제 2 수지부 (46) 의 막두께 (y) 가 제 1 수지부 (34) 의 막두께 (x) 와 반도체 본체 (13) 의 막두께의 합보다 작고, 제 1 수지부 (34) 의 막두께 (x) 보다 큰 것이 되기도 한다.
이와 같은 구조로 이루어지는 반도체 장치는, 제 2 수지부 (46) 와 반도체 기판 (12) 의 접촉 면적이 증가하기 때문에, 앵커 효과에 의해 반도체 기판 (12), 제 1 수지부 (34), 및 제 2 수지부 (46) 의 밀착성이 향상되어, 반도체 기판 (12) 과 제 1 수지부 (34) 의 박리를 억제할 수 있다. 또, 외부 접속 단자 (32) 를 형성한 후의 마지막 공정에서 1 회의 다이싱에 의해 개편화가 가능해진다.
이하에 제 1 수지부, 제 2 수지부, 그립부에 대하여 상세히 서술한다.
〔제 1 수지부, 제 2 수지부〕
본 발명에 있어서의 제 1 수지부 (34), 및 제 2 수지부 (46) 는, 수지에 필러가 함유되어 있는 것이다. 필러를 함유시킴으로써 수지의 유동성을 조정하고, 또한 수지부의 난연성도 향상된다. 또, 제 2 수지부 (46) 는, 상기 제 1 수지부와는 조성이 상이하다. 이 상이한 조성으로는, 제 1 수지부 (34) 및 제 2 수지부 (46) 가 수지와 필러로 구성되어 있는 경우, 수지가 상이하고 필러가 동일한 양태, 수지가 동일하고 필러가 상이한 양태, 수지 및 필러가 상이한 양태의 모두를 포함하는 것을 나타낸다.
［수지］
제 1 수지부 (34) 에 사용되는 수지로는, 예를 들어 에폭시 수지, 폴리이미 드 수지, 폴리벤즈옥사졸 수지 (PBO), 노볼락 수지, 페놀 수지, 아크릴 수지, 우레탄 수지, 실리콘 수지, PPS (폴리페닐술파이드), 폴리에틸렌테레프탈레이트 (PET), 폴리에틸렌 (PE), 또는 노볼락 수지와 페놀 수지를 주성분으로 하는 혼합 수지 (WPR) 등을 들 수 있다. 또, 재배선 사이를 절연할 필요가 있기 때문에, 절연성을 갖는 것이 필요시된다.
본 발명의 반도체 장치는, 단자를 형성할 때에 리플로우 공정을 거치기 때문에, 리플로우 공정에 견딜 수 있을 정도의 내열성을 갖는 것이 바람직하고, 즉 유리 전이 온도 (Tg) 가 리플로우 온도보다 높은 수지인 것이 바람직하다. 구체적으로는, 전술한 수지 중에서도 에폭시 수지, 폴리이미드 수지, 폴리벤즈옥사졸 수지 (PBO), 노볼락 수지와 페놀 수지를 주성분으로 하는 혼합 수지 (WPR) 등을 들 수 있다. 또한, WPR 에 있어서, 노볼락 수지와 페놀 수지의 혼합비 (질량％) 는, 1 : 30 ∼ 1 : 20 인 것이 바람직하다.
제 2 수지부 (46) 에 사용되는 수지로는, 반도체 본체 (13) 와의 밀착성, 절연성, Tg 등에 덧붙여, 반도체 본체 (13) 와 제 1 수지부 (34) 와의 밀착성이나, 다이싱시에 있어서의 파편 등의 방지도 고려하지 않으면 안된다. 반도체 장치를 개편으로 분할할 때, 반도체 기판과 경도가 비슷할수록 다이싱하기 쉽고 크랙 등의 발생을 억제할 수 있다. 즉, 제 2 수지부 (46) 에 사용하는 수지로는 에폭시 수지, 폴리이미드 수지, 폴리벤즈옥사졸 수지 (PBO), 노볼락 수지와 페놀 수지를 주성분으로 하는 혼합 수지 (WPR) 를 들 수 있다. 또한, 제 1 수지부 (34) 와의 밀착성을 고려하면, 제 1 수지부 (34) 에서 사용한 수지와 동일한 수지 인 것이 바람직하다.
본 발명에 있어서의 제 2 수지부 (46) 는, 후술하는 바와 같이, 폭이 좁은 홈을 형성하고, 수지의 점성을 낮춤으로써 충전성을 향상시켜 공극의 발생을 억제할 필요가 있다. 그래서, 수지의 점성을 조정하기 위하여, 예를 들어 락트산에틸, 혹은 N-메틸피롤리돈 등의 용제를 적절히 함유시키는 것이 바람직하다. 함유량으로는 경화 전의 수지의 질량에 대하여, 10 질량％ 이상 60 질량％ 이하인 것이 바람직하다.
［필러］
본 발명에 있어서의 제 1 수지부 (34) 및 제 2 수지부 (46) 에는 필러가 함유되어 있는 것이 바람직하다. 본 발명에 있어서의 필러로는, 재배선 사이를 절연할 필요가 있기 때문에, 절연성의 필러인 것이 바람직하다. 예를 들어 알루미나, 실리카, 실리콘 고무, BN 또는 다이아몬드 등을 들 수 있고, 입자 형상은 통상 구상의 것을 사용하는데, 입상, 파쇄상, 인편상, 수지상 등을 사용해도 된다. 이들 중에서도, 플로우식 입자 이미지 측정 장치로 측정한 평균 원형도가 0.975 이상 1.000 이하인 입자인 것이 바람직하다. 이 범위에 있으면, 입자 형상이 대략 구형상이나 구형상이기 때문에, 필러의 유동성이 양호하고, 또한 충전성도 향상된다. 따라서, 제 2 수지부 (46) 중의 공극의 발생률을 저하시키고, 또한 다이싱시에 있어서의 파편 등을 억제할 수 있다. 당해 원형도는 필러의 요철의 정도를 나타내는 지표이며, 필러가 완전한 구형인 경우에 1.000 을 나타내고, 표면 형상이 복잡해질수록 원형도는 작은 값이 된다.
상기 평균 원형도는, 플로우식 입자 이미지 측정 장치 「FPIA-2100 형」 (시스메쿠스사 제조) 을 사용하여 측정하고, 하기 식을 사용하여 산출하였다.
Figure 112008085093647-PAT00001
여기서, 「입자 투영 면적」 이란 2치화된 필러 입자 이미지의 면적이고, 「입자 투영 이미지의 주위 길이」 란 그 필러 입자 이미지의 에지점을 이어 얻어지는 윤곽선의 길이로 정의한다. 측정은, 512 × 512 의 화상 처리 해상도 (0.3㎛ × 0.3㎛ 의 화소) 로 화상 처리하였을 때의 입자 이미지의 주위 길이를 사용한다.
또, 원형도 빈도 분포의 평균값을 의미하는 평균 원형도 (C) 는, 입도 분포의 분할점 (i) 에서의 원형도 (중심값) 를 ci, 측정 입자 수를 m 으로 하면, 다음 식으로부터 산출된다.
Figure 112008085093647-PAT00002
또한, 본 발명에서 사용하고 있는 측정 장치인 「FPIA-2100」 은, 각 입자의 원형도를 산출 후, 평균 원형도 및 원형도 표준 편차의 산출에 있어서, 얻어진 원형도에 따라, 입자를 원형도 0.4 ∼ 1.0 을 0.01 마다 등분할한 클래스로 나누고, 그 분할점의 중심값과 측정 입자 수를 사용하여 평균 원형도 및 원형도 표준 편차를 산출한다.
구체적인 측정 방법으로는, 용기 중에 미리 불순 고형물 등을 제거한 이온 교환수 10㎖ 를 준비하고, 그 중에 분산제로서 계면 활성제, 바람직하게는 알킬벤젠술폰산염을 첨가한 후, 추가로 측정 시료를 0.02g 첨가하여 균일하게 분산시킨다. 분산시키는 수단으로는, 초음파 분산기 「Tetora150 형」 (닛카키 바이오스사 제조) 을 사용하여 2 분간 분산 처리하여 측정용의 분산액으로 한다. 그 때, 그 분산액의 온도가 40℃ 이상이 되지 않도록 적절히 냉각시킨다. 또, 원형도의 불균일을 억제하기 위하여, 플로우식 입자 이미지 분석 장치 FPIA-2100 의 기내 온도가 26 ∼ 27℃ 가 되도록 장치의 설치 환경을 23℃ ± 0.5℃ 로 컨트롤하고, 일정 시간 간격으로, 바람직하게는 2 시간 간격으로 2㎛ 라텍스 입자를 사용하여 자동 초점 조정을 실시한다.
필러의 원형도 측정에는, 상기 플로우식 입자 이미지 측정 장치를 사용하여 측정시의 필러 입자 농도가 3000 ∼ 1 만개/㎕ 가 되도록 그 분산액 농도를 재조정하고, 필러 입자를 1000 개 이상 계측한다. 계측 후, 이 데이터를 사용하여 원 상당 직경 0.6㎛ 이상 3㎛ 미만, 원 상당 직경 3㎛ 이상 6㎛ 미만, 원 상당 직경 6㎛ 이상 400㎛ 미만으로 각각 분할하고, 각 원 상당 직경의 범위에 있어서의 필러 입자의 평균 원형도를 구한다.
한편, 제 2 수지부 (46) 를 형성하기 위하여 수지의 점성을 조정할 필요가 있는데, 수지의 종류, 용제, 필러의 원형도에 따라 조정하는 것 이외에, 필러의 평 균 입자 직경 또는 함유량으로 조정할 수 있다.
본 발명에 있어서의 필러의 평균 입자 직경은, 제 2 수지부 (46) 에 필러가 함유되어 있어, 상기 필러의 평균 입자 직경이 0.2㎛ 이상 40㎛ 이하인 것이 바람직하다. 이 범위에 있으면, 제 2 수지부 중의 필러가 작다는 점에서 제 2 수지부를 형성하는 수지의 점성이 저하되고, 수지의 충전성이 향상됨으로써 홈의 폭이 좁아도 공극이 발생하지 않게 충전할 수 있는 경우가 있다. 여기서, 평균 입자 직경이란, 각 입자의 원 상당 직경의 평균값을 나타낸다. 이 원 상당 직경은, 플로우식 입자 이미지 측정 장치로 계측되는 원 상당 직경으로서, 전술한 식에 의해 얻어진다.
본 발명에서는, 원 상당 직경이 0.2㎛ 이상 40㎛ 이하인 것이 바람직하다. 이 범위에 있으면 수지의 유동성이 양호하고, 제 2 수지부를 형성하기 위한 후술하는 홈이 좁아도 공극을 발생시키지 않고 충전할 수 있다. 원 상당 직경이 0.2㎛ 미만이면, 수지 중에서 필러끼리가 응집하여 균일하게 필러가 분산된 제 2 수지부를 형성할 수 없는 경우가 있다. 또, 다이싱시에 반도체 장치의 측면 부근의 필러가 탈립 (脫粒) 되어, 표면의 평탄성을 손상시키는 경우가 있다. 한편, 원 상당 직경이 40㎛ 보다 크면, 후술하는 홈에 필러가 침입할 수 없어, 충전성이 떨어지는 경우가 있다.
본 발명에 있어서의 필러의 함유량은, 제 2 수지부 (46) 에 대하여 40 질량％ 이상 90 질량％ 이하인 것이 바람직하다. 이 질량비는, 수지층을 형성하고 수지가 경화된 후에 있어서의 제 2 수지부 (46) 의 질량에 대한 비를 나타낸다. 40 질량％ 이하이면, 인쇄 전의 수지의 점성이 지나치게 낮아, 기둥상 전극의 단자 탑재 지점까지 퍼지는 경우가 있다. 또, 필러가 적기 때문에 내열성 등의 문제도 발생한다. 한편, 90 질량％ 이상이면, 인쇄 전의 수지의 점성이 지나치게 높아, 충전성이 열화되는 경우가 있다.
본 발명에 있어서의 제 2 수지부 (46) 의 바람직한 양태는, 수지가 에폭시 수지, 폴리이미드 수지, 폴리벤즈옥사졸 수지 (PBO 수지), 또는 노볼락계 수지와 페놀계 수지를 주성분으로 하는 혼합 수지 (WPR 수지) 이며, 필러가 알루미나, 실리카이고, 필러의 원 상당 직경이 0.2㎛ 이상 40㎛ 이하이며, 필러의 평균 입자 직경이 0.2㎛ 이상 40㎛ 이하이며, 필러의 함유량이 40 질량％ 이상 90 질량％ 이하인 것을 들 수 있다. 또한, 수지의 종류에 대해서는, 제 1 수지부 (34) 와 반도체 기판 (12) 과의 밀착성을 고려하여 적절히 선택할 수 있다.
제 1 수지부 (34) 에 대해서는, 통상적인 몰드 수지와 동일한 형태를 나타내고, 예를 들어 에폭시 수지를 사용하며, 필러의 평균 입자 직경은 50㎛ 이상 60㎛ 이하 정도이며, 필러의 함유량은 제 1 수지부에 대하여 70 질량％ 이상 80 질량％ 이하 정도이다. 이 질량비는 전술한 바와 마찬가지로, 수지가 경화된 후에 있어서의 제 1 수지부의 전체 질량에 대한 비이다.
이와 같이, 전술한 제 2 수지부 (46) 에 함유되는 필러의 평균 입자 직경은, 제 1 수지부 (34) 에 함유되는 필러의 평균 입자 직경보다 작은 것이 바람직하다. 또, 전술한 제 2 수지부 (46) 에 함유되는 필러의 함유량은, 제 1 수지부 (34) 에 함유되는 필러의 함유량보다 적은 것이 바람직하다. 즉, 제 1 필러의 함유 량이 제 1 수지부 (34) 의 전체 질량에 대하여 80 질량％ 인 경우, 제 2 필러의 함유량이 제 2 수지부 (46) 의 전체 질량에 대하여 80 질량％ 미만인 것을 나타낸다. 이와 같은 범위로 함으로써, 제 2 수지부 (46) 의 앵커 효과를 보다 더욱 발휘하게 된다.
또, 제 1 수지부 (34) 의 막두께 (x) 는, 도 1의 (B) 에 나타내는 바와 같이, 반도체 본체 (13) 의 표면, 즉 절연막 (22) 의 표면으로부터 전극 포스트 (28) 의 표면까지의 높이이며, 예를 들어 30㎛ ∼ 120㎛ 정도이다.
제 2 수지부 (46) 의 막두께 (y) 는, 후술하는 그립부 (60) 의 저면으로부터 전극 포스트 (28) 의 표면까지의 높이이며, 또한 폭 (z) 은, 그립부 (60) 의 폭에 대응하는 것으로서, 이 상세한 사항에 대해서는 후술한다.
〔그립부〕
본 발명에 있어서의 반도체 장치는, 도 1 에 나타내는 바와 같이, 반도체 기판의 단면 형상에 있어서, 측부에 그립부 (60) 를 갖는 것이 바람직하다.
이 그립부 (60) 는 전술한 제 2 수지부 (46) 가 형성되는 지점에 해당하고, 그립부 (60) 가 없는 경우와 비교하여, 제 2 수지부 (46) 와 반도체 본체 (13) 의 접촉 면적이 증가하기 때문에 이들의 박리를 억제할 수 있다. 또, 만일, 도 1의 (B) 에 있어서의 제 1 수지부 (34) 의 저부와 반도체 본체 (13) 사이에 공극이 발생해 버렸다고 해도, 제 1 수지부 (34) 의 측면 (44) 과 반도체 본체 (13) 의 측면 (42) 이 앵커 효과에 의해 제 2 수지부 (46) 와 밀착되어 있기 때문에, 수분 등이 재배선층 (24) 까지 이르는 경우는 없다.
본 발명에 있어서의 그립부 (60) 의 높이, 즉 제 2 수지부 (46) 의 막두께 (y) 는 50㎛ 이상 200㎛ 이하인 것이 바람직하다. 이 범위에 있으면 앵커 효과가 보다 더욱 강해지기 때문에, 제 2 수지부 (46) 와 반도체 기판 (12), 나아가서는 제 2 수지부 (46) 와 반도체 본체 (13) 가 박리되기 어려워진다. 또한, 박리되기 어렵기 때문에 내환경성도 우수한 것이 된다.
또, 본 발명에 있어서의 그립부의 폭 (z) 은, 5㎛ 이상 30㎛ 이하인 것이 바람직하다. 5㎛ 이상의 폭을 가짐으로써 제 2 수지부 표면에 수분 등이 진입해도, 충분한 폭을 갖기 때문에 재배선부에까지 수분 등이 도달하는 경우가 없다. 또 30㎛ 이하이면, 반도체 장치 자체의 치수가 지나치게 크지 않아, 소형화의 요구에 대응할 수 있다.
＜반도체 장치의 제조 방법＞
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 복수의 반도체 소자를 형성한 후에 개편하고 분할하여 형성하는 반도체 장치의 제조 방법으로서, 개편 전의 상기 반도체 기판 상에 제 1 수지부를 형성하는 공정과, 상기 반도체 기판의 다이싱하는 영역에 홈을 형성하는 공정과, 상기 홈에 제 2 수지부를 형성하는 공정과, 상기 홈보다 좁은 폭으로 상기 제 2 수지부에 상기 기판을 다이싱하고 상기 반도체 장치를 개편하고 분할하는 공정을 갖는다.
이들 공정을 가지면, 몰드된 제 1 수지부를 형성한 후에 홈을 형성하기 때문에, 홈을 형성한 다음에도 기판의 강도 저하를 억제하고, 홈을 기점으로 한 반도체 기판의 크랙을 억제할 수 있다. 또, 홈 형성시에는, 이미 재배선이나 기둥상 기판이 제 1 수지부로 덮여 있기 때문에, 홈을 형성할 때에 발생하는 절삭 부스러기나 파티클이 부착되는 경우가 없다. 또, 절삭 부스러기나 파티클을 제거하기 위한 세정 처리를 실시할 필요도 없어, 세정 장치나 세정 환경 등을 고려할 필요도 없다.
이하에, 본 발명의 반도체 장치 (10) 의 제조 방법을 일례로 하여, 그 각 공정을 도 2 및 도 3 을 따라 상세히 서술한다.
〔개편 전의 상기 반도체 기판 상에 제 1 수지부를 형성하는 공정〕
본 발명에서는, 도 2의 (A) 에 나타내는 바와 같이, 반도체 본체 (13) 를 형성한다. 먼저, 반도체 기판 (12) 상에 소자 영역 (14), 및 회로 소자 접속용 패드 (18) 를 순차 형성하고, 회로 소자 접속용 패드 (18) 가 노출되도록 패시베이션막 (20) 을 소자 영역 (14) 상에 형성한다. 그리고, 회로 소자 접속용 패드 (18) 가 노출되도록, 절연막 (22) 을 패시베이션막 (20) 상에 형성한다.
이어서, 배선 구조 (30) 를 형성한다. 먼저, 회로 소자 접속용 패드 (18) 로부터 재배선층 (24) 을 꺼낸다. 그리고, 도금 공정에 의해, 외부 접속 단자와 전기적으로 접속되는 전극 포스트 (28) 를 형성한다. 또한, 재배선층 (24) 의 일부분이 전극 포스트용 패드 (26) 로 되어 있어, 전극 포스트 (28) 가 이 전극 포스트용 패드 (26) 와 전기적으로 접속하고 있다.
그 후, 도 2의 (B) 에 나타내는 바와 같이, 재배선층 (24) 과 전극 포스트 (28) 를 덮도록, 스핀 코트법 등의 주지된 기술에 의해 반도체 기판 (12) 상에 제 1 수지부 (34) 를 형성한다. 이 제 1 수지부 (34) 는 전극 포스트 (28) 가 덮 이는 막두께 (t1) 로서, 예를 들어 t1 이 120㎛ 정도가 되도록 형성한다. 이 제 1 수지부 (34) 는, 전술한 수지, 및 수지 중에 필러를 함유하고 있다.
〔상기 반도체 기판의 다이싱하는 영역에 홈을 형성하는 공정〕
도 2의 (C) 에 나타내는 바와 같이, 고속 회전시킨 날 (도시 생략) 에 의해, 반도체 기판 (12) 의 표면에도 소정의 깊이 (t2) 가 형성되도록 홈 (70) 을 형성한다. 본 발명에서는, 제 1 수지부 (34) 가 형성되어 있기 때문에, 당해 공정에서 다이싱해도 절삭 부스러기 등이 반도체 소자 영역에 재부착되는 재배선층 (24) 이나 전극 포스트 (28) 에 대한 악영향을 저감시킬 수 있다.
홈 (70) 은, 반도체 소자의 주변부가 되는 부분에 형성된다. 홈 (70) 의 깊이 (t1 ＋ t2) 는, 50㎛ 이상 200㎛ 이하인 것이 바람직하다. 깊이가 50㎛ 이상이면, 반도체 장치를 개편할 때의 다이싱시에 반도체 기판에 가해지는 응력을 저감시킬 수 있다. 또, 날의 형상에 의존하지 않고 안정적인 폭을 형성할 수 있다. 한편, 200㎛ 이하이면, 홈 (70) 의 저면에 위치하는 반도체 기판이 지나치게 얇아지지 않는다. 예를 들어, 홈 (70) 의 깊이를 180㎛ 정도로 하면, 도 2의 (B) 의 t1 이 120㎛ 이고 도 2의 (C) 의 t2 가 60㎛ 가 된다.
홈 (70) 의 폭 (w) 은, 40㎛ 이상 180㎛ 이하인 것이 바람직하다. 이 폭 (w) 은, 후술하는 개편하고 분할할 때에 사용하는 날의 날 두께보다 적어도 큰 것이 필요시된다. 날 두께보다 홈 (70) 의 폭이 좁으면 그립부 (60) 가 형성되지 않고, 반도체 기판 (12) 과 제 1 수지부 (34) 를 직접 다이싱하게 된다. 즉, 종래의 그립부를 갖지 않는 구성의 반도체 기판을 다이싱하면, 반도체 기판이나 제 1 수지부에 발생하는 크랙의 원인이 된다. 또, 홈 (70) 의 폭을 형성할 때에, 예를 들어 홈 (70) 을 형성할 때에 사용하는 날 두께를 35㎛ 이상 150㎛ 이하로 하면, 그것보다 1㎛ ∼ 5㎛ 정도 크게 형성된다. 따라서, 원하는 폭을 얻기 위해서는 1㎛ ∼ 5㎛ 정도 얇은 날 두께의 날을 사용하는 것이 바람직하다.
〔상기 홈에 제 2 수지부를 형성하는 공정〕
이어서, 도 2의 (D) 에 나타내는 바와 같이, 홈 (70) 을 매립하도록 제 2 수지부 (46) 를 형성한다.
제 2 수지부 (46) 를 형성하는 방법은, 인쇄 방식이나 디스펜스 방식인 것이 바람직하다.
인쇄 방식이란, 예를 들어 도 4의 (A) 와 같이, 홈 (70) 이 형성된 반도체 기판 (12) 을 마스크 (90) 의 하부에 배치하고, 도 4의 (C) 와 같이, 마스크 (90) 상에 전술한 필러가 함유된 수지 (50a) 를 탑재한다. 이어서, 도 4의 (E) 와 같이, 솔 (도시 생략) 등으로 수지를 바르고, 마스크 (90) 로부터 압출된 제 2 수지부 (46) 가 반도체 기판 (12) 의 홈 (70) 을 매립하도록 형성된다. 이 때, 수지 (50a) 가 홈 (70) 에 균일하게 충전되도록, 솔 (도시 생략) 로 2, 3 회 왕복시키는 것이 바람직하다. 또한, 솔 (도시 생략) 이 좌우로만 움직이는 경우, 솔 (도시 생략) 의 움직임과 직각 방향의 홈에도 균일하게 충전시키기 위하여, 반도체 기판 (12), 또는 마스크 (90) 를 90°회전시킨 후에 솔 (도시 생략) 로 균일하게 충전하는 것이 특히 바람직하다. 또, 솔 (도시 생략) 의 움직임을 상하 방향으로 이동시키는 것도 특히 바람직하다. 이와 같은 방법으로, 반도체 기판 (12) 상에 제 2 수지부 (46) 를 용이하게 형성할 수 있다.
이와 같이, 본 발명에서는 수지를 압출할 때에 마스크 (90) 를 가압하는데, 마스크 (90) 와 반도체 기판 (12) 의 거리는 매우 좁기 때문에, 반도체 기판 (12) 에도 압력이 가해져 버린다. 그러나, 본 발명에서는 종래의 제조 방법과는 상이하게, 수지 (50a) 를 충전할 때에는 이미 제 1 수지부 (34) 가 형성되어 있으므로, 홈 (70) 을 형성함으로 인해 반도체 기판 (12) 의 강도가 보강되어 있게 된다. 따라서, 다소의 압력이 가해져도 홈 (70) 을 기점으로 하는 반도체 기판 (12) 의 크랙을 방지할 수 있다.
또, 디스펜스 방식이란, 가늘고 긴 펜상의 디스펜서 중에 수지를 주입하고, 디스펜서의 선단부로부터 홈 (70) 의 내부를 향하여 수지를 주입하는 방법이다. 이 방법에서는, 주입시 반도체 기판 (12) 은 가압되지 않기 때문에, 전술한 홈 (70) 을 기점으로 한 크랙은 더욱 억제된다. 즉, 디스펜서 방식에 의해 수지를 충전하면 홈 (70) 을 보다 깊게 할 수 있기 때문에 제 2 수지부 (46) 가 두꺼워진다. 이 결과, 다이싱에 의해 반도체 소자를 개편하고 분할할 때에 반도체 기판 (12) 에 가해지는 응력이나 충격을 저감시킬 수 있다. 나아가서는, 전술한 바와 같이, 제 2 수지부에 의한 앵커 효과가 보다 더욱 강해지기 때문에, 제 2 수지부 (46) 와 반도체 기판 (12) 이 박리되기 어려워진다.
전술한 바와 같이 제 2 수지부 (46) 를 형성한 후, 도 3의 (E) 에 나타내는 바와 같이, 제 2 수지부 (46) 의 일부와 제 1 수지부 (34) 의 여분의 지점을 연삭하여, 전극 포스트 (28) 의 표면을 노출시킨다. 연삭 후, 그립부 (60) 에 형성 된 제 2 수지부 (46) 가 남게 된다. 그 후, 도 3의 (F) 에 나타내는 바와 같이, 전극 포스트 (28) 의 노출면에 외부 접속 단자 (32) 를 얹고, 리플로우 공정에 의해 외부 접속 단자 (32) 를 전극 포스트 (28) 와 전기적으로 접속시킨다.
〔상기 홈보다 좁은 폭으로 상기 제 2 수지부의 중앙부에 상기 기판을 다이싱하여 상기 반도체 장치를 개편하고 분할하는 공정〕
마지막으로, 도 3의 (G) 에 나타내는 바와 같이, 홈 (70) 의 폭보다 좁은 날 두께의 날로 제 2 수지부 (46) 의 중앙으로부터 개편하고, 분할하여 반도체 장치를 얻을 수 있다. 이 때, 날 두께는, 제 2 수지부 (46) 의 폭 (z) 이 전술한 범위에 들어가는 것을 선택한다. 또, 당해 공정에서 다이싱하는 위치는, 제 2 수지부 (46) 의 중앙부인 것이 바람직하다. 「중앙부」 란, 분할 후의 반도체 장치에 있어서, 제 2 수지부 (46) 가 적어도 전술한 범위의 폭 (z) 을 갖는 위치를 나타낸다. 이와 같은 위치 중에서도, 반도체 장치의 치수 정밀도 등을 고려하여, 어떠한 반도체 장치의 폭 (z) 도 동일해지는 위치를 다이싱하는 것이 바람직하다.
도 1 의 (A) 는 본 발명의 실시형태에 있어서의 반도체 장치의 상면도이고, (B) 는 본 발명의 실시형태에 있어서의 반도체 장치의 단면도.
도 2 는 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법의 공정 단면도.
도 3 은 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법의 공정 단면도.
도 4 의 (A), (C), (E), 및 (G) 는, 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법의 인쇄 방식에 의해 수지를 충전하는 공정 상면도이고, (B), (D), (F), 및 (H) 는, 본 발명의 실시형태에 있어서의 반도체 장치의 제조 방법의 인쇄 방식에 의해 수지를 충전하는 공정 단면도.
도 5 는 종래의 반도체 장치의 제조 방법에 있어서의 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 장치 (반도체 칩)
12 : 반도체 기판
13 : 반도체 본체
14 : 소자 영역
14a : 절연막의 표면
18 : 회로 소자 접속용 패드
20 : 패시베이션막
22 : 절연막
24 : 재배선층
26 : 전극 포스트용 패드
28 : 전극 포스트
30 : 배선 구조
32 : 외부 접속 단자
34 : 제 1 수지부
40 : 제 1 영역
42 : 반도체 본체의 측면 (제 1 측면)
44 : 제 1 수지부의 측면
46 : 제 2 수지부
49 : 제 2 측면
50 : 제 2 영역
50a : 수지
60 : 그립부
70 : 홈
80 : 슬릿
90 : 마스크

Claims (12)

  1. 제 1 영역과, 상기 제 1 영역의 외측에 인접하여 위치하는 제 2 영역을 구비하고,
    주표면과 측면을 구비하고, 상기 주표면이 상기 제 1 영역에 위치하며, 또한 상기 측면이 상기 제 1 영역과 상기 제 2 영역의 경계에 위치하도록 배치된 반도체 기판과,
    상기 반도체 기판의 상기 주표면 상에 형성된, 복수의 패드와 상기 복수의 패드와 전기적으로 접속된 복수의 외부 접속 단자와,
    상기 복수의 패드를 덮도록 상기 반도체 기판의 상기 주표면 상에 형성되고, 또한 주표면과 측면을 구비하며, 상기 주표면으로부터 상기 복수의 외부 접속 단자를 노출시키고, 상기 측면이 상기 경계에 위치하도록 형성된 제 1 수지부와,
    상기 제 2 영역에 위치하며, 상기 반도체 기판의 상기 측면과 상기 제 1 수지부의 상기 측면을 덮도록 형성된, 상기 제 1 수지부와는 조성이 상이한 제 2 수지부를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 제 1 측면과, 상기 제 1 측면보다 상기 외측에 위치하는 제 2 측면을 구비하고,
    상기 제 1 측면은, 상기 반도체 기판의 상기 측면에 상당하며,
    상기 제 2 측면은, 상기 제 2 영역의 상기 외측의 단 (端) 에 위치하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 수지부의 막두께가, 상기 반도체 기판의 막두께와 상기 제 1 수지부의 막두께의 합보다 작고, 상기 제 1 수지부의 막두께보다 큰 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 외부 접속 단자는, 상기 반도체 기판 상의 단자로부터 재배선 및 기둥상 전극을 개재하여 상기 주표면으로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 수지부에는 제 1 필러가 함유되어 있고,
    상기 제 2 수지부에는 제 2 필러가 함유되어 있으며,
    상기 제 2 수지부에 대한 상기 제 2 필러의 함유량은, 상기 제 1 수지부에 대한 상기 제 1 필러의 함유량보다 적은 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 수지부에는 제 1 필러가 함유되어 있고,
    상기 제 2 수지부에는 제 2 필러가 함유되어 있으며,
    상기 제 2 필러의 평균 입자 직경은, 상기 제 1 필러의 평균 입자 직경보다 작은 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 복수의 반도체 소자를 형성한 후에 개편 (個片) 하고 분할하여 형성하는 반도체 장치의 제조 방법으로서,
    개편 전의 상기 반도체 기판 상에 제 1 수지부를 형성하는 공정과,
    상기 반도체 기판의 다이싱하는 영역에 홈을 형성하는 공정과,
    상기 홈에 상기 제 1 수지부와는 조성이 상이한 제 2 수지부를 형성하는 공정과,
    상기 홈보다 좁은 폭으로 상기 제 2 수지부에 상기 기판을 다이싱하여 상기 반도체 장치를 개편하고 분할하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    인쇄 방식에 의해 상기 제 2 수지부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    디스펜스 방식에 의해 상기 제 2 수지부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 수지부에 필러가 함유되어 있고, 상기 필러의 평균 입자 직경이 0.2㎛ 이상 40㎛ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 수지부에 필러가 함유되어 있고, 상기 필러의 함유량이, 상기 제 2 수지부에 대하여 40 질량％ 이상 90 질량％ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 홈의 폭이 5㎛ 이상 30㎛ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
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