KR20240022069A - 반도체 패키지 - Google Patents

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KR20240022069A
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KR
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die
dummy pattern
rear surface
insulating film
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강태호
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삼성전자주식회사
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Abstract

본 발명은 제품의 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다. 본 발명의 반도체 패키지는, 제1 다이, 제1 다이 상의 제2 다이, 및 제1 다이와 제2 다이 사이에서, 제1 다이와 제2 다이를 전기적으로 연결시키는 복수의 연결 단자들을 포함하고, 제1 다이는, 서로 대향하는 전면 및 후면을 포함하는 제1 실리콘 기판, 제1 실리콘 기판을 관통하여 복수의 연결 단자들과 접속되는 복수의 제1 관통 비아들, 제1 실리콘 기판의 후면 상에 배치되고, 제1 관통 비아와 전기적으로 연결되는 복수의 제1 칩패드들, 및 제1 실리콘 기판의 후면 상에, 평면적 관점에서 그리드 형상을 갖고, 복수의 제1 칩패드들 각각을 둘러싸는 제1 더미 패턴을 포함하고, 제2 다이는, 서로 대향하는 전면 및 후면을 포함하는 제2 실리콘 기판으로, 제2 실리콘 기판의 전면은 제1 실리콘 기판의 후면과 마주보는 제2 실리콘 기판, 및 제2 실리콘 기판을 관통하는 복수의 제2 관통 비아들을 포함하고, 복수의 연결 단자들과, 복수의 제1 칩패드들은 서로 접촉하여 전기적으로 연결되고, 제1 더미 패턴은 금속막 또는 고분자막을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 다이(die)의 후면에 더미 패턴을 형성하여 다이의 워피지(warpage)를 개선하는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 고대역폭 메모리(HBM; High Bandwidth Memory)의 채용으로 인해 인터포저(Interposer) 시장이 성장하고 있다. 예를 들어, 실리콘계 인터포저를 이용하는 반도체 패키지의 경우, 실리콘계 인터포저 상에 반도체 칩을 표면 실장시키고 실장된 반도체 칩을 몰딩재로 몰딩하여 제조될 수 있다.
한편, 최근 세트의 고사양화로 인해 고대역폭 메모리의 수가 증대되어 반도체 패키지의 크기가 대형화되고 있는 반면, 고대역폭 메모리의 크기는 소형화 되고 있다. 고대역폭 메모리의 크기가 소형화됨에 따라 열팽창계수(CTE; Coefficient of Thermal Expansion) 차이에 기인하는 스트레스를 증가시켜 반도체 패키지의 공정 난이도를 상승시키고 수율을 저하시키는 문제를 유발한다.
본 발명이 해결하려는 과제는, 제품의 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 다이, 제1 다이 상의 제2 다이, 및 제1 다이와 제2 다이 사이에서, 제1 다이와 제2 다이를 전기적으로 연결시키는 복수의 연결 단자들을 포함하고, 제1 다이는, 서로 대향하는 전면 및 후면을 포함하는 제1 실리콘 기판, 제1 실리콘 기판을 관통하여 복수의 연결 단자들과 접속되는 복수의 제1 관통 비아들, 제1 실리콘 기판의 후면 상에 배치되고, 제1 관통 비아와 전기적으로 연결되는 복수의 제1 칩패드들, 및 제1 실리콘 기판의 후면 상에, 평면적 관점에서 그리드 형상을 갖고, 복수의 제1 칩패드들 각각을 둘러싸는 제1 더미 패턴을 포함하고, 제2 다이는, 서로 대향하는 전면 및 후면을 포함하는 제2 실리콘 기판으로, 제2 실리콘 기판의 전면은 제1 실리콘 기판의 후면과 마주보는 제2 실리콘 기판, 및 제2 실리콘 기판을 관통하는 복수의 제2 관통 비아들을 포함하고, 복수의 연결 단자들과, 복수의 제1 칩패드들은 서로 접촉하여 전기적으로 연결되고, 제1 더미 패턴은 금속막 또는 고분자막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 패키지 기판 상의 인터포저 구조체, 및 인터포저 구조체 상에 실장되고, 서로 제1 방향으로 이격된 제1 및 제2 반도체 칩을 포함하고, 제2 반도체 칩은 제1 방향과 교차하는 제2 방향으로 적층되는 복수의 다이들과, 복수의 다이들을 전기적으로 연결하는 복수의 연결 단자들을 포함하고, 복수의 다이들 각각은, 서로 대향하는 전면 및 후면을 포함하는 실리콘 기판으로, 실리콘 기판의 전면은 인터포저 구조체와 마주보는 실리콘 기판, 실리콘 기판을 관통하여 복수의 연결 단자들과 접속되는 복수의 관통 비아들, 실리콘 기판의 후면 상에 배치되고, 관통 비아와 전기적으로 연결되는 복수의 칩패드들, 및 실리콘 기판의 후면을 따라 연장되는 절연막을 포함하고, 복수의 다이들 중 적어도 일부는, 절연막 상에, 평면적 관점에서 그리드 형상을 갖고, 복수의 칩패드들 각각을 둘러싸는 더미 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 패키지 기판 상의 인터포저 구조체, 및 인터포저 구조체 상에 실장되고, 서로 제1 방향으로 이격된 로직 칩 및 메모리 칩을 포함하고, 메모리 칩은 제1 방향과 교차하는 제2 방향으로 적층되는 제1 및 제2 다이와, 제1 및 제2 다이를 서로 전기적으로 연결하는 복수의 연결 단자들을 포함하고, 제1 다이는, 서로 대향하는 전면 및 후면을 포함하는 제1 실리콘 기판으로, 제1 실리콘 기판의 전면은 인터포저 구조체와 마주보는 제1 실리콘 기판, 제1 실리콘 기판을 관통하는 복수의 제1 관통 비아들, 제1 실리콘 기판의 후면 상에 배치되고, 제1 관통 비아와 전기적으로 연결되는 복수의 제1 칩패드들, 제1 실리콘 기판의 후면을 따라 연장되는 제1 절연막, 및 제1 절연막 상에, 평면적 관점에서 그리드 형상을 갖고, 복수의 제1 칩패드들 각각을 둘러싸는 제1 더미 패턴을 포함하고, 제2 다이는, 서로 대향하는 전면 및 후면을 포함하는 제2 실리콘 기판으로, 제2 실리콘 기판의 전면은 제1 실리콘 기판의 후면과 마주보는 제2 실리콘 기판, 제2 실리콘 기판을 관통하는 복수의 제2 관통 비아들, 제2 실리콘 기판의 후면 상에 배치되고, 제2 관통 비아와 전기적으로 연결되는 복수의 제2 칩패드들, 제2 실리콘 기판의 후면을 따라 연장되는 제2 절연막, 및 제2 절연막 상에, 평면적 관점에서 그리드 형상을 갖고, 복수의 제2 칩패드들 각각을 둘러싸는 제2 더미 패턴을 포함하고, 복수의 연결 단자들은, 상기 복수의 제1 칩패드들과 서로 접촉하고, 상기 제1 및 제2 더미 패턴 각각은 금속막 또는 고분자막을 포함한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다.
도 2는 도 1의 A-A 선을 따라 절단한 예시적인 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 4는 도 3의 Q 영역의 확대도이다.
도 5는 몇몇 실시예에 따른 칩패드와 더미 패턴을 설명하기 위한 예시적인 평면도이다.
도 6a 내지 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면들이다.
도 11 및 도 12는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면들이다.
도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 14 내지 도 16은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도들이다.
도 17 내지 도 24는 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 5를 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다. 도 1 내지 도 5에서, 몇몇 실시예에 따른 반도체 패키지는 2.5D 패키지일 수 있다. 다만, 이는 예시적인 것일 뿐이며 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다. 도 2는 도 1의 A-A 선을 따라 절단한 예시적인 단면도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 패키지 기판(100), 인터포저 구조체(200), 제1 반도체 칩(300), 및 제2 반도체 칩(400)을 포함할 수 있다.
제1 반도체 칩(300)과 제2 반도체 칩(400)은 서로 제1 방향(X)으로 이격될 수 있다. 본 명세서에서 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)은 서로 교차할 수 있다. 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)은 실질적으로 서로 수직일 수 있다. 또한, 제1 방향(X), 및 제2 방향(Y)은 수평 방향일 수 있고, 제3 방향(Z)은 수직 방향일 수 있다. 도 1에서, 제1 반도체 칩(300)과 제2 반도체 칩(400)은 각각 하나인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 일부 실시예들에 따른 반도체 패키지는 1개의 제1 반도체 칩(300)과 복수 개의 제2 반도체 칩(400)을 포함할 수도 있다.
패키지 기판(100)은 패키지용 기판일 수 있다. 패키지 기판(100)은 회로 기판(PCB; printed circuit board)일 수 있다. 패키지 기판(100)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 패키지 기판(100)의 상면은 인터포저 구조체(200)와 마주볼 수 있다.
패키지 기판(100)은 절연 코어(101), 제1 기판 패드(102) 및 제2 기판 패드(104)를 포함할 수 있다. 제1 기판 패드(102) 및 제2 기판 패드(104)는 각각 패키지 기판(100)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 있다. 예를 들어, 제1 기판 패드(102)는 절연 코어(101)의 하면으로부터 노출될 수 있고, 제2 기판 패드(104)는 절연 코어(101)의 상면으로부터 노출될 수 있다. 제1 기판 패드(102) 및 제2 기판 패드(104)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
절연 코어(101) 내에는 제1 기판 패드(102)와 제2 기판 패드(104)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다. 절연 코어(101)는 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 절연 코어(101)는 다중층으로 구성되어 그 내부에 다층의 배선 패턴들이 형성될 수 있음은 물론이다.
패키지 기판(100)은 전자 기기의 메인보드 등에 실장될 수 있다. 예를 들어, 제1 기판 패드(102)와 접속되는 제1 접속 부재(150)가 제공될 수 있다. 패키지 기판(100)은 제1 접속 부재(150)를 통해 전자 기기의 메인보드 등에 실장될 수 있다. 패키지 기판(100)은 BGA(Ball Grid Array) 기판일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 패키지 기판(100)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 패키지 기판(100)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
인터포저 구조체(200)는 패키지 기판(100)의 상면 상에 배치될 수 있다. 인터포저 구조체(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 인터포저 구조체(200)의 상면은 제1 및 제2 반도체 칩(300, 400)과 마주볼 수 있다. 인터포저 구조체(200)의 하면은 패키지 기판(100)과 마주볼 수 있다. 인터포저 구조체(200)는 패키지 기판(100)과 후술되는 제1 및 제2 반도체 칩들(300, 400) 간의 연결을 용이하게 하고, 반도체 패키지의 워피지(warpage)를 방지할 수 있다.
인터포저 구조체(200)는 패키지 기판(100) 상에 배치될 수 있다. 인터포저 구조체(200)는 인터포저(210), 층간 절연층(220), 제1 패시베이션막(230), 제2 패시베이션막(235), 배선 패턴들(240), 인터포저 비아(245), 제1 인터포저 패드(202), 및 제2 인터포저 패드(204)를 포함할 수 있다.
인터포저(210)는 패키지 기판(100) 상에 제공될 수 있다. 인터포저(210)는 예를 들어, 실리콘(Si) 인터포저일 수 있으나, 이에 제한되는 것은 아니다. 층간 절연층(220)은 인터포저(210) 상에 배치될 수 있다. 층간 절연층(220)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 인터포저 패드(202) 및 제2 인터포저 패드(204)는 각각 인터포저 구조체(200)를 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 인터포저 패드(202)는 인터포저 구조체(200)의 하면으로부터 노출될 수 있고, 제2 인터포저 패드(204)는 인터포저 구조체(200)의 상면으로부터 노출될 수 있다. 제1 인터포저 패드(202) 및 제2 인터포저 패드(204)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 인터포저 구조체(200) 내에는 제1 인터포저 패드(202)와 제2 인터포저 패드(204)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다.
예를 들어, 인터포저 구조체(200) 내에, 배선 패턴들(240)과 인터포저 비아(245)가 형성될 수 있다. 배선 패턴들(240)은 층간 절연층(220) 내에 배치될 수 있다. 인터포저 비아(245)는 인터포저(210)를 관통할 수 있다. 이로 인하여 배선 패턴들(240)과 인터포저 비아(245)는 서로 연결될 수 있다. 배선 패턴들(240)은 제2 인터포저 패드(204)와 전기적으로 연결될 수 있다. 인터포저 비아(245)는 제1 인터포저 패드(202)와 전기적으로 연결될 수 있다. 이를 통해, 인터포저 구조체(200)와 제1 반도체 칩(300), 및 제2 반도체 칩(400)이 전기적으로 연결될 수 있다. 배선 패턴들(240) 및 인터포저 비아(245)는 각각 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저 구조체(200)는 패키지 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 패키지 기판(100)과 인터포저 구조체(200) 사이에 제2 접속 부재(250)가 형성될 수 있다. 제2 접속 부재(250)는 제2 기판 패드(104)와 제1 인터포저 패드(202)를 연결할 수 있다. 이에 따라, 패키지 기판(100)과 인터포저 구조체(200)는 전기적으로 연결될 수 있다.
제2 접속 부재(250)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(250)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제2 접속 부재(250)는 단일층 또는 다중층으로 형성될 수 있다. 제2 접속 부재(250)가 단일층으로 형성되는 경우에, 제2 접속 부재(250)는 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제2 접속 부재(250)가 다중층으로 형성되는 경우에, 제2 접속 부재(250)는 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 제2 접속 부재(250)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에서, 제1 접속 부재(150)의 크기는 제2 접속 부재(250)의 크기보다 클 수 있다. 예를 들어, 제1 접속 부재(150)의 부피는 제2 접속 부재(250)의 부피보다 클 수 있다.
제1 패시베이션막(230)은 층간 절연층(220) 상에 배치될 수 있다. 제1 패시베이션막(230)은 층간 절연층(220)의 상면을 따라 길게 연장할 수 있다. 제2 인터포저 패드(204)는 제1 패시베이션막(230)을 관통하여 배선 패턴들(240)과 연결될 수 있다. 제2 패시베이션막(235)은 인터포저(210) 상에 배치될 수 있다. 제2 패시베이션막(235)은 인터포저(210)의 하면을 따라 길게 연장할 수 있다. 제1 인터포저 패드(202)는 제2 패시베이션막(235)을 관통하여 인터포저 비아(245)와 연결될 수 있다.
몇몇 실시예에서, 제1 패시베이션막(230)의 제3 방향(Z)으로의 높이는 제2 인터포저 패드(204)의 제3 방향(Z)으로의 높이보다 작을 수 있다. 제2 인터포저 패드(204)는 제1 패시베이션막(230) 보다 제3 방향(Z)으로 돌출될 수 있다. 제2 패시베이션막(235)의 제3 방향(Z)으로의 높이는 제1 인터포저 패드(202)의 제3 방향(Z)으로의 높이보다 작을 수 있다. 제1 인터포저 패드(202)는 제2 패시베이션막(235) 보다 제3 방향(Z)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 패시베이션막(230) 및 제2 패시베이션막(235)은 각각 실리콘 질화물을 포함할 수 있다. 이와 달리, 제1 패시베이션막(230) 및 제2 패시베이션막(235)은 각각 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
몇몇 실시예에서, 패키지 기판(100)과 인터포저 구조체(200) 사이에 제1 언더필(260)이 형성될 수 있다. 제1 언더필(260)은 패키지 기판(100)과 인터포저 구조체(200) 사이의 공간을 채울 수 있다. 또한, 제1 언더필(260)은 제2 접속 부재(250)를 덮을 수 있다. 제1 언더필(260)은 패키지 기판(100) 상에 인터포저 구조체(200)를 고정시킴으로써 인터포저 구조체(200)의 깨짐 등을 방지할 수 있다. 제1 언더필(260)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(300) 및 제2 반도체 칩(400)은 서로 제1 방향(X)으로 이격되어 인터포저 구조체(200)의 상면 상에 배치될 수 있다. 제1 반도체 칩(300) 및 제2 반도체 칩(400)은 각각 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(300)은 로직 칩일 수 있다. 예를 들어, 제1 반도체 칩(300)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 반도체 칩(400)은 메모리 칩일 수 있다. 예를 들어, 제2 반도체 칩(400)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
일례로, 제1 반도체 칩(300)은 GPU와 같은 ASIC일 수 있고, 제2 반도체 칩(400)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 스택 메모리일 수 있다. 이러한 스택 메모리는 집적 회로가 복수 개로 스택된 형태일 수 있다. 스택된 집적 회로는 TSV(Through Silicon Via) 등을 통해 서로 전기적으로 연결될 수 있다. 스택 메모리에 대한 자세한 설명은 이후에 도 3 및 도 4를 이용하여 설명하도록 한다.
제1 반도체 칩(300)은 제1 패드(302)를 포함할 수 있다. 제1 패드(302)는 제1 반도체 칩(300)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 패드(302)는 제1 반도체 칩(300)의 하면으로부터 노출될 수 있다.
제2 반도체 칩(400)은 제2 패드(412)를 포함할 수 있다. 제2 패드(412)는 제2 반도체 칩(400)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제2 패드(412)는 제2 반도체 칩(400)의 하면으로부터 노출될 수 있다.
제1 패드(302) 및 제2 패드(412)는 각각 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(300) 및 제2 반도체 칩(400)은 인터포저 구조체(200)의 상면 상에 실장될 수 있다. 예를 들어, 인터포저 구조체(200)와 제1 반도체 칩(300) 사이에 제3 접속 부재(315)가 형성될 수 있다. 제3 접속 부재(315)는 복수의 제2 인터포저 패드(204)들 중 일부와 제1 패드(302)를 연결할 수 있다. 이에 따라, 인터포저 구조체(200)와 제1 반도체 칩(300)은 전기적으로 연결될 수 있다.
또한, 예를 들어, 인터포저 구조체(200)와 제2 반도체 칩(400) 사이에 제4 접속 부재(415)가 형성될 수 있다. 제4 접속 부재(415)는 복수의 제2 인터포저 패드(204)들 중 다른 일부와 제2 패드(412)를 연결할 수 있다. 이에 따라, 인터포저 구조체(200)와 제2 반도체 칩(400)은 전기적으로 연결될 수 있다.
제3 접속 부재(315) 및 제4 접속 부재(415)는 각각 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제3 접속 부재(315) 및 제4 접속 부재(415)는 각각 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 또한, 제3 접속 부재(315) 및 제4 접속 부재(415)는 각각 UBM(Under Bump Metallurgy)을 포함할 수 있다.
제3 접속 부재(315) 및 제4 접속 부재(415)는 각각 단일층 또는 다중층으로 형성될 수 있다. 제3 접속 부재(315) 및 제4 접속 부재(415)가 각각 단일층으로 형성되는 경우에, 제3 접속 부재(315) 및 제4 접속 부재(415)는 각각 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제3 접속 부재(315) 및 제4 접속 부재(415)가 각각 다중층으로 형성되는 경우에, 제3 접속 부재(315) 및 제4 접속 부재(415)는 각각 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제3 접속 부재(315) 및 제4 접속 부재(415) 각각의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에서, 배선 패턴들(240)의 일부는 제3 접속 부재(315)와 제4 접속 부재(415)를 전기적으로 연결할 수 있다. 예를 들어, 배선 패턴들(240)의 일부는 제3 접속 부재(315)와 접속되는 제2 인터포저 패드(204)와 연결될 수 있고, 제4 접속 부재(415)와 접속되는 제2 인터포저 패드(204)와 연결될 수도 있다. 이에 따라, 제1 반도체 칩(300)과 제2 반도체 칩(400)은 전기적으로 연결될 수 있다.
몇몇 실시예에서, 인터포저 구조체(200)와 제1 반도체 칩(300) 사이에 제2 언더필(360)이 형성될 수 있다. 인터포저 구조체(200)와 제2 반도체 칩(400) 사이에 제3 언더필(460)이 형성될 수 있다. 제2 언더필(360)은 인터포저 구조체(200)와 제1 반도체 칩(300) 사이의 공간을 채울 수 있다. 제3 언더필(460)은 인터포저 구조체 (200)와 제2 반도체 칩(400) 사이의 공간을 채울 수 있다. 또한, 제2 언더필(360)은 제3 접속 부재(315)를 덮을 수 있다. 제3 언더필(460)은 제4 접속 부재(415)를 덮을 수 있다.
제2 언더필(360) 및 제3 언더필(460)은 인터포저 구조체(200) 상에 제1 및 제2 반도체 칩들(300, 400)을 고정시킴으로써 제1 및 제2 반도체 칩들(300, 400)의 깨짐 등을 방지할 수 있다. 제2 언더필(360) 및 제3 언더필(460)은 각각 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드층(500)은 인터포저 구조체(200) 상에 배치될 수 있다. 몰드층(500)은 제1 반도체 칩(300)과 제2 반도체 칩(400) 사이에 제공될 수 있다. 몰드층(500)은 제1 반도체 칩(300)과 제2 반도체 칩(400)을 서로 분리할 수 있다.
몰드층(500)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몰드층(500)은 제1 언더필(260), 제2 언더필(360) 및 제3 언더필(460)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(260), 제2 언더필(360) 및 제3 언더필(460)은 각각 몰드층(500)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(260), 제2 언더필(360) 및 제3 언더필(460)은 패키지 기판(100)과 인터포저 구조체(200) 사이 또는 인터포저 구조체(200)와 제1 및 제2 반도체 칩들(300, 400) 사이의 협소한 공간을 효율적으로 채울 수 있다.
몇몇 실시예에 따른 반도체 패키지는, 부착막(600)과 히트 슬러그(heat slug)(700)를 더 포함할 수 있다.
부착막(600)은 몰드층(500) 상에 제공될 수 있다. 부착막(600)은 제1 반도체 칩(300)과 제2 반도체 칩(400) 상에 제공될 수 있다. 부착막(600)은 몰드층(500)의 상면과 접촉할 수 있다. 부착막(600)은 제1 반도체 칩(300)의 상면 및 제2 반도체 칩(400)의 상면과 접촉할 수 있다. 부착막(600)은 몰드층(500), 제1 반도체 칩(300), 및 제2 반도체 칩(400)과 히트 슬러그(700)를 서로 접착하여 고정할 수 있다. 부착막(600)은 접착 물질을 포함할 수 있다. 예를 들어, 부착막(600)은 경화성 폴리머를 포함할 수 있다. 부착막(600)은 예를 들어 에폭시계 폴리머를 포함할 수 있다.
히트 슬러그(700)는 패키지 기판(100) 상에 배치될 수 있다. 히트 슬러그(700)는 제1 반도체 칩(300)과 제2 반도체 칩(400)을 덮을 수 있다. 히트 슬러그(700)는 금속 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
이하에서, 도 3 내지 도 5를 이용하여 제2 반도체 칩(400)에 대해 보다 자세히 설명하도록 한다.
도 3은 도 2의 P 영역의 확대도이다. 도 4는 도 3의 Q 영역의 확대도이다. 도 5는 몇몇 실시예에 따른 칩패드와 더미 패턴을 설명하기 위한 예시적인 평면도이다.
도 2 및 도 3을 참조하면, 제2 반도체 칩(400)은 복수의 다이들을 포함할 수 있다. 예를 들어, 제2 반도체 칩(400)은 제1 다이(410), 제2 다이(420), 제3 다이(430), 및 제4 다이(440)를 포함할 수 있다. 일부 실시예에서, 제2 반도체 칩(400)은 4개의 다이가 제3 방향(Z)으로 적층된 스택 메모리임을 도시하였으나, 본 발명의 사상이 이에 한정되는 것은 아니다. 제2 반도체 칩(400)에 포함되는 다이의 개수는 제품의 설계에 따라 얼마든지 달라질 수 있다.
제1 다이(410), 제2 다이(420), 제3 다이(430), 및 제4 다이(440)는 서로 순차적으로 제3 방향(Z)으로 적층될 수 있다. 즉, 인터포저 구조체(200) 상에 제1 다이(410)가 실장될 수 있다. 제1 다이(410) 상에 제2 다이(420)가 배치될 수 있다. 제2 다이(420) 상에 제3 다이(430)가 배치될 수 있다. 제3 다이(430) 상에 제4 다이(440)가 배치될 수 있다.
몇몇 실시예에 따른 제2 반도체 칩(400)은 복수의 연결 단자들 더 포함할 수 있다. 복수의 연결 단자들은 예를 들어, 제1 연결 단자(425), 제2 연결 단자(435), 및 제3 연결 단자(445)를 포함할 수 있다.
제1 연결 단자(425)는 제1 다이(410)와 제2 다이(420) 사이에 배치될 수 있다. 제1 연결 단자(425)는 제1 다이(410)와 제2 다이(420) 사이에서 제1 다이(410) 및 제2 다이(420)를 전기적으로 연결시킬 수 있다. 제2 연결 단자(435)는 제2 다이(420)와 제3 다이(430) 사이에 배치될 수 있다. 제2 연결 단자(435)는 제2 다이(420)와 제3 다이(430) 사이에서 제2 다이(420) 및 제3 다이(430)를 전기적으로 연결시킬 수 있다. 제3 연결 단자(445)는 제3 다이(430)와 제4 다이(440) 사이에 배치될 수 있다. 제3 연결 단자(445)는 제3 다이(430)와 제4 다이(440) 사이에서 제3 다이(430) 및 제4 다이(440)를 전기적으로 연결시킬 수 있다.
제1 내지 제3 연결 단자들(425, 435, 445) 각각은 각각 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제3 연결 단자들(425, 435, 445) 각각은 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 또한, 제1 내지 제3 연결 단자들(425, 435, 445) 각각은 UBM(Under Bump Metallurgy)을 포함할 수 있다.
제1 내지 제3 연결 단자들(425, 435, 445) 각각은 단일층 또는 다중층으로 형성될 수 있다. 제1 내지 제3 연결 단자들(425, 435, 445)이 각각 단일층으로 형성되는 경우에, 제1 내지 제3 연결 단자들(425, 435, 445) 각각은 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제1 내지 제3 연결 단자들(425, 435, 445)가 각각 다중층으로 형성되는 경우에, 제1 내지 제3 연결 단자들(425, 435, 445) 각각은 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 내지 제3 연결 단자들(425, 435, 445) 각각의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있음은 물론이다.
몇몇 실시예에 따른 제2 반도체 칩(400)은 각각의 다이들 사이에 배치되는 절연성 접착층들을 포함할 수 있다. 예를 들어, 제2 반도체 칩(400)은 제1 절연성 접착층(470), 제2 절연성 접착층(480), 및 제3 절연성 접착층(490)을 포함할 수 있다.
제1 절연성 접착층(470)은 제1 다이(410)와 제2 다이(420) 사이에 배치될 수 있다. 제1 절연성 접착층(470)은 복수의 제1 연결 단자들(425)을 덮을 수 있다. 제2 절연성 접착층(480)은 제2 다이(420)와 제3 다이(430) 사이에 배치될 수 있다. 제2 절연성 접착층(480)은 복수의 제2 연결 단자들(435)을 덮을 수 있다. 제3 절연성 접착층(490)은 제3 다이(430)와 제4 다이(440) 사이에 배치될 수 있다. 제3 절연성 접착층(490)은 복수의 제3 연결 단자들(445)을 덮을 수 있다.
제1 절연성 접착층(470), 제2 절연성 접착층(480), 및 제3 절연성 접착층(490)은 각각 비전도성 필름(Non-Conductive Film, NCF), 비전도성 페이스트(Non-Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제1 다이(410)는 버퍼 다이일 수 있다. 상기 버퍼 다이는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있다. 제2 내지 제4 다이(420, 430, 440)는 코어 다이일 수 있다. 상기 코어 다이는 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다.
몇몇 실시예에서, 제1 다이(410), 즉 버퍼 다이는 물리 계층(Physical Layer) 및 직접 접근 영역을 포함할 수 있다. 제1 다이(410)의 물리 계층은 외부의 호스트 장치와의 통신을 위한 인터페이스 회로들을 포함할 수 있고, 인터포저 구조체(200)를 통해 제1 반도체 칩(300)과 전기적으로 연결될 수 있다. 제2 반도체 칩(400)은 물리 계층을 통해 제1 반도체 칩(300)으로부터 신호들을 수신하거나, 또는 제1 반도체 칩(300)으로 신호들을 전송할 수 있다. 제1 다이(410)의 물리 계층을 통해 수신된 신호들 및/또는 데이터는 제1 내지 제3 연결 단자(425, 435, 445)를 통해 제2 내지 제4 다이(420, 430, 440)로 전달될 수 있다. 직접 접근 영역은 제1 반도체 칩(300)을 통하지 않고 제2 반도체 칩(400)을 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단을 포함할 수 있다. 몇몇 실시예에서, 제2 내지 제4 다이(420, 430, 440) 즉, 코어 다이들 각각은 메모리 셀 어레이를 포함할 수 있다.
도 3에서, 제1 다이(410)는 제1 층간 절연막(411), 제1 실리콘 기판(416), 복수의 제1 관통 비아들(417), 제1 절연막(418), 복수의 제1 칩패드들(414), 및 제1 더미 패턴(419)을 포함할 수 있다. 제2 다이(420)는 제2 층간 절연막(421), 제2 실리콘 기판(426), 복수의 제2 관통 비아들(427), 제2 절연막(428), 복수의 제2 칩패드들(424), 및 제2 더미 패턴(429)을 포함할 수 있다. 제3 다이(430) 및 제4 다이(440)의 구성은 실질적으로 제2 다이(420)의 구성과 동일할 수 있다.
제1 실리콘 기판(416)은 서로 대향하는 전면(416a)과 후면(416b)을 포함할 수 있다. 제1 실리콘 기판(416)의 전면(416a)은 인터포저 구조체(200)와 마주볼 수 있다. 제1 실리콘 기판(416)의 후면(416b)은 제2 다이(420)와 마주볼 수 있다. 제1 실리콘 기판(416)은 실리콘(Si)을 포함할 수 있다.
제1 층간 절연막(411)은 제1 실리콘 기판(416)의 전면(416a) 상에 배치될 수 있다. 제1 층간 절연막(411)은 제1 실리콘 기판(416)과 인터포저 구조체(200) 사이에 배치될 수 있다. 제1 층간 절연막(411)은 각각 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 예를 들어, 제1 층간 절연막(411)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제1 층간 절연막(411)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수도 있다.
제1 층간 절연막(411) 내에 제1 메탈 패턴들(413), 및 제2 패드(412)가 포함될 수 있다. 제2 패드(412)는 제1 층간 절연막(411)의 하면을 노출시킬 수 있다. 제2 패드(412)는 제4 접속 부재(415)와 접속될 수 있다. 제1 메탈 패턴들(413)은 제2 패드(412)와 접속될 수 있다. 또한, 제1 메탈 패턴들(413)은 후술될 제1 관통 비아(417)와 접속될 수 있다. 제1 메탈 패턴들(413)은 예를 들어, 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
복수의 제1 관통 비아들(417)은 각각 제1 실리콘 기판(416)을 관통할 수 있다. 복수의 제1 관통 비아들(417)은 제1 실리콘 기판(416)의 전면(416a)부터 후면(416b)까지 관통될 수 있다. 각각의 제1 관통 비아들(417)의 적어도 일부는 제1 실리콘 기판(416)의 후면(416b)으로부터 돌출될 수 있다. 즉, 각각의 제1 관통 비아들(417)의 상면의 레벨은 제1 실리콘 기판(416)의 후면(416b)의 레벨과 다를 수 있다. 복수의 제1 관통 비아들(417)은 제1 메탈 패턴들(413)과 제1 칩패드들(414)을 전기적으로 연결할 수 있다. 즉, 복수의 제1 관통 비아들(417)을 통해 제1 다이(410)와 제2 다이(420)가 전기적으로 연결될 수 있다. 복수의 제1 관통 비아들(417)은 각각 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연막(418)은 제1 실리콘 기판(416)의 후면(416b)을 따라 연장될 수 있다. 제1 절연막(418)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 제1 절연막(418)의 상면은 복수의 제1 관통 비아들(417)의 상면과 동일 평면에 놓일 수 있다.
복수의 제1 칩패드들(414)은 제1 실리콘 기판(416)의 후면(416b) 상에 배치될 수 있다. 복수의 제1 칩패드들(414)은 각각 복수의 제1 관통 비아들(417)과 전기적으로 연결될 수 있다. 또한, 복수의 제1 칩패드들(414)은 복수의 제1 연결 단자들(425)과 전기적으로 연결될 수 있다. 복수의 제1 칩패드들(414)은 복수의 제1 연결 단자들(425)과 접촉할 수 있다.
도 5에서, 제1 더미 패턴(419)은 평면적 관점에서 그리드(grid) 형상을 가질 수 있다. 제1 더미 패턴(419)은 평면적 관점에서 복수의 제1 칩패드들(414) 각각을 둘러쌀 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
다시 도 3에서, 제1 더미 패턴(419)은 제1 절연막(418) 상에 배치될 수 있다. 제1 더미 패턴(419)은 단면적 관점에서 복수의 제1 칩패드들(414) 사이에 배치될 수 있다. 제1 더미 패턴(419)은 금속막 또는 고분자막을 포함할 수 있다. 예를 들어, 제1 더미 패턴(419)은 구리(Cu) 또는 니켈(Ni)과 같은 금속막을 포함할 수 있고, 또는 폴리이미드(Photosensitive Polyimide, PSPI)와 같은 고분자막을 포함할 수 있다.
제1 다이(410)가 제1 더미 패턴(419)을 포함함에 따라 제1 다이(410)의 워피지(warpage)가 감소될 수 있다. 제1 실리콘 기판(416)을 기준으로 아래 부분에 금속 물질을 포함하는 복수의 제1 메탈 패턴들(413)이 형성될 수 있다. 반면, 제1 실리콘 기판(416)을 기준으로 위 부분에는 상대적으로 금속 물질을 포함하는 구성들이 적을 수 있다. 제1 다이(410)가 상기 구조를 가질 경우, 제1 다이(410)는 워피지가 심화될 수 있다. 본 발명은 제1 실리콘 기판(416)을 기준으로 위 부분에 제1 더미 패턴(419)을 배치함에 따라 제1 다이(410)의 워피지를 감소시킬 수 있다.
도 4에서, 제1 더미 패턴(419)은 제1 절연막(418) 상에 배치된다. 제1 더미 패턴(419)의 하부면은 제1 절연막(418)의 상부면과 접할 수 있다. 제1 더미 패턴(419)은 제1 절연막(418)과 수평 방향(제1 방향(X), 또는 제2 방향(Y))으로 오버랩되지 않는다.
몇몇 실시예에서, 제1 절연막(418)의 제3 방향(Z)으로의 두께(418t)는 제1 더미 패턴(419)의 제3 방향(Z)으로의 두께(419t)보다 작다. 또한, 제1 더미 패턴(419)의 제3 방향(Z)으로의 두께(419t)는 제1 칩패드(414)의 제3 방향(Z)으로의 두께(414t)보다 작다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
몇몇 실시예에서 복수의 제1 관통 비아들(417) 각각은 비아 절연막(417_1)과 비아 필링막(417_2)을 포함할 수 있다. 비아 절연막(417_1)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 비아 필링막(417_2)은 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
다시 도 3에서, 제2 실리콘 기판(426)은 서로 대향하는 전면(426a)과 후면(426b)을 포함할 수 있다. 제2 실리콘 기판(426)의 전면(426a)은 제1 다이(410)와 마주볼 수 있다. 제2 실리콘 기판(426)의 전면(426a)은 제1 실리콘 기판(416)의 후면(416b)과 마주볼 수 있다. 제2 실리콘 기판(426)의 후면(426b)은 제3 다이(430)와 마주볼 수 있다. 제2 실리콘 기판(426)은 실리콘(Si)을 포함할 수 있다.
제2 층간 절연막(421)은 제2 실리콘 기판(426)의 전면(426a) 상에 배치될 수 있다. 제2 층간 절연막(421)은 제2 실리콘 기판(426)과 제1 실리콘 기판(416) 사이에 배치될 수 있다. 제2 층간 절연막(421)은 각각 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 예를 들어, 제2 층간 절연막(421)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제2 층간 절연막(421)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수도 있다.
제2 층간 절연막(421) 내에 제2 메탈 패턴들(422, 423)이 포함될 수 있다. 제2 메탈 패턴들 중 일부(422)는 제1 연결 단자(425)와 접속될 수 있다. 제2 메탈 패턴들 중 다른 일부(423)는 후술될 제2 관통 비아(427)와 접속될 수 있다. 제2 메탈 패턴들(422, 423)은 예를 들어, 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
복수의 제2 관통 비아들(427)은 각각 제2 실리콘 기판(426)을 관통할 수 있다. 복수의 제2 관통 비아들(427)은 제2 실리콘 기판(426)의 전면(426a)부터 후면(426b)까지 관통될 수 있다. 각각의 제2 관통 비아들(427)의 적어도 일부는 제2 실리콘 기판(426)의 후면(426b)으로부터 돌출될 수 있다. 즉, 각각의 제2 관통 비아들(427)의 상면의 레벨은 제2 실리콘 기판(426)의 후면(426b)의 레벨과 다를 수 있다. 복수의 제2 관통 비아들(427)은 제2 메탈 패턴들(422, 423)과 제2 칩패드들(424)을 전기적으로 연결할 수 있다. 즉, 복수의 제2 관통 비아들(427)을 통해 제1 다이(410), 제2 다이(420), 및 제3 다이(430)가 전기적으로 연결될 수 있다. 복수의 제2 관통 비아들(427)은 각각 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 절연막(428)은 제1 실리콘 기판(426)의 후면(426b)을 따라 연장될 수 있다. 제2 절연막(428)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 제2 절연막(428)의 상면은 복수의 제2 관통 비아들(427)의 상면과 동일 평면에 놓일 수 있다.
복수의 제2 칩패드들(424)은 제2 실리콘 기판(426)의 후면(426b) 상에 배치될 수 있다. 복수의 제2 칩패드들(424)은 각각 복수의 제2 관통 비아들(427)과 전기적으로 연결될 수 있다. 또한, 복수의 제2 칩패드들(424)은 복수의 제2 연결 단자들(435)과 전기적으로 연결될 수 있다. 복수의 제2 칩패드들(424)은 복수의 제2 연결 단자들(435)과 접촉할 수 있다.
제2 더미 패턴(429)은 제1 더미 패턴(419)과 동일한 형상을 가질 수 있다. 도시되진 않았지만, 제2 더미 패턴(429)은 평면적 관점에서 그리드(grid) 형상을 가질 수 있다. 제1 더미 패턴(419)은 평면적 관점에서 복수의 제1 칩패드들(414) 각각을 감쌀 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제2 더미 패턴(429)은 금속막 또는 고분자막을 포함할 수 있다. 예를 들어, 제2 더미 패턴(429)은 구리(Cu) 또는 니켈(Ni)과 같은 금속막을 포함할 수 있고, 또는 폴리이미드(Photosensitive Polyimide, PSPI)와 같은 고분자막을 포함할 수 있다.
제2 다이(420)가 제2 더미 패턴(429)을 포함함에 따라 제2 다이(420)의 워피지(warpage)가 감소될 수 있다. 제2 실리콘 기판(426)을 기준으로 아래 부분에 금속 물질을 포함하는 복수의 제2 메탈 패턴들(422, 423)이 형성될 수 있다. 반면, 제2 실리콘 기판(426)을 기준으로 위 부분에는 상대적으로 금속 물질을 포함하는 구성들이 적을 수 있다. 제2 다이(420)가 상기 구조를 가질 경우, 제2 다이(420)는 워피지가 심화될 수 있다. 본 발명은 제2 실리콘 기판(426)을 기준으로 위 부분에 제2 더미 패턴(429)을 배치함에 따라 제2 다이(420)의 워피지를 감소시킬 수 있다.
이하에서, 도 6a 내지 도 16을 참조하여 본 발명의 반도체 패키지에 대한 다양한 실시예들에 대해 설명한다.
도 6a 내지 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면들이다.
먼저, 도 6a 및 도 6b를 참조하면, 몇몇 실시예에 따른 제1 더미 패턴(419)은 제1 실리콘 기판(416) 내에 배치될 수 있다. 제1 더미 패턴(419)은 제1 절연막(418)의 하부면 상에 배치될 수 있다. 제1 더미 패턴(419)의 상부면은 제1 실리콘 기판(416)의 후면(416b)과 접할 수 있다.
몇몇 실시예에서, 제1 절연막(418)을 형성하기 전에 제1 실리콘 기판(416)의 일부를 식각하여 리세스를 형성할 수 있다. 상기 리세스 내에 제1 더미 패턴(419)이 형성될 수 있다. 이후에 제1 절연막(418)을 형성할 수 있다. 이 경우, 제1 더미 패턴(419)은 제1 절연막(418)과 수평 방향, 제1 방향(X), 또는 제2 방향(Y)으로 오버랩되지 않을 수 있다.
도 6b에서 제1 더미 패턴(419)은 이중막일 수 있다. 예를 들어, 제1 더미 패턴(419)은 제1 부분(419a)과 제2 부분(419b)을 포함할 수 있다. 제1 더미 패턴(419)의 제1 부분(419a)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 제1 더미 패턴(419)의 제2 부분(419b)은 구리(Cu) 또는 니켈(Ni)과 같은 금속 물질 또는 폴리이미드(Photosensitive Polyimide, PSPI)와 같은 고분자 물질을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 따른 제1 더미 패턴(419)의 일부는 제1 실리콘 기판(416) 내에 배치될 수 있다. 제1 더미 패턴(419)의 다른 일부는 제1 절연막(418) 내에 배치될 수 있다. 제1 더미 패턴(419)은 제1 절연막(418)의 상부면 상에는 배치되지 않을 수 있다.
제1 절연막(418)을 형성하기 전에 제1 실리콘 기판(416)의 일부를 식각하여 리세스를 형성할 수 있다. 상기 리세스 내에 제1 더미 패턴(419)이 형성될 수 있다. 더미 패턴(419)의 일부는 제1 실리콘 기판(416)의 후면(416b) 위로 돌출될 수 있다. 이어서, 제1 절연막(418)이 형성될 수 있다. 제1 절연막(418)은 제1 더미 패턴(419)을 덮을 수 있다.
제1 더미 패턴(419)의 일부는 제1 실리콘 기판(416)과 제1 방향(X), 또는 제2 방향(Y)으로 오버랩될 수 있다. 제1 더미 패턴(419)의 일부는 제1 절연막(418)과 제1 방향(X), 또는 제2 방향(Y)으로 오버랩될 수 있다.
도 7b에서 제1 더미 패턴(419)은 이중막일 수 있다. 예를 들어, 제1 더미 패턴(419)은 제1 부분(419a)과 제2 부분(419b)을 포함할 수 있다. 제1 더미 패턴(419)의 제1 부분(419a)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 제1 더미 패턴(419)의 제2 부분(419b)은 구리(Cu) 또는 니켈(Ni)과 같은 금속 물질 또는 폴리이미드(Photosensitive Polyimide, PSPI)와 같은 고분자 물질을 포함할 수 있다.
도 8을 참조하면, 제1 더미 패턴(419)은 제1 절연막(418) 내에 배치될 수 있다. 제1 더미 패턴(419)의 하부면은 제1 실리콘 기판(416)의 후면(416b)과 접할 수 있다.
제1 절연막(418)을 형성하기 전에 제1 실리콘 기판(416)의 후면(416b) 상에 제1 더미 패턴(419)이 형성될 수 있다. 이어서, 제1 절연막(418)을 형성하여 제1 더미 패턴(419)을 덮을 수 있다. 제1 더미 패턴(419)은 제1 절연막(418)과 제1 방향(X) 또는 제2 방향(Y)으로 완전히 오버랩될 수 있다. 몇몇 실시예에서, 제1 절연막(418)의 제3 방향(Z)으로의 두께(418t)는 제1 더미 패턴(419)의 제3 방향(Z)으로의 두께(419t)보다 클 수 있다.
도 9를 참조하면, 제1 절연막(418)을 형성하기 전에 제1 실리콘 기판(416)의 후면(416b) 상에 제1 더미 패턴(419)이 형성될 수 있다. 제1 더미 패턴(419)의 하부면은 제1 실리콘 기판(416)의 후면(416b)과 접할 수 있다.
이어서, 제1 절연막(418)을 형성할 수 있다. 제1 절연막(418)은 제1 더미 패턴(419)을 완전히 덮지 않을 수 있다. 즉, 제1 절연막(418)은 제1 더미 패턴(419)과 제1 방향(X) 또는 제2 방향(Y)으로 완전히 오버랩될 수 있지만, 제1 더미 패턴(419)의 일부는 제1 절연막(418)과 제1 방향(X) 또는 제2 방향(Y)으로 오버랩되지 않을 수 있다. 제1 절연막(418)의 제3 방향(Z)으로의 두께(418t)는 제1 더미 패턴(419)의 제3 방향(Z)으로의 두께(419t)보다 작을 수 있다.
도 10을 참조하면, 제1 더미 패턴(419)의 적어도 일부는 제1 절연막(418) 내에 배치될 수 있다.
먼저, 제1 절연막(418)이 제1 실리콘 기판(416)의 후면(416b) 상에 형성될 수 있다. 이어서, 제1 더미 패턴(419)이 형성될 수 있다. 제1 더미 패턴(419)의 일부는 제1 절연막(418)과 제1 방향(X) 또는 제2 방향(Y)으로 오버랩된다. 제1 더미 패턴(419)의 다른 일부는 제1 절연막(418)과 제1 방향(X) 또는 제2 방향(Y)으로 오버랩되지 않는다.
제1 더미 패턴(419)의 하부면은 제1 절연막(418)의 하부면과 동일 평면에 놓이지 않는다. 즉, 제1 절연막(418)의 일부는 제1 더미 패턴(419)과 제1 방향(X) 또는 제2 방향(Y)으로 오버랩되지 않는다.
도 11 및 도 12는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면들이다.
도 11을 참조하면, 제1 더미 패턴(419)은 평면적 관점에서 제1 서브 패턴(419_1)과 제2 서브 패턴(419_2)을 포함할 수 있다. 제1 서브 패턴(419_1)과 제2 서브 패턴(419_2) 서로 연결되지 않을 수 있다.
좀 더 구체적으로, 제1 더미 패턴(419)은 평면적 관점에서 그리드 형상을 갖는 복수의 서브 패턴들을 포함할 수 있다. 각각의 서브 패턴들은 서로 연결되지 않는다. 예를 들어, 제1 서브 패턴(419_1)은 4개의 제1 칩패드들(414)의 주위를 감쌀 수 있다. 제2 서브 패턴(419_2)은 나머지 제1 칩패드들(414)의 주위를 감쌀 수 있다.
도 12를 참조하면, 제1 더미 패턴(419)은 복수의 제1 칩패드들(414) 중 일부의 주위를 둘러쌀 수 있다.
몇몇 실시예에서, 평면적 관점에서, 제1 더미 패턴(419)이 형성되는 영역과 제1 더미 패턴(419)이 형성되지 않는 영역을 포함할 수 있다. 즉, 제1 더미 패턴(419)은 일부 영역에 선택적으로 형성될 수 있다.
도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다. 참고적으로 도 13은 도 2의 R 영역의 확대도일 수 있다.
도 2 및 도 13을 참조하면, 제2 반도체 칩(400)은 하부 다이 구조체와 상부 다이 구조체를 포함할 수 있다. 상부 다이 구조체는 하부 다이 구조체 상에 배치될 수 있다. 일례로 제1 및 제2 다이(410, 420)는 하부 다이 구조체를 구성할 수 있고, 제3 및 제4 다이(430, 440)는 상부 다이 구조체를 구성할 수 있으나, 이에 한정되는 것은 아니다.
도 13에서, 제3 다이(430)는 제3 층간 절연막(431), 제3 실리콘 기판(436), 복수의 제3 관통 비아들(437), 제3 절연막(438), 및 복수의 제2 칩패드들(434)을 포함할 수 있다. 제3 다이(430)는 더미 패턴들을 포함하지 않을 수 있다.
제3 실리콘 기판(436)은 서로 대향하는 전면(436a)과 후면(436b)을 포함할 수 있다. 제3 실리콘 기판(436)의 전면(436a)은 제2 다이(420)와 마주볼 수 있다. 제3 실리콘 기판(436)의 후면(436b)은 제4 다이(440)와 마주볼 수 있다. 제3 실리콘 기판(436)은 실리콘(Si)을 포함할 수 있다.
제3 층간 절연막(431)은 제3 실리콘 기판(436)의 전면(436a) 상에 배치될 수 있다. 제3 층간 절연막(431)은 제3 실리콘 기판(436)과 제2 다이(420) 사이에 배치될 수 있다. 제3 층간 절연막(431)은 각각 감광성 절연물(Photoimageable dielectric)로 이루어질 수 있다. 예를 들어, 제3 층간 절연막(431)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조 시클로부텐(benzocyclobutene) 계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제1 층간 절연막(411)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수도 있다.
제3 층간 절연막(431) 내에 제3 메탈 패턴들(432, 433)이 포함될 수 있다. 제3 메탈 패턴들 중 일부(432)는 제2 연결 단자(435)와 접속될 수 있다. 제3 메탈 패턴들 중 다른 일부(433)는 후술될 제3 관통 비아(437)와 접속될 수 있다. 제3 메탈 패턴들(432, 433)은 예를 들어, 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
복수의 제3 관통 비아들(437)은 각각 제3 실리콘 기판(436)을 관통할 수 있다. 복수의 제3 관통 비아들(437)은 제3 실리콘 기판(436)의 전면(436a)부터 후면(436b)까지 관통될 수 있다. 각각의 제3 관통 비아들(437)의 적어도 일부는 제3 실리콘 기판(436)의 후면(436b)으로부터 돌출될 수 있다. 즉, 각각의 제3 관통 비아들(437)의 상면의 레벨은 제3 실리콘 기판(436)의 후면(436b)의 레벨과 다를 수 있다. 복수의 제3 관통 비아들(437)은 제3 메탈 패턴들(432, 433)과 제3 칩패드들(434)을 전기적으로 연결할 수 있다. 즉, 복수의 제3 관통 비아들(437)을 통해 제1 다이(410), 제2 다이(420), 제3 다이(430), 및 제4 다이(440)가 전기적으로 연결될 수 있다. 복수의 제3 관통 비아들(437)은 각각 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 절연막(438)은 제3 실리콘 기판(436)의 후면(436b)을 따라 연장될 수 있다. 제3 절연막(438)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 제3 절연막(438)의 상면은 복수의 제3 관통 비아들(437)의 상면과 동일 평면에 놓일 수 있다.
복수의 제3 칩패드들(434)은 제3 실리콘 기판(436)의 후면(436b) 상에 배치될 수 있다. 복수의 제3 칩패드들(434)은 각각 복수의 제3 관통 비아들(437)과 전기적으로 연결될 수 있다. 또한, 복수의 제3 칩패드들(434)은 복수의 제3 연결 단자들(445)과 전기적으로 연결될 수 있다.
몇몇 실시예에서 제3 다이(430)는 더미 패턴을 포함하지 않는다. 즉 더미 패턴은 선택적으로 형성될 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 제3 다이(430)는 더미 패턴을 포함하지 않고, 제4 다이(440)는 더미 패턴을 포함할 수도 있다.
도 14 내지 도 16은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도들이다.
먼저, 도 14를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 1개의 제1 반도체 칩(300)과 2개의 제2 반도체 칩(400)을 포함할 수 있다. 일부 실시예에서, 제1 반도체 칩(300)은 로직 칩이고, 제2 반도체 칩(400)은 메모리 칩일 수 있다. 즉, 몇몇 실시예에서, 1개의 로직 칩과 복수 개의 메모리 칩이 하나의 인터포저 구조체(200) 상에 실장될 수 있다.
제1 반도체 칩(300)은 제2 반도체 칩(400)들과 제1 방향(X)으로 이격될 수 있다. 제2 반도체 칩(400)들은 서로 제2 방향(Y)으로 이격될 수 있다. 일부 실시예에서, 제1 반도체 칩(300)과 제2 반도체 칩(400)의 비율은 1:2일 수 있지만, 이에 한정되는 것은 아니다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 1개의 제1 반도체 칩(300)과 4개의 제2 반도체 칩(400)을 포함할 수 있다. 즉, 1개의 로직 칩과 4개의 메모리 칩이 하나의 인터포저 구조체(200) 상에 실장될 수 있다.
제1 반도체 칩(300)은 제2 반도체 칩(400) 사이에 제공될 수 있다. 제2 반도체 칩(400)은 제1 반도체 칩(300) 주위에 제공될 수 있다. 평면적 관점에서, 제2 반도체 칩(400)은 제1 반도체 칩(300)을 감싸는 구조일 수 있다.
제1 반도체 칩(300)은 제2 반도체 칩(400) 들과 제1 방향(X)으로 이격될 수 있다. 제2 반도체 칩(400)들은 서로 제2 방향(Y)으로 이격될 수 있다. 일부 실시예에서, 제1 반도체 칩(300)과 제2 반도체 칩(400)의 비율은 1:4일 수 있지만, 이에 한정되는 것은 아니다.
도 16을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 2개의 제1 반도체 칩(300)과 8개의 제2 반도체 칩(400)을 포함할 수 있다. 즉, 2개의 로직 칩과 8개의 메모리 칩이 하나의 인터포저 구조체(200) 상에 실장될 수 있다.
제1 반도체 칩(300)들은 서로 제2 방향(Y)으로 이격될 수 있다. 제2 반도체 칩(400)들은 서로 제2 방향(Y)으로 정렬될 수 있다. 제2 반도체 칩(400)은 서로 제1 방향(X) 및 제2 방향(Y)으로 이격될 수도 있다. 제1 반도체 칩(300)은 제2 반도체 칩(400) 사이에 제공될 수 있다. 일부 실시예에서, 제1 반도체 칩(300)과 제2 반도체 칩(400)의 비율은 2:8일 수 있지만, 이에 한정되는 것은 아니다.
이하에서, 도 17 및 도 24를 참조하여 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명한다.
도 17 내지 도 24는 몇몇 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저 도 17을 참조하면, 제1 캐리어 기판(810)이 제공될 수 있다. 제1 캐리어 기판(810)은 유리(glass)를 포함할 수 있다. 제1 캐리어 기판(810) 내에 제4 접속 부재(415)가 배치될 수 있다. 제1 캐리어 기판(810)은 제4 접속 부재(415)를 보호할 수 있다.
제1 캐리어 기판(810) 상에 제1 층간 절연막(411)이 형성될 수 있다. 제1 층간 절연막(411) 내에 제2 패드(412)와 제1 메탈 패턴들(413)이 형성될 수 있다. 제1 층간 절연막(411) 상에 제1 실리콘 기판(416)이 형성될 수 있다. 제1 실리콘 기판(416)은 서로 대향하는 전면(416a)과 후면(416b)을 포함한다. 제1 실리콘 기판(416)의 전면(416a)은 제1 층간 절연막(411)과 마주볼 수 있다.
제1 실리콘 기판(416) 내에 복수의 제1 관통 비아들(417)이 형성될 수 있다. 복수의 제1 관통 비아들(417)은 제1 실리콘 기판(416)을 관통할 수 있다. 복수의 제1 관통 비아들(417) 각각은 제1 실리콘 기판(416)을 관통하여 제1 메탈 패턴(413) 중 일부와 접속될 수 있다. 각각의 제1 관통 비아들(417)의 상면은 제1 실리콘 기판(416)의 후면(416b)으로부터 돌출될 수 있다.
도 18을 참조하면, 제1 실리콘 기판(416)의 후면(416b) 및 각각의 제1 관통 비아들(417)의 상면을 따라 프리 제1 절연막(418P)이 형성될 수 있다. 프리 제1 절연막(418P)은 컨포말하게 형성될 수 있으나, 이에 한정되는 것은 아니다. 프리 제1 절연막(418P)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
도 19를 참조하면, 프리 제1 절연막(418P)의 일부를 제거하여 제1 절연막(418)이 형성될 수 있다. 제1 절연막(418)은 각각의 제1 관통 비아들(417)의 상면을 노출할 수 있다. 제1 절연막(418)의 상면은 각각의 제1 관통 비아들(417)의 상면과 동일 평면에 놓일 수 있다.
도 20을 참조하면, 복수의 제1 칩패드들(414)이 형성될 수 있다. 복수의 제1 칩패드들(414) 각각은 제1 절연막(418) 상에 배치되고 복수의 제1 관통 비아들(417)과 접속될 수 있다.
도 21을 참조하면, 제1 다이(410)가 형성될 수 있다.
구체적으로, 제1 절연막(418) 상에 제1 더미 패턴(419)이 형성될 수 있다. 제1 더미 패턴(419)은 평면적 관점에서 그리드(grid) 형상을 가질 수 있다. 제1 더미 패턴(419)은 단면적 관점에서 복수의 제1 칩패드들(414) 사이에 형성될 수 있다. 몇몇 실시예에서, 제1 더미 패턴(419)은 금속막 또는 고분자막을 포함할 수 있다. 예를 들어, 제1 더미 패턴(419)은 구리(Cu) 또는 니켈(Ni)과 같은 금속막을 포함할 수 있고, 또는 폴리이미드(Photosensitive Polyimide, PSPI)와 같은 고분자막을 포함할 수 있다. 제1 더미 패턴(419)이 포함됨에 따라 제1 다이(410)의 워피지가 감소될 수 있다.
도 22를 참조하면, 도 17 내지 도 21을 참조하여 설명한 것과 마찬가지의 공정을 통해 제2 다이(420)가 제조될 수 있다. 제2 캐리어 기판(820)이 제공될 수 있다. 제2 캐리어 기판(820)에 관한 설명은 제1 캐리어 기판(810)에 관한 설명과 동일할 수 있으므로 생략한다.
제2 캐리어 기판(820) 내에 제1 연결 단자(425)가 배치된다. 제2 캐리어 기판(820)은 제1 연결 단자(425)를 보호할 수 있다. 제2 캐리어 기판(820) 상에, 제2 다이(420)가 형성될 수 있다. 제2 다이(420)는 제2 층간 절연막(421), 제2 메탈 패턴들(422, 423), 제2 실리콘 기판(426), 복수의 제2 관통 비아들(427), 제2 절연막(428), 복수의 제2 칩패드들(424), 제2 더미 패턴(429), 및 제1 연결 단자(425)를 포함할 수 있다. 제1 다이(410)에서와 마찬가지로, 제2 더미 패턴(429)이 포함됨에 따라, 제2 다이(420)의 워피지가 감소될 수 있다. 제2 더미 패턴(429)은 제1 더미 패턴(419)과 마찬가지로, 평면적 관점에서 그리드 형상을 가질 수 있다.
도 23을 참조하면, 제2 캐리어 기판(820)을 제거하여 제1 연결 단자(425)를 노출할 수 있다.
도 24를 참조하면, 제1 다이(410)와 제2 다이(420)가 연결될 수 있다. 예를 들어, 제1 연결 단자(425)는 제2 메탈 패턴들 중 일부(422)에 부착될 수 있다. 제1 연결 단자(425)를 통해 제1 다이(410)와 제2 다이(420)가 전기적으로 연결될 수 있다.
제1 연결 단자(425)를 제1 칩패드들(414)과 연결시킬 수 있다. 제1 다이(410)는 제1 더미 패턴(419)을 포함하기 때문에 워피지가 제어될 수 있다. 마찬가지로 제2 다이(420)는 제2 더미 패턴(429)을 포함하기에 워피지가 제어될 수 있다. 따라서, 제1 연결 단자(425)와 제1 칩패드들(414)을 서로 연결하기 용이할 수 있다. 이에 따라 신뢰성이 향상된 반도체 패키지가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 인터포저 구조체
300: 제1 반도체 칩 400: 제2 반도체 칩
410: 제1 다이 420: 제2 다이
416: 제1 실리콘 기판 426: 제2 실리콘 기판
417: 제1 관통 비아 427: 제2 관통 비아
418: 제1 절연막 428: 제2 절연막
419: 제1 더미 패턴 429: 제2 더미 패턴

Claims (10)

  1. 제1 다이;
    상기 제1 다이 상의 제2 다이; 및
    상기 제1 다이와 상기 제2 다이 사이에서, 상기 제1 다이와 상기 제2 다이를 전기적으로 연결시키는 복수의 연결 단자들을 포함하고,
    상기 제1 다이는,
    서로 대향하는 전면 및 후면을 포함하는 제1 실리콘 기판;
    상기 제1 실리콘 기판을 관통하여 상기 복수의 연결 단자들과 접속되는 복수의 제1 관통 비아들;
    상기 제1 실리콘 기판의 후면 상에 배치되고, 상기 제1 관통 비아와 전기적으로 연결되는 복수의 제1 칩패드들; 및
    상기 제1 실리콘 기판의 후면 상에, 평면적 관점에서 그리드 형상을 갖고, 상기 복수의 제1 칩패드들 각각을 둘러싸는 제1 더미 패턴을 포함하고,
    상기 제2 다이는,
    서로 대향하는 전면 및 후면을 포함하는 제2 실리콘 기판으로, 상기 제2 실리콘 기판의 전면은 상기 제1 실리콘 기판의 후면과 마주보는 제2 실리콘 기판; 및
    상기 제2 실리콘 기판을 관통하는 복수의 제2 관통 비아들을 포함하고,
    상기 복수의 연결 단자들과, 상기 복수의 제1 칩패드들은 서로 접촉하여 전기적으로 연결되고,
    상기 제1 더미 패턴은 금속막 또는 고분자막을 포함하는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 더미 패턴의 적어도 일부는 상기 제1 실리콘 기판 내에 배치되는, 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 더미 패턴은 상기 제1 실리콘 기판의 후면과 접하는, 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 더미 패턴은, 제1 서브 패턴과 제2 서브 패턴을 포함하고,
    상기 제1 서브 패턴과 상기 제2 서브 패턴은 비연결된, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제2 다이는 상기 제2 실리콘 기판의 후면 상에 배치되고, 상기 제2 관통 비아와 연결되는 복수의 제2 칩패드들, 및
    상기 제2 실리콘 기판의 후면 상에, 평면적 관점에서 그리드 형상을 갖고, 상기 복수의 제2 칩패드들 각각을 둘러싸는 제2 더미 패턴을 포함하는, 반도체 패키지.
  6. 패키지 기판;
    상기 패키지 기판 상의 인터포저 구조체; 및
    상기 인터포저 구조체 상에 실장되고, 서로 제1 방향으로 이격된 제1 및 제2 반도체 칩을 포함하고,
    상기 제2 반도체 칩은 상기 제1 방향과 교차하는 제2 방향으로 적층되는 복수의 다이들과, 상기 복수의 다이들을 전기적으로 연결하는 복수의 연결 단자들을 포함하고,
    상기 복수의 다이들 각각은,
    서로 대향하는 전면 및 후면을 포함하는 실리콘 기판으로, 상기 실리콘 기판의 전면은 상기 인터포저 구조체와 마주보는 실리콘 기판;
    상기 실리콘 기판을 관통하여 상기 복수의 연결 단자들과 접속되는 복수의 관통 비아들;
    상기 실리콘 기판의 후면 상에 배치되고, 상기 관통 비아와 전기적으로 연결되는 복수의 칩패드들; 및
    상기 실리콘 기판의 후면을 따라 연장되는 절연막을 포함하고,
    상기 복수의 다이들 중 적어도 일부는,
    상기 절연막 상에, 평면적 관점에서 그리드 형상을 갖고, 상기 복수의 칩패드들 각각을 둘러싸는 더미 패턴을 포함하는, 반도체 패키지.
  7. 제 6항에 있어서,
    상기 더미 패턴은, 제1 서브 패턴과 제2 서브 패턴을 포함하고,
    상기 제1 서브 패턴과 상기 제2 서브 패턴은 비연결된, 반도체 패키지.
  8. 제 6항에 있어서,
    상기 더미 패턴은 금속막 또는 고분자막을 포함하는, 반도체 패키지.
  9. 제 6항에 있어서,
    상기 복수의 다이들은 하부 다이 구조체와 상기 하부 다이 구조체 상의 상부 다이 구조체를 포함하고,
    상기 하부 다이 구조체에 포함되는 다이들 각각은 상기 더미 패턴을 포함하고,
    상기 상부 다이 구조체에 포함되는 다이들 각각은 상기 더미 패턴을 비포함하는, 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상의 인터포저 구조체; 및
    상기 인터포저 구조체 상에 실장되고, 서로 제1 방향으로 이격된 로직 칩 및 메모리 칩을 포함하고,
    상기 메모리 칩은 상기 제1 방향과 교차하는 제2 방향으로 적층되는 제1 및 제2 다이와, 상기 제1 및 제2 다이를 서로 전기적으로 연결하는 복수의 연결 단자들을 포함하고,
    상기 제1 다이는,
    서로 대향하는 전면 및 후면을 포함하는 제1 실리콘 기판으로, 상기 제1 실리콘 기판의 전면은 상기 인터포저 구조체와 마주보는 제1 실리콘 기판;
    상기 제1 실리콘 기판을 관통하는 복수의 제1 관통 비아들;
    상기 제1 실리콘 기판의 후면 상에 배치되고, 상기 제1 관통 비아와 전기적으로 연결되는 복수의 제1 칩패드들;
    상기 제1 실리콘 기판의 후면을 따라 연장되는 제1 절연막; 및
    상기 제1 절연막 상에, 평면적 관점에서 그리드 형상을 갖고, 상기 복수의 제1 칩패드들 각각을 둘러싸는 제1 더미 패턴을 포함하고,
    상기 제2 다이는,
    서로 대향하는 전면 및 후면을 포함하는 제2 실리콘 기판으로, 상기 제2 실리콘 기판의 전면은 상기 제1 실리콘 기판의 후면과 마주보는 제2 실리콘 기판;
    상기 제2 실리콘 기판을 관통하는 복수의 제2 관통 비아들;
    상기 제2 실리콘 기판의 후면 상에 배치되고, 상기 제2 관통 비아와 전기적으로 연결되는 복수의 제2 칩패드들;
    상기 제2 실리콘 기판의 후면을 따라 연장되는 제2 절연막; 및
    상기 제2 절연막 상에, 평면적 관점에서 그리드 형상을 갖고, 상기 복수의 제2 칩패드들 각각을 둘러싸는 제2 더미 패턴을 포함하고,
    상기 복수의 연결 단자들은, 상기 복수의 제1 칩패드들과 서로 접촉하고,
    상기 제1 및 제2 더미 패턴 각각은 금속막 또는 고분자막을 포함하는, 반도체 패키지.
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