CN117457593A - 半导体封装件 - Google Patents

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semiconductor chip
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semiconductor
dummy
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郑显秀
金泳龙
黄仁孝
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装件可以包括基板、安装在所述基板上的芯片结构和附接到所述芯片结构的第一虚设结构。所述芯片结构可以包括：第一半导体芯片；第二虚设结构，所述第二虚设结构设置在所述第一半导体芯片的一侧；以及模制层，所述模制层包围所述第一半导体芯片和所述第二虚设结构。所述第一半导体芯片的底表面、所述第二虚设结构的底表面和所述模制层的底表面可以彼此共面。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2022年7月26日在韩国知识产权局提交的韩国专利申请No.10-2022-0092593的优先权，上述韩国专利申请的全部内容通过引用整体并入本文。
技术领域
本公开涉及半导体封装件及其制造方法，并且具体地，涉及堆叠型半导体封装件及其制造方法。
背景技术
随着最近电子工业的进步，对高性能、高速和紧凑的电子组件的需求正在增加。为了满足该需求，正在开发将多个半导体芯片安装在单个封装件中的封装技术。
最近，对便携式电子装置的需求在市场上迅速增加，因此，减小构成便携式电子装置的电子组件的尺寸和重量是重要的。为此，开发减小每个组件的尺寸和重量并且将多个单独组件集成在单个封装件中的封装技术是有用的。特别地，对于其中设置有多个组件的半导体封装件，除了减小封装件的尺寸之外，改善半导体封装件的翘曲、散热和电特性也是重要的。
发明内容
本发明构思的实施例提供了一种具有改善的散热效率的半导体封装件及其制造方法。
本发明构思的实施例提供了一种具有改善的结构稳定性的半导体封装件及其制造方法。
本发明构思的实施例提供了一种减少制造半导体封装件的工艺中的故障的方法以及由此制造的半导体封装件。
根据本发明构思的实施例，一种半导体封装件可以包括：基板；芯片结构，所述芯片结构安装在所述基板上；以及第一虚设块，所述第一虚设块设置在所述芯片结构的顶表面上。所述芯片结构可以包括：第一半导体芯片；第二虚设块，所述第二虚设块设置在所述第一半导体芯片的一侧；以及模制层，所述模制层包围所述第一半导体芯片和所述第二虚设块。所述第一半导体芯片的底表面、所述第二虚设块的底表面和所述模制层的底表面可以彼此共面。
根据本发明构思的实施例，一种半导体封装件可以包括：封装基板；中介体基板，所述中介体基板设置在所述封装基板上；芯片堆叠件，所述芯片堆叠件安装在所述中介体基板上，并且包括垂直堆叠的多个第一半导体芯片；第二半导体芯片，所述第二半导体芯片安装在所述中介体基板上并且与所述芯片堆叠件水平地间隔开，所述第二半导体芯片具有面向所述芯片堆叠件的第一侧表面、与所述第一侧表面相邻的第二侧表面以及与所述第一侧表面相对的第三侧表面；第一虚设结构，所述第一虚设结构设置在所述第二半导体芯片的所述第二侧表面和所述第二半导体芯片的所述第三侧表面中的一者上；以及底部填充层，所述底部填充层填充所述第二半导体芯片与所述中介体基板之间以及所述第一虚设结构与所述中介体基板之间的空间。所述第一虚设结构可以通过所述底部填充层与所述中介体基板间隔开，并且所述第一虚设结构可以包括体硅。
根据本发明构思的实施例，一种制造半导体封装件的方法可以包括：形成芯片结构；将芯片堆叠件和所述芯片结构安装在基板上，在所述芯片堆叠件中堆叠有第一半导体芯片；将第一虚设结构附接到所述芯片结构的上表面；以及在所述基板上形成第一模制层以包围所述芯片堆叠件、所述芯片结构和所述第一虚设结构。形成所述芯片结构可以包括：将第二半导体芯片和第二虚设结构附接到载体基板；在所述载体基板上形成第二模制层以覆盖所述第二半导体芯片和所述第二虚设结构；对所述第二虚设结构执行锯切工艺以暴露所述第二虚设结构的侧表面；以及去除所述载体基板以暴露所述第二半导体芯片的有源表面。所述第二半导体芯片可以具有面向所述芯片堆叠件的第一侧表面和与所述第一侧表面相邻的第二侧表面，并且所述第二虚设结构的暴露的侧表面对应于所述第二侧表面。
根据本发明构思的实施例，一种半导体封装件可以包括：基板；芯片堆叠件，所述芯片堆叠件安装在所述基板上，所述芯片堆叠件包括垂直堆叠的多个第一半导体芯片；芯片结构，所述芯片结构安装在所述基板上并且与所述芯片堆叠件水平地间隔开；第一虚设结构，所述第一虚设结构设置在所述芯片结构上；以及第一模制层，所述第一模制层设置在所述基板上并且包围所述芯片堆叠件、所述芯片结构和所述第一虚设结构。所述芯片结构可以包括：第二半导体芯片，所述第二半导体芯片具有面向所述芯片堆叠件的第一侧表面、与所述第一侧表面相邻的第二侧表面以及与所述第一侧表面相对的第三侧表面；第二虚设结构，所述第二虚设结构设置在所述第二半导体芯片的所述第二侧表面或所述第二半导体芯片的所述第三侧表面上；以及第二模制层，所述第二模制层设置在所述第二半导体芯片与所述第二虚设结构之间，以将所述第二半导体芯片连接到所述第二虚设结构。所述第一虚设结构可以附接到所述第二半导体芯片的上表面和所述第二虚设结构的上表面。所述芯片结构可以通过位于所述第二半导体芯片下方的连接端子安装在所述基板上，并且所述第二虚设结构可以与所述基板间隔开。
附图说明
图1是示出了根据本发明构思的示例实施例的半导体封装件的平面图。
图2是示出了根据本发明构思的示例实施例的半导体封装件的截面图。
图3是示出了图2的部分“A”的放大截面图。
图4是示出了根据本发明构思的示例实施例的半导体封装件的平面图。
图5是示出了根据本发明构思的示例实施例的半导体封装件的平面图。
图6是示出了根据本发明构思的示例实施例的半导体封装件的截面图。
图7是示出了根据本发明构思的示例实施例的半导体封装件的平面图。
图8至图10是示出了根据本发明构思的示例实施例的半导体封装件的截面图。
图11A至图15A是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的平面图。
图11B至图15B是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的截面图。
图16是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的截面图。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出了根据本发明构思的示例实施例的半导体封装件的平面图。图2是沿着图1的线I-I'截取的截面图，以示出根据本发明构思的示例实施例的半导体封装件。图3是示出了图2的部分“A”的放大截面图。图4是示出了根据本发明构思的示例实施例的半导体封装件的平面图。
参考图1和图2，可以提供封装基板100。封装基板100可以是或包括具有设置在其上表面上的信号图案的印刷电路板(PCB)。在某些实施例中，封装基板100可以被设置为具有其中至少一个绝缘层和至少一个互连层交替堆叠的结构。封装基板100可以包括设置在其上表面上的焊盘。
也被描述为外部连接端子的外部端子102可以设置在封装基板100下方。详细地，外部端子102可以设置在端子焊盘(例如，外部连接焊盘)上，该端子焊盘设置在封装基板100的下表面上。外部端子102可以是或包括焊球或焊料凸块，并且取决于外部端子102的种类和布置，半导体封装件可以被分类为球栅阵列(BGA)封装件、精细球栅阵列(FBGA)封装件或平面网格阵列(LGA)封装件。外部端子102和端子焊盘可以在半导体封装件与连接到半导体封装件的外部器件之间通信(例如，传递信号)。
中介体基板200可以设置在封装基板100上。中介体基板200可以包括至少两个基板布线层。每个基板布线层可以包括基板绝缘图案210和基板绝缘图案210中的基板布线图案220。一个基板布线层中的基板布线图案220可以电连接到与其相邻的另一基板布线层的基板布线图案220。
基板绝缘图案210可以由绝缘聚合物或光可成像电介质(PID)材料中的至少一种形成，或包括绝缘聚合物或光可成像电介质材料中的至少一种。例如，PID材料可以由可光成像的聚酰亚胺、聚苯并噁唑(PBO)、苯酚类聚合物和苯并环丁烯类聚合物形成，或包括可光成像的聚酰亚胺、聚苯并噁唑、苯酚类聚合物和苯并环丁烯类聚合物。
基板布线图案220可以设置在基板绝缘图案210中。基板布线图案220可以具有镶嵌结构。例如，基板布线图案220可以包括彼此连接以形成单个物体的头部和尾部。头部可以是布线或焊盘部分，其用于在水平方向上延伸中介体基板200中的布线。尾部可以是通路部分，其用于在垂直方向上将中介体基板200中的布线彼此连接。基板布线图案220可以具有“T”形截面。基板布线图案220的上部(即，基板布线图案220的头部)可以设置在基板绝缘图案210的上表面上。例如，基板布线图案220的头部可以延伸到高于其正下方形成的基板绝缘图案210的高度。基板布线图案220的下部(即，基板布线图案220的尾部)可以设置成穿透基板绝缘图案210。一个基板布线层的基板布线图案220的尾部可以耦接到其下方的另一基板布线层的基板布线图案220的头部。或者，基板布线图案220的头部可以掩埋在基板绝缘图案210的上部中，并且基板布线图案220的头部的上表面可以在基板绝缘图案210的上表面附近暴露于基板绝缘图案210的外部。基板布线图案220的尾部的下表面可以在基板绝缘图案210的下表面附近暴露于基板绝缘图案210的外部。基板布线图案220可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，基板布线图案220可以由铜(Cu)形成或包括铜。
最上面的基板布线层的基板布线图案220的头部可以对应于中介体基板200的基板焊盘222和224。基板焊盘222和224可以包括用于安装芯片堆叠件CST的第一基板焊盘222和用于安装芯片结构CSS的第二基板焊盘224。
第三基板焊盘226可以设置在最下面的基板布线层下方。第三基板焊盘226可以耦接到基板布线图案220。第三基板焊盘226可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，第三基板焊盘226可以由铜(Cu)形成或包括铜。
基板钝化层230可以设置在最下面的基板布线层下方。基板钝化层230可以设置成覆盖中介体基板200的整个下表面。这里，第三基板焊盘226可以在基板钝化层230的下表面附近暴露于基板钝化层230的外部。
中介体基板200可以安装在封装基板100的上表面上。基板端子202(例如，中介体基板端子)可以设置在中介体基板200的下表面上。基板端子202可以设置在封装基板100的焊盘与中介体基板200的第三基板焊盘226之间。基板端子202可以将中介体基板200电连接到封装基板100。例如，中介体基板200可以以倒装芯片接合方式安装在封装基板100上。在实施例中，基板端子202可以包括或可以是焊料球或焊料凸块。
第一底部填充层204可以设置在封装基板100与中介体基板200之间。第一底部填充层204可以填充封装基板100与中介体基板200之间的空间并且可以包围基板端子202，并且可以由电绝缘材料形成。
芯片堆叠件CST可以设置在中介体基板200上。芯片堆叠件CST可以包括基体基板、堆叠在基体基板上的第一半导体芯片320以及包围第一半导体芯片320的第一模制层330。在下文中，将更详细地描述芯片堆叠件CST的结构。
基体基板可以是基体半导体芯片310。例如，基体基板可以是由半导体材料(例如，硅(Si))形成的晶片级半导体基板。在下文中，基体半导体芯片310可以是与基体基板相同的元件，并且可以使用相同的附图标记310来标识基体半导体芯片和基体基板(例如，基体半导体芯片310可以更一般地被称为基体基板)。
基体半导体芯片310可以包括基体电路层312和基体穿透电极314。基体电路层312可以设置在基体半导体芯片310的下表面上。基体电路层312可以包括集成电路。例如，基体电路层312可以是存储器电路。例如，基体半导体芯片310可以是诸如DRAM、SRAM、MRAM和FLASH存储器芯片的存储器芯片之一。基体穿透电极314可以设置为在垂直于中介体基板200的上表面的方向上穿透基体半导体芯片310。例如，基体穿透电极314可以由诸如金属的导电材料形成。基体穿透电极314和基体电路层312可以彼此电连接。基体半导体芯片310的下表面可以是有源表面。尽管图1示出了其中基体基板包括基体半导体芯片310的示例，但是本发明构思不限于该示例。在实施例中，基体基板可以不包括基体半导体芯片310。
基体半导体芯片310还可以包括保护层和第一连接端子316。保护层可以设置在基体半导体芯片310的下表面上以覆盖基体电路层312。保护层可以由氮化硅(SiN)形成或包括氮化硅(SiN)。第一连接端子316可以设置在基体半导体芯片310的下表面上。第一连接端子316可以电连接到基体电路层312的输入/输出电路(例如，存储器电路)、电源电路或接地电路。第一连接端子316可以暴露于保护层的外部。
第一半导体芯片320(例如，形成堆叠件的多个第一半导体芯片320)可以安装在基体半导体芯片310上。第一半导体芯片320和基体半导体芯片310可以设置为形成晶片上芯片(COW)结构。第一半导体芯片320的宽度(例如，在第一水平方向上的水平宽度)可以小于基体半导体芯片310的宽度(例如，在相同的第一水平方向上的水平宽度)。
第一半导体芯片320可以包括第一电路层322和第一穿透电极324。第一电路层322可以包括或可以是存储器电路。例如，第一半导体芯片320可以是诸如DRAM、SRAM、MRAM和FLASH存储器芯片的存储器芯片之一。第一电路层322可以包括与基体电路层312相同的电路，但是本发明构思不限于该示例。第一穿透电极324可以设置为在垂直于中介体基板200的上表面的方向上穿透第一半导体芯片320。第一穿透电极324和第一电路层322可以彼此电连接。第一半导体芯片320的下表面可以是有源表面。第一芯片凸块326可以设置在第一半导体芯片320的下表面上。在基体半导体芯片310与第一半导体芯片320之间，第一芯片凸块326可以将基体半导体芯片310电连接到第一半导体芯片320。
在实施例中，可以设置多个第一半导体芯片320。例如，第一半导体芯片320可以堆叠在基体半导体芯片310上。堆叠的第一半导体芯片320的数目可以是例如8个至32个。第一芯片凸块326可以分别设置在第一半导体芯片320之间。这里，最顶部的第一半导体芯片320可以不具有第一穿透电极324。另外，最顶部的第一半导体芯片320可以比设置在其下方的其余第一半导体芯片320厚。
尽管未示出，但是粘合层可以设置在相邻的第一半导体芯片320之间。粘合层可以是或包括非导电膜(NCF)。粘合层可以介于相邻的第一半导体芯片320之间以及第一芯片凸块326之间，以防止在第一芯片凸块326之间形成短路。
第一模制层330可以设置在基体半导体芯片310的上表面上。第一模制层330可以覆盖基体半导体芯片310并且可以包围第一半导体芯片320。第一模制层330的上表面可以与最上面的第一半导体芯片320的上表面共面，并且最上面的第一半导体芯片320可以暴露于第一模制层330的外部。第一模制层330可以由绝缘聚合物材料形成或包括绝缘聚合物材料。例如，第一模制层330可以由环氧模制化合物(EMC)形成或包括EMC。
芯片堆叠件CST可以安装在中介体基板200上。例如，芯片堆叠件CST可以通过基体半导体芯片310的第一连接端子316耦接到中介体基板200的第一基板焊盘222。第一连接端子316可以设置在中介体基板200的第一基板焊盘222与基体电路层312之间。
第二底部填充层304可以设置在中介体基板200与芯片堆叠件CST之间。第二底部填充层304可以填充中介体基板200与基体半导体芯片310之间的空间，并且可以包围第一连接端子316。
芯片结构CSS可以设置在中介体基板200上。芯片结构CSS可以与芯片堆叠件CST间隔开。芯片结构CSS可以指连接到第二半导体芯片400并且形成在第二半导体芯片400的同一垂直高度处的结构。芯片堆叠件CST可以指从基体半导体芯片310的底部(或者如果未使用基体芯片，则是最底部的第一芯片320的底部)到最上面的第一芯片320的顶部的包括芯片310和芯片320的芯片堆叠。芯片结构CSS与芯片堆叠件CST之间的距离(例如，水平距离)可以在50μm至100μm的范围内。芯片结构CSS的厚度(例如，在垂直方向上)可以小于芯片堆叠件CST的厚度。芯片堆叠件CST的厚度(例如，在垂直方向上)可以在50μm至200μm的范围内。芯片结构CSS可以包括第二半导体芯片400、第一虚设结构510和第二模制层410。在下文中，将更详细地描述芯片结构CSS的结构。
参考图1至图3，第二半导体芯片400可以由半导体材料(例如，硅(Si))形成或包括半导体材料(例如，硅(Si))。第二半导体芯片400可以包括第二电路层402。第二电路层402可以包括逻辑电路。例如，第二半导体芯片400可以是逻辑芯片。作为示例，第二半导体芯片400可以是片上系统(SOC)。第二半导体芯片400的下表面可以是有源表面，并且第二半导体芯片400的上表面可以是无源表面。第二半导体芯片400的厚度(例如，在垂直方向上)可以在50μm至200μm的范围内。第二半导体芯片400可以具有面向芯片堆叠件CST的第一侧表面400a和不面向芯片堆叠件CST的第二侧表面400b。第二半导体芯片400的第二侧表面400b可以是其上将设置下面将要描述的第一虚设结构510的表面。在图1的实施例中，第二侧表面400b可以是与第一侧表面400a相对的侧表面。第二半导体芯片400的第一侧表面400a可以对应于芯片结构CSS的面向芯片堆叠件CST的侧表面。因此，第二半导体芯片400可以是芯片结构CSS的最靠近芯片堆叠件CST的元件。因此，第二半导体芯片400的第一侧表面400a与芯片堆叠件CST之间的距离可以对应于芯片结构CSS与芯片堆叠件CST之间的距离。第二半导体芯片400的第一侧表面400a与芯片堆叠件CST之间的距离可以在50μm至100μm的范围内。
第一虚设结构510可以设置在第二半导体芯片400的第二侧表面400b上。将理解的是，当元件被称为在另一元件“上”或“耦接到”或“连接到”另一元件时，其可以直接连接到或耦接到另一元件或直接在另一元件上，或者可以存在中间元件。相反，当元件被称为“直接在”另一元件“上”或“直接耦接到”或“直接连接到”另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”(或使用任何形式的词语“接触”)时，在接触点处不存在中间元件。第一虚设结构510可以与第二半导体芯片400的第二侧表面400b间隔开。这里，第二半导体芯片400的第二侧表面400b与第一虚设结构510之间的距离可以小于第二半导体芯片400的第一侧表面400a与芯片堆叠件CST之间的距离。在实施例中，第一虚设结构510可以接触第二半导体芯片400的第二侧表面400b。第一虚设结构510的上表面510u(例如，顶表面)可以位于与第二半导体芯片400的上表面400u(例如，顶表面)相同的高度处(例如，可以与其共面)。第一虚设结构510的下表面510l(例如，底表面)可以位于与第二半导体芯片400的下表面400l(例如，底表面)相同的高度处(例如，可以与其共面)。当在平行于第二半导体芯片400的第二侧表面400b的水平方向上测量时，第一虚设结构510的宽度可以等于第二半导体芯片400的宽度。如本文使用的诸如“相同”、“相等”、“平面”、“共面”、“平行”和“垂直”的术语包括相同或接近相同，包括例如由于制造工艺可能发生的变化。除非上下文或其他陈述另有说明，否则本文中可以使用术语“基本上”来强调该含义。在实施例中，与图1所示的结构不同，第一虚设结构510在平行于第二侧表面400b的水平方向上的宽度可以小于第二半导体芯片400在相同方向上的宽度。第一虚设结构510可以具有面向第二半导体芯片400的第一侧表面510a和不面向第二半导体芯片400的第二侧表面510b。第一虚设结构510的第二侧表面510b可以是与第一侧表面510a相对的侧表面。在实施例中，在第一虚设结构510中没有设置集成电路。第一虚设结构510可以由具有高热导率的材料中的至少一种形成或包括具有高热导率的材料中的至少一种。例如，第一虚设结构510可以由体硅(bulk silicon，Si)形成或包括体硅(Si)。第一虚设结构510可以是材料块(例如，硅或具有平行六面体(例如长方体)形状的其他导热材料)，并且可以被描述为虚设块或虚设基板。第一虚设结构510可以是单个一体化的材料块。体硅(Si)可以是已经分离的一块硅锭(例如，一块分离的硅晶片)，并且不包括任何集成电路或处理层。
第二模制层410可以介于第二半导体芯片400与第一虚设结构510之间。第二模制层410可以填充第二半导体芯片400与第一虚设结构510之间的空间。第二模制层410可以接触第二半导体芯片400和第一虚设结构510。第二模制层410可以将第二半导体芯片400连接到第一虚设结构510。可以通过第二模制层410来组合第二半导体芯片400和第一虚设结构510。第二模制层410的上表面可以位于与第一虚设结构510的上表面510u和第二半导体芯片400的上表面400u相同的高度(例如，垂直高度)处。换言之，第二模制层410的上表面、第一虚设结构510的上表面510u和第二半导体芯片400的上表面400u可以彼此共面。第二模制层410的下表面可以位于与第一虚设结构510的下表面510l和第二半导体芯片400的下表面400l相同的高度(例如，垂直高度)处。换言之，第二模制层410的下表面、第一虚设结构510的下表面510l和第二半导体芯片400的下表面400l可以彼此共面。第二模制层410可以由绝缘材料(例如，环氧模制化合物(EMC))或粘合剂材料形成，或包括绝缘材料(例如，环氧模制化合物(EMC))或粘合剂材料。在实施例中，第一虚设结构510可以接触第二半导体芯片400的第二侧表面400b，在这种情况下，第二模制层410可以不设置在第二半导体芯片400与第一虚设结构510之间。另外，在一些实施例中，第二模制层410可以不接触第一虚设结构510的第二侧表面510b。例如，第一虚设结构510的第二侧表面510b可以暴露于封装件的外部。
根据本发明构思的示例实施例，因为具有高导热率的第一虚设结构510设置在第二半导体芯片400的表面上，所以在第二半导体芯片400中产生的热可以通过第一虚设结构510的暴露的第二侧表面510b容易地排出到外部。此外，因为第一虚设结构510设置在第二半导体芯片400的不面向芯片堆叠件CST的第二侧表面400b上，而不是设置在第二半导体芯片400的面向芯片堆叠件CST的第一侧表面400a上，所以在第二半导体芯片400中产生的热可以通过第一虚设结构510被引导并排出到外部。因此，可以提高半导体封装件的散热效率。
图1示出了其中第二半导体芯片400的靠近第一虚设结构510的第二侧表面400b与第二半导体芯片400的第一侧表面400a相对的示例，但是本发明构思不限于该示例。如图4所示，第二半导体芯片400的面向第一虚设结构510的第二侧表面400c可以是连接到第一侧表面400a的侧表面。第一虚设结构510可以设置在第二半导体芯片400的第二侧表面400c上。在这种情况下，不仅第二半导体芯片400的第一侧表面400a而且第一虚设结构510的一个侧表面可以设置为面向芯片堆叠件CST，并且第一虚设结构510与第二半导体芯片400之间的第二模制层410也可以具有面向芯片堆叠件CST的侧表面。这里，从第二半导体芯片400、第一虚设结构510和第二模制层410到芯片堆叠件CST的距离可以在50μm至100μm的范围内。
在实施例中，可以设置多个第一虚设结构510。这里，第一虚设结构510可以设置在第二半导体芯片400的除了第一侧表面400a之外的至少两个侧表面上。然而，将基于图1的实施例给出以下描述。
参考图1至图3，第二连接端子404可以设置在芯片结构CSS的第二半导体芯片400的下表面400l上。第二连接端子404可以电连接到第二电路层402的输入/输出电路(例如，逻辑电路)、电源电路或接地电路。
芯片结构CSS可以安装在中介体基板200上。例如，芯片结构CSS可以通过第二连接端子404耦接到中介体基板200的第二基板焊盘224。第二连接端子404可以设置在中介体基板200的第二基板焊盘224与第二半导体芯片400的第二电路层402之间。因为使用第二连接端子404将芯片结构CSS安装在中介体基板200上，所以芯片结构CSS的下表面可以与中介体基板200间隔开。例如，第二半导体芯片400的下表面400l和第一虚设结构510的下表面可以与中介体基板200的上表面间隔开。第一虚设结构510可以不电连接到中介体基板200或不在物理上直接连接到中介体基板200。
第三底部填充层408可以设置在中介体基板200与芯片结构CSS之间。第三底部填充层408可以填充中介体基板200与第二半导体芯片400之间的空间，并且可以包围第二连接端子404。第三底部填充层408可以延伸到中介体基板200与第一虚设结构510之间的区域中。第一虚设结构510可以通过第三底部填充层408与中介体基板200间隔开。第三底部填充层408的宽度可以大于或小于芯片结构CSS的宽度。因此，当在平面图中观察时，第一虚设结构510和第二半导体芯片400可以与第三底部填充层408交叠。
第二虚设结构520可以设置在芯片结构CSS上。第二虚设结构520可以附接到芯片结构CSS的上表面。例如，第二虚设结构520可以附接到第二半导体芯片400的整个上表面400u。因此，整个第二半导体芯片400可以与第二虚设结构520的至少一部分交叠。第二虚设结构520可以附接到第一虚设结构510的上表面510u和第二模制层410的上表面。第二虚设结构520的上表面可以位于与芯片堆叠件CST的上表面相同的高度处。在实施例中，在第二虚设结构520中没有设置集成电路。第二虚设结构520可以由具有高导热率的材料中的至少一种形成或包括具有高导热率的材料中的至少一种。例如，第二虚设结构520可以由体硅(Si)形成或包括体硅(Si)。第二虚设结构520可以是材料块(例如，硅或具有平行六面体(例如长方体)形状的其他导热材料)，并且可以被描述为虚设块、或虚设基板、或虚设板。第二虚设结构520可以是单一的一体化的材料块。
可以使用粘合层522将第二虚设结构520附接到芯片结构CSS的上表面。粘合层522可以由热界面材料(TIM)(例如，热脂)形成或包括该热界面材料。
根据本发明构思的示例实施例，因为具有高导热率的第二虚设结构520设置在第二半导体芯片400的上表面400u上，所以在第二半导体芯片400中产生的热可以容易地排出到第二虚设结构520上的外部空间。具体地，因为具有高导热率的第一虚设结构510和第二虚设结构520设置在第二半导体芯片400的侧表面和上表面400u上，所以在第二半导体芯片400中产生的热可以容易地排出到外部。因此，可以提高半导体封装件的散热效率。第二虚设结构520可以由传导热的金属或半导体材料形成。
第三模制层600可以设置在中介体基板200上。第三模制层600可以覆盖中介体基板200的上表面。第三模制层600可以设置为包围芯片堆叠件CST、芯片结构CSS和第二虚设结构520。第三模制层600可以由绝缘材料形成或包括绝缘材料。例如，第三模制层600可以由环氧模制化合物(EMC)形成或包括EMC。第三模制层600可以由与第一虚设结构510和第二虚设结构520不同的材料形成，或包括与第一虚设结构510和第二虚设结构520不同的材料。与第二模制层410组合的第三模制层600可以一起被描述为模制层。
图5是示出了根据本发明构思的示例实施例的半导体封装件的平面图。图6是沿着图5的线II-II'截取的截面图，以示出根据本发明构思的示例实施例的半导体封装件。为了简明描述，先前参考图1至图4描述的元件可以由相同的附图标记标识，而不重复其重叠描述。即，下面将主要描述与图1至图4的实施例中的技术特征不同的技术特征。
参考图5和图6，芯片结构CSS可以设置在中介体基板200上。芯片结构CSS可以包括第二半导体芯片400、第一虚设结构510和第二模制层410。
第二半导体芯片400可以具有面向芯片堆叠件CST的第一侧表面400a和不面向芯片堆叠件CST的第二侧表面400b。在实施例中，第二侧表面400b可以与第一侧表面400a相对。第二半导体芯片400的第一侧表面400a可以对应于芯片结构CSS的面向芯片堆叠件CST的侧表面。第二半导体芯片400可以具有位于第一侧表面400a与第二侧表面400b之间的第三侧表面400c。
第一虚设结构510可以设置在第二半导体芯片400的第二侧表面400b上。第一虚设结构510可以与第二半导体芯片400的第二侧表面400b间隔开。当在平行于第二半导体芯片400的第二侧表面400b的水平方向上测量时，第一虚设结构510的宽度可以等于或小于第二半导体芯片400的宽度。第一虚设结构510可以具有面向第二半导体芯片400的第一侧表面510a和不面向第二半导体芯片400的第二侧表面510b。第一虚设结构510的第二侧表面510b可以是与第一侧表面510a相对的侧表面。第一虚设结构510可以具有位于第一侧表面510a与第二侧表面510b之间的第三侧表面510c。
第二模制层410可以介于第二半导体芯片400与第一虚设结构510之间。第二模制层410可以填充第二半导体芯片400与第一虚设结构510之间的空间。第二模制层410可以接触第二半导体芯片400和第一虚设结构510。当在平面图中观察时，第二模制层410可以设置成包围第二半导体芯片400。例如，第二模制层410可以从第二半导体芯片400与第一虚设结构510之间的区域延伸到第二半导体芯片400的第二侧表面400b和第三侧表面400c上的区域。第二模制层410可以覆盖第二半导体芯片400的第一侧表面400a、第二侧表面400b和第三侧表面400c。第二半导体芯片400可以由第二模制层410保护。第二模制层410可以包围第一虚设结构510的至少一部分。例如，第二模制层410可以从第二半导体芯片400与第一虚设结构510之间的区域延伸到第一虚设结构510的第三侧表面510c上的区域。第二模制层410可以覆盖第一虚设结构510的第一侧表面510a和第三侧表面510c。第一虚设结构510的第二侧表面510b可以不被第二模制层410覆盖并且可以暴露于外部。因此，在第二半导体芯片400中产生的热可以容易地通过第一虚设结构510的第二侧表面510b排出到外部。
在另一实施例中，第一虚设结构510可以设置在第二半导体芯片400的一个第三侧表面400c上。在这种情况下，除了背离第二半导体芯片400的侧表面之外，第二模制层410可以覆盖第一虚设结构510的剩余侧表面。
根据本发明构思的示例实施例，第二模制层410可以设置为包围第二半导体芯片400的侧表面400a、400b和400c以及第一虚设结构510的侧表面510a、510b和510c的至少一部分(例如，510a和510c)。因此，第二半导体芯片400和第一虚设结构510可以通过第二模制层410彼此牢固地组合，并且可以保护第二半导体芯片400和第一虚设结构510免受外部冲击。因此，可以实现具有改善的散热特性和改善的结构稳定性的半导体封装件。
图7是示出了根据本发明构思的示例实施例的半导体封装件的平面图。图8至图10是分别沿着图7的线III-III'、IV-IV'和V-V'截取的截面图，以示出根据本发明构思的示例实施例的半导体封装件。
参考图7至图10，可以设置多个芯片堆叠件CST。芯片堆叠件CST可以设置在中介体基板200上以彼此间隔开。当在平面图中观察时，芯片结构CSS可以设置在芯片堆叠件CST之间。例如，芯片堆叠件CST可以沿着芯片结构CSS的垂直于第一方向D1的侧表面布置，并且沿着芯片结构CSS的垂直于与第一方向D1反平行的第二方向D2的相对侧表面布置。
图7示出了两个芯片堆叠件CST沿着芯片结构CSS的垂直于第一方向D1和第二方向D2的相对侧表面布置的示例，但是本发明构思不限于该示例。例如，一个或更多个芯片堆叠件CST可以沿着芯片结构CSS的相对侧表面布置。此外，在图7的实施例中，芯片堆叠件CST被示出为位于芯片结构CSS的两个相对的侧表面上，但是本发明构思不限于该示例。除了芯片结构CSS的剩余的一个侧表面之外，芯片堆叠件CST可以设置在芯片结构CSS的三个侧表面上。
芯片结构CSS可以设置在中介体基板200上。芯片结构CSS可以与芯片堆叠件CST间隔开。芯片结构CSS可以包括第二半导体芯片400、第一虚设结构510和第二模制层410。
第二半导体芯片400可以具有第一侧表面400a和第二侧表面400b。第一侧表面400a可以是第二半导体芯片400的基本上垂直于第一方向D1和第二方向D2的侧表面。第一侧表面400a可以是第二半导体芯片400的面向芯片堆叠件CST的侧表面，并且第二侧表面400b可以是第二半导体芯片400的不面向芯片堆叠件CST的侧表面。第二半导体芯片400的第一侧表面400a可以对应于芯片结构CSS的面向芯片堆叠件CST的侧表面。
第一虚设结构510可以设置在第二半导体芯片400的第二侧表面400b上。每个第一虚设结构510可以设置在第二半导体芯片400的对应的第二侧表面400b上。第一虚设结构510可以与第二半导体芯片400的第二侧表面400b间隔开。这里，第二半导体芯片400的第二侧表面400b与第一虚设结构510之间的距离可以小于第二半导体芯片400的第一侧表面400a与芯片堆叠件CST之间的距离。每个第一虚设结构510可以具有面向第二半导体芯片400的第一侧表面510a和不面向第二半导体芯片400的第二侧表面510b。第二侧表面510b可以是第一虚设结构510的与第一侧表面510a相对的侧表面。
第二模制层410可以设置在第二半导体芯片400与第一虚设结构510之间。每个第二模制层410可以介于对应的第一虚设结构510与第二半导体芯片400之间。第二模制层410可以填充第二半导体芯片400与第一虚设结构510之间的空间。第二模制层410可以将第二半导体芯片400连接到第一虚设结构510。换言之，第二半导体芯片400和第一虚设结构510可以通过第二模制层410组合。在一个实施例中，第一虚设结构510可以设置成接触第二半导体芯片400，在这种情况下，可以不设置第二模制层410。在这种情况下，第一虚设结构510可以接触第二半导体芯片400的第二侧表面400b。尽管未示出，但是在一个实施例中，第一虚设结构510的第二侧表面510b可以暴露于外部。
根据本发明构思的示例实施例，因为第一虚设结构510设置在第二半导体芯片400的不面向芯片堆叠件CST的侧表面400b上，而不是设置在第二半导体芯片400的面向芯片堆叠件CST的侧表面400a上，所以在第二半导体芯片400中产生的热可以通过第一虚设结构510直接排出到外部。因此，可以改善半导体封装件的散热效率。
第二连接端子404可以设置在芯片结构CSS的第二半导体芯片400的下表面上。芯片结构CSS可以安装在中介体基板200上。例如，芯片结构CSS可以通过第二连接端子404耦接到中介体基板200的第二基板焊盘224。第三底部填充层408可以设置在中介体基板200与芯片结构CSS之间。
第二虚设结构520可以设置在芯片结构CSS上。第二虚设结构520可以附接到芯片结构CSS的上表面。例如，第二虚设结构520可以附接到第二半导体芯片400的整个上表面。在一个实施例中，整个第二半导体芯片400可以与第二虚设结构520的至少一部分交叠。第二虚设结构520可以附接到第一虚设结构510的上表面和第二模制层410的上表面。第二虚设结构520的上表面可以位于与芯片堆叠件CST的上表面相同的高度处。
图11A至图15A是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的平面图。图11B至图15B是分别沿着图11A至图15A的线Ⅵ-Ⅵ'截取的截面图，以示出根据本发明构思的示例实施例的制造半导体封装件的方法。图16是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的截面图。
参考图11A和图11B，可以提供第二半导体芯片400。第二半导体芯片400可以由半导体材料(例如，硅(Si))形成或包括半导体材料(例如，硅(Si))。第二半导体芯片400可以包括第二电路层402。第二电路层402可以包括逻辑电路。例如，第二半导体芯片400可以是逻辑芯片。第二半导体芯片400的下表面可以是有源表面，并且第二半导体芯片400的上表面可以是无源表面。第二半导体芯片400可以具有200μm或更厚的厚度。第二半导体芯片400可以具有彼此相对的第一侧表面400a和设置在第一侧表面400a之间的第二侧表面400b。
可以提供第一虚设结构510。第一虚设结构510可以具有200μm或更厚的厚度。第一虚设结构510在第一水平方向上的宽度可以等于或小于第二半导体芯片400在第一水平方向上的宽度。第一虚设结构510可以具有彼此相对的第一侧表面510a和第二侧表面510b。在第一虚设结构510中可以不设置集成电路。第一虚设结构510可以由具有高导热率的材料中的至少一种形成或包括具有高导热率的材料中的至少一种。例如，第一虚设结构510可以由体硅(Si)形成或包括体硅(Si)。
可以提供载体基板700。载体基板700可以是包括玻璃或聚合物或由玻璃或聚合物形成的绝缘基板，或者是包括金属材料或由金属材料形成的导电基板。
可以在载体基板700的上表面上设置粘合构件710。在实施例中，粘合构件710可以包括粘合带。
可以将第二半导体芯片400和第一虚设结构510附接到载体基板700。可以使用粘合构件710将第二半导体芯片400和第一虚设结构510附接到载体基板700。这里，在第二半导体芯片400的芯片焊盘具有延伸到第二半导体芯片400的下表面下方的区域中的结构的情况下，第二半导体芯片400的芯片焊盘可以插入粘合构件710中。每个第一虚设结构510可以设置为与第二半导体芯片400的对应的第二侧表面400b相邻。第一虚设结构510的第一侧表面510a可以面向第二半导体芯片400的一个第二侧表面400b。
参考图12A和图12B，可以形成第二模制层410。例如，可以通过用绝缘材料涂覆载体基板700来形成第二模制层410。第二模制层410可以覆盖第二半导体芯片400和第一虚设结构510。第二模制层410可以填充第二半导体芯片400与第一虚设结构510之间的空间。第二半导体芯片400和第一虚设结构510可以掩埋在第二模制层410中并且可以不暴露于外部。第二模制层410的下表面(例如，底表面)、第一虚设结构510的下表面(例如，底表面)和第二半导体芯片400的下表面(例如，底表面)可以彼此共面。第二模制层410可以由绝缘材料(例如，环氧模制化合物(EMC))或粘合剂材料形成或包括绝缘材料(例如，环氧模制化合物(EMC))或粘合剂材料。
参考图13A和图13B，可以对第二模制层410执行平坦化工艺以暴露第二半导体芯片400的上表面。平坦化工艺可以包括回蚀工艺或化学机械抛光(CMP)工艺。平坦化工艺的结果是，第二半导体芯片400的上表面和第一虚设结构510的上表面可以暴露于外部。在实施例中，可以在第二半导体芯片400的上表面和第一虚设结构510的上表面暴露于外部之后，进一步执行平坦化工艺。可以执行平坦化工艺直到第二半导体芯片400具有特定厚度。即，平坦化工艺可以对应于减薄工艺。例如，可以执行平坦化工艺，使得第二半导体芯片400具有在50μm至200μm的范围内的厚度。作为平坦化工艺的结果，第二模制层410、第一虚设结构510和第二半导体芯片400可以具有彼此共面的上表面(例如，顶表面)。
参考图14A和图14B，可以沿着锯切线SL执行锯切工艺。锯切线SL可以限定在第一虚设结构510的第一侧表面510a与第二侧表面510b之间，并且平行于第一侧表面510a和第二侧表面510b。可以通过锯切工艺顺序地切割第一虚设结构510、粘合构件710和载体基板700。因此，第一虚设结构510的第二侧表面510b可以暴露于外部。
可以通过上述工艺制造芯片结构CSS。
参考图15A和图15B，可以将芯片结构CSS与载体基板700分开。例如，可以通过去除粘合构件710来使载体基板700脱离芯片结构CSS。例如，可以通过化学方法完全去除粘合构件710。或者，可以通过物理方法使芯片结构CSS脱离载体基板700和粘合构件710。因此，芯片结构CSS的下表面可以暴露于外部。例如，第二半导体芯片400的下表面、第一虚设结构510的下表面和第二模制层410的下表面可以暴露于外部。这里，第二半导体芯片400的暴露的下表面可以是第二半导体芯片400的有源表面。第二半导体芯片400的下表面、第一虚设结构510的下表面和第二模制层410的下表面可以彼此共面。
参考图7和图16，可以提供中介体基板200。中介体基板200可以包括至少两个基板布线层。每个基板布线层可以包括基板绝缘图案210和设置在基板绝缘图案210中的基板布线图案220。最上面的基板布线层的基板布线图案220的头部可以对应于中介体基板200的基板焊盘222和224。基板焊盘222和224可以包括用于安装芯片堆叠件CST的第一基板焊盘222和用于安装芯片结构CSS的第二基板焊盘224。第三基板焊盘226可以设置在最下面的基板布线层下方。
可以在中介体基板200上设置芯片堆叠件CST和芯片结构CSS。芯片堆叠件CST可以设置为具有与图1中的特征基本相同或相似的特征。例如，芯片堆叠件CST可以包括基体基板310、堆叠在基体基板310上的第一半导体芯片320以及包围第一半导体芯片320的第一模制层330。
可以将芯片堆叠件CST安装在中介体基板200上。芯片堆叠件CST可以以倒装芯片接合方式安装在中介体基板200上。可以在芯片堆叠件CST的下表面上设置第一连接端子316。第一连接端子316可以包括焊料球或焊料凸块。可以在芯片堆叠件CST的下表面上设置第二底部填充层304，以包围第一连接端子316。例如，第二底部填充层304可以是非导电粘合剂或非导电膜。在第二底部填充层304是非导电粘合剂的情况下，可以通过滴涂(dispensing)方法在芯片堆叠件CST上形成液体非导电粘合剂。在第二底部填充层304是非导电膜的情况下，非导电膜可以附接到芯片堆叠件CST。此后，可以使芯片堆叠件CST对准，以使第一连接端子316位于中介体基板200的第一基板焊盘222上，然后，可以对芯片堆叠件CST执行回流工艺。
可以将芯片结构CSS安装在中介体基板200上。例如，芯片结构CSS可以以倒装芯片接合方式安装在中介体基板200上。可以在芯片结构CSS的第二半导体芯片400的下表面上设置第二连接端子404。第二连接端子404可以包括焊料球或焊料凸块。可以在芯片结构CSS的下表面上设置第三底部填充层408，以包围第二连接端子404。在实施例中，第三底部填充层408可以是非导电粘合剂或非导电膜。在第三底部填充层408是非导电粘合剂的情况下，可以通过滴涂方法在芯片结构CSS上形成液体非导电粘合剂。在第三底部填充层408是非导电膜的情况下，非导电膜可以附接到芯片结构CSS。接下来，可以使芯片结构CSS对准，以使第二连接端子404位于中介体基板200的第二基板焊盘224上，然后可以对芯片结构CSS执行回流工艺。芯片结构CSS可以通过第二连接端子404与中介体基板200间隔开，并且第一虚设结构510可以与中介体基板200间隔开。在一个实施例中，可以同时执行安装芯片结构CSS和安装芯片堆叠件CST的步骤。芯片堆叠件CST可以设置在芯片结构CSS的第二半导体芯片400的第一侧表面400a附近。
根据本发明构思的示例实施例，因为对芯片结构CSS执行减薄工艺，所以可以减小第二半导体芯片400的厚度。在作为芯片结构CSS的安装工艺的一部分执行的回流工艺中，可以抑制包含硅(Si)的第二半导体芯片400的翘曲问题。因此，可以防止在第二半导体芯片400过度远离中介体基板200时可能发生的第二连接端子404与中介体基板200之间的分离(decoupling)问题。此外，可以防止当第二半导体芯片400定位成过度靠近中介体基板200时可能发生的第二连接端子404之间或第二半导体芯片400与中介体基板200的第二基板焊盘224之间的短路问题。因此，可以减少制造半导体封装件的工艺中的故障，并且实现具有改善的结构稳定性的半导体封装件。
进一步参考图7至图10，可以将第二虚设结构520附接到芯片结构CSS。可以将第二虚设结构520附接到芯片结构CSS的上表面。例如，可以使用粘合层522将第二虚设结构520附接到芯片结构CSS的上表面。第一虚设结构510可以由具有高热导率的材料中的至少一种形成或包括具有高热导率的材料中的至少一种。例如，第一虚设结构510可以由体硅(Si)形成或包括体硅(Si)。粘合层522可以由热界面材料(TIM)(例如，热脂)形成或包括该热界面材料。
可以形成第三模制层600。例如，可以通过用绝缘材料涂覆中介体基板200来形成第三模制层600。第三模制层600可以覆盖芯片堆叠件CST、芯片结构CSS和第二虚设结构520。此后，可以对第三模制层600执行研磨工艺。结果，可以部分地去除第三模制层600的上部。第三模制层600可以具有与芯片堆叠件CST的上表面和第二虚设结构520的上表面共面的上表面。
在根据本发明构思的示例实施例的半导体封装件中，因为在半导体芯片的至少一个表面上设置具有高导热率的第一虚设结构，所以在半导体芯片中产生的热可以容易地通过第一虚设结构的侧表面排出到外部，该侧表面可以相对于半导体封装件的模制层暴露。特别地，因为第一虚设结构设置在半导体芯片的不面向芯片堆叠件的侧表面上，而不是设置在半导体芯片的面向芯片堆叠件的侧表面上，所以在半导体芯片中产生的热可以通过第一虚设结构直接排放到外部。因此，可以改善半导体封装件的散热效率。
此外，因为具有高导热率的第二虚设结构设置在半导体芯片的上表面上，所以在半导体芯片中产生的热可以容易地排放到第二虚设结构上的外部空间。特别地，因为具有高导热率的第一虚设结构和第二虚设结构设置在半导体芯片的表面和上表面上，所以在半导体芯片中产生的热可以容易地排放到外部。因此，可以进一步改善半导体封装件的散热效率。
在根据本发明构思的示例实施例的制造半导体封装件的方法中，可以对芯片结构执行减薄工艺以减小半导体芯片的厚度。在作为安装芯片结构的工艺的一部分执行的回流工艺中，可以抑制包含硅的半导体芯片的翘曲问题。结果，可以减少制造半导体封装件的工艺中的故障，并且可以实现具有改善的结构稳定性的半导体封装件。
虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。
诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其他地方用不同的序数(例如，说明书或另一权利要求中的“第二”)描述。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
基板；
芯片结构，所述芯片结构安装在所述基板上；以及
第一虚设块，所述第一虚设块设置在所述芯片结构的顶表面上，
其中，所述芯片结构包括：
第一半导体芯片；
第二虚设块，所述第二虚设块设置在所述第一半导体芯片的一侧；以及
模制层，所述模制层接触所述第一半导体芯片和所述第二虚设块，并且
其中，所述第一半导体芯片的底表面、所述第二虚设块的底表面和所述模制层的底表面彼此共面。
2.根据权利要求1所述的半导体封装件，其中，所述芯片结构通过设置在所述第一半导体芯片与所述基板之间的连接端子电连接到所述基板。
3.根据权利要求2所述的半导体封装件，所述半导体封装件还包括：底部填充层，所述底部填充层填充所述芯片结构与所述基板之间的空间并且包围所述连接端子，
其中，所述第二虚设块通过所述底部填充层与所述基板间隔开。
4.根据权利要求3所述的半导体封装件，其中，所述底部填充层在第一水平方向上的宽度大于所述芯片结构在所述第一水平方向上的宽度。
5.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片的顶表面、所述第二虚设块的顶表面和所述模制层的顶表面彼此共面。
6.根据权利要求1所述的半导体封装件，其中，所述第二虚设块包括面向所述第一半导体芯片的第一侧表面和与所述第一侧表面相对的第二侧表面，并且
所述第二虚设块的所述第二侧表面暴露于所述模制层的外部。
7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：芯片堆叠件，所述芯片堆叠件安装在所述基板上并且与所述芯片结构间隔开，
其中，所述芯片堆叠件包括垂直堆叠在所述基板上的多个第二半导体芯片，并且
其中，所述第二虚设块设置在所述第一半导体芯片的不面向所述芯片堆叠件的侧表面上。
8.根据权利要求7所述的半导体封装件，其中，所述第一半导体芯片与所述芯片堆叠件之间的在第一水平方向上的第一距离大于所述第一半导体芯片与所述第二虚设块之间的在所述第一水平方向上的第二距离。
9.根据权利要求7所述的半导体封装件，其中，所述芯片堆叠件的上表面设置在与所述第一虚设块的上表面相同的高度处。
10.根据权利要求1所述的半导体封装件，其中，当在平面图中观察时，整个所述第一半导体芯片与所述第一虚设块的至少一部分交叠。
11.一种半导体封装件，所述半导体封装件包括：
封装基板；
中介体基板，所述中介体基板设置在所述封装基板上；
芯片堆叠件，所述芯片堆叠件安装在所述中介体基板上，并且包括垂直堆叠的多个第一半导体芯片；
第二半导体芯片，所述第二半导体芯片安装在所述中介体基板上并且与所述芯片堆叠件水平地间隔开，所述第二半导体芯片具有面向所述芯片堆叠件的第一侧表面、与所述第一侧表面相邻的第二侧表面以及与所述第一侧表面相对的第三侧表面；
第一虚设结构，所述第一虚设结构设置在所述第二半导体芯片的所述第二侧表面和所述第二半导体芯片的所述第三侧表面中的一者上；以及
底部填充层，所述底部填充层填充所述第二半导体芯片与所述中介体基板之间以及所述第一虚设结构与所述中介体基板之间的空间，
其中，所述第一虚设结构通过所述底部填充层与所述中介体基板间隔开，并且
其中，所述第一虚设结构包括体硅。
12.根据权利要求11所述的半导体封装件，所述半导体封装件还包括接触所述第二半导体芯片和所述第一虚设结构的模制层，
其中，所述模制层设置为填充所述第二半导体芯片与所述第一虚设结构之间的空间。
13.根据权利要求12所述的半导体封装件，其中，所述第二半导体芯片的底表面、所述第一虚设结构的底表面和所述模制层的底表面彼此共面。
14.根据权利要求12所述的半导体封装件，其中，所述第一虚设结构具有面向所述第二半导体芯片的第一侧表面和与所述第一侧表面相对的第二侧表面，并且所述第一虚设结构的所述第二侧表面暴露于所述模制层的外部。
15.根据权利要求11所述的半导体封装件，其中，所述第二半导体芯片的顶表面与所述第一虚设结构的顶表面共面。
16.根据权利要求11所述的半导体封装件，其中，所述第二半导体芯片通过设置在所述第二半导体芯片与所述中介体基板之间的连接端子电连接到所述中介体基板，并且
所述底部填充层设置成包围所述连接端子。
17.根据权利要求11所述的半导体封装件，其中，所述第二半导体芯片与所述芯片堆叠件之间的在第一水平方向上的第一距离大于所述第二半导体芯片与所述第一虚设结构之间的在所述第一水平方向上的第二距离。
18.根据权利要求11所述的半导体封装件，其中，所述半导体封装件还包括：第二虚设结构，所述第二虚设结构附接到所述第二半导体芯片的顶表面。
19.根据权利要求18所述的半导体封装件，其中，所述芯片堆叠件的顶表面设置在与所述第二虚设结构的顶表面相同的高度处。
20.一种半导体封装件，所述半导体封装件包括：
基板；
芯片堆叠件，所述芯片堆叠件安装在所述基板上，并且包括垂直堆叠的多个第一半导体芯片；
芯片结构，所述芯片结构安装在所述基板上并且与所述芯片堆叠件水平地间隔开；
第一虚设结构，所述第一虚设结构设置在所述芯片结构上；以及
第一模制层，所述第一模制层设置在所述基板上并且包围所述芯片堆叠件、所述芯片结构和所述第一虚设结构，
其中，所述芯片结构包括：
第二半导体芯片，所述第二半导体芯片具有面向所述芯片堆叠件的第一侧表面、与所述第一侧表面相邻的第二侧表面以及与所述第一侧表面相对的第三侧表面；
第二虚设结构，所述第二虚设结构设置在所述第二半导体芯片的所述第二侧表面或所述第二半导体芯片的所述第三侧表面上；以及
第二模制层，所述第二模制层设置在所述第二半导体芯片与所述第二虚设结构之间，以将所述第二半导体芯片连接到所述第二虚设结构，
其中，所述第一虚设结构附接到所述第二半导体芯片的上表面和所述第二虚设结构的上表面，
其中，所述芯片结构通过位于所述第二半导体芯片下方的连接端子安装在所述基板上，并且
其中，所述第二虚设结构与所述基板间隔开。
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