CN115050717A - 半导体封装衬底、其制造方法、半导体封装及其制造方法 - Google Patents

半导体封装衬底、其制造方法、半导体封装及其制造方法 Download PDF

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金沅彬
姜圣日
裵仁燮
尹东陈
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Abstract

本发明为了一种易于焊接的半导体封装衬底及其制造方法，提供一种半导体封装衬底，其具备：基底层，其包括导电物质，且具有第一表面和与所述第一表面相对的第二表面，且具有位于所述第一表面的第一凹槽或第一沟槽以及位于所述第二表面的第二凹槽或第二沟槽；第一树脂，其掩埋在位于所述基底层的所述第一表面的所述第一凹槽或第一沟槽中；以及凹槽部，其位于所述基底层的所述第一表面的至少一拐点，且基于所述第一表面的深度为所述基底层的厚度的1/2或更大。

Description

半导体封装衬底、其制造方法、半导体封装及其制造方法
技术领域
本发明涉及一种半导体封装衬底、其制造方法、半导体封装及其制造方法，更具体地，涉及一种易于焊接的半导体封装衬底制造方法、使用所述方法制造的半导体封装衬底及其制造方法。
背景技术
半导体器件被封装在半导体封装衬底中使用，用于这种封装的半导体封装衬底具有精细电路图案和/或输入/输出(input/output；I/O)端子。随着半导体器件的高性能化和/或高集成化，以及使用其的电子设备的小型化和/或高性能化等，半导体封装衬底的精细电路图案等的线宽变得更窄，并且其复杂度变得更高。
现有的半导体封装衬底通过以下过程来制造：通过使用与铜箔(Copper Foil)堆叠在一起的覆铜叠层板(Copper Clad Laminate；CCL)来形成通孔，并且通孔的内部表面被镀覆成将顶部铜箔电连接到底部铜箔，然后使用光刻胶将顶部铜箔和底部铜箔图案化。然而，这种现有的半导体封装衬底制造方法存在制造工艺复杂且精度低的问题。
因而最近，为了简化制造工艺，引入了一种通过用绝缘物质填充导电基底层来制造半导体封装衬底的方法。
发明内容
本发明实施例的目的在于，提供一种易于焊接的半导体封装衬底及其制造方法。然而，这些课题是示例性的，并且本发明的范围不限于此。
根据本发明一方面，提供一种半导体封装衬底，其具备：基底层，其包括导电物质，并且具有第一表面和与所述第一表面相对的第二表面，并且具有位于所述第一表面的第一凹槽或第一沟槽以及位于所述第二表面的第二凹槽或第二沟槽；第一树脂，其掩埋在位于所述基底层的所述第一表面的所述第一凹槽或第一沟槽中；以及凹槽部，其位于所述基底层的所述第一表面的至少一拐点，并且基于所述第一表面的深度为所述基底层的厚度的1/2或更大
在本实施例中，所述凹槽部的深度可以为100μm或更大。
在本实施例中，对应于所述凹槽部的所述基底层的厚度可以为35μm或更大。
在本实施例中，基于对应于所述凹槽部的所述第一表面的所述基底层的宽度可以比基于所述第二表面的所述凹槽部的宽度大30μm或更大。
在本实施例中，可以进一步包括涂层，其设置于除所述第一树脂之外的所述基底层的表面。
在本实施例中，所述第一树脂的至少一部分可以通过所述凹槽部暴露在外部。
在本实施例中，可以进一步包括第二树脂，其掩埋在位于所述基底层的所述第二表面的所述第二凹槽或第二沟槽中。
在本实施例中，基于对应于所述凹槽部的所述第一表面的所述基底层的宽度可以与基于所述第二表面的所述凹槽部的宽度相同。
根据本发明另一方面，提供一种半导体封装，其具备：半导体封装衬底；以及半导体芯片，其实装在所述半导体封装衬底上。
根据本发明再一方面，提供一种半导体封装衬底制造方法，其包括：制备具有第一表面和第二表面的由导电材料制成的基底层；在所述基底层的第一表面上形成第一凹槽或第一沟槽；用第一树脂填充所述第一凹槽或所述第一沟槽；固化所述第一树脂；去除过度填充在所述第一凹槽或所述第一沟槽中的第一树脂的暴露部分；在基底层的第二表面上形成第二凹槽或第二沟槽，以暴露填充在第一凹槽或第一沟槽中的第一树脂的至少一部分；以及在基底层的第一表面上形成第三凹槽，其中，所述第三凹槽的深度为所述基底层的厚度的1/2或更大。
在本实施例中，形成所述基底层的所述第二凹槽或第二沟槽可以与形成所述第三凹槽同时执行。
在本实施例中，所述第三凹槽可以具有沿第一方向的宽度和沿与所述第一方向相交的第二方向的长度，并且切割区域的宽度可以小于所述第三凹槽的长度。
在本实施例中，所述第三凹槽的深度可以形成为100μm或更大。
在本实施例中，对应于所述第三凹槽的所述基底层的厚度可以形成为35μm或更大。
在本实施例中，从所述第二表面侧观察到的对应于所述第三凹槽的所述基底层的宽度可以形成为基于一侧等于或大于从所述第一表面侧观察到的所述第三凹槽的宽度。
在本实施例中，所述第一树脂的至少一部分可以通过所述第三凹槽暴露在外部。
在本实施例中，在将第二凹槽或第二沟槽形成在基底层的第二表面上，以暴露填充在所述第一凹槽或第一沟槽中的树脂的至少一部分，以及将第三凹槽形成在所述基底层的第一表面上之间，可以进一步包括：用第二树脂填充所述第二凹槽或第二沟槽。
在本实施例中，基于对应于所述第三凹槽的所述第一表面的所述基底层的宽度可以与基于所述第二表面的所述第三凹槽的宽度相同。
在本实施例中，在将第三凹槽形成在所述基底层的第一表面上，以及沿着穿过所述第三凹槽的中心部的切割区域切割所述基底层之间，可以进一步包括：对通过所述第一表面和所述第二表面暴露的所述基底层的表面进行镀覆来形成涂层。
根据本发明再一方面，提供一种半导体封装制造方法，其进一步包括：将半导体芯片实装在半导体封装衬底上；以及沿着所述第三凹槽切割半导体封装衬底。
上述内容之外的其他方面、特征，以及优点根据以下的附图、权利要求书，以及发明的详细说明，将变得更加明确。
这种一般和特殊方面可以使用系统、方法、计算机程序或系统、方法和计算机程序的任何组合来实施。
附图说明
图1至图5是概略地示出根据本发明一实施例的半导体封装衬底的制造方法的一些工艺的剖面图。
图6是图5的半导体封装衬底的背面图，图7是概略地示出沿图6的A-A’线截取的第三凹槽H3的剖面的剖面图，图8是概略地示出沿图6的B-B’线截取的第三凹槽H3的剖面的剖面图。
图9是概略地示出根据本发明一实施例的半导体封装衬底的制造方法的一些工艺的剖面图。
图10至图12是概略地示出在形成半导体封装衬底之后使用半导体封装衬底形成半导体封装的制造工艺的剖面图。
图13A至图13C是概略地示出根据本发明另一实施例的半导体封装衬底的制造方法的剖面图。
图14是概略地示出包括根据本发明一实施例的半导体封装衬底的半导体封装的剖面图。
图15是概略地示出根据本发明一实施例的半导体封装衬底的凹槽部的透视图。
图16是概略地示出包括根据本发明一实施例的半导体封装衬底的半导体封装的剖面图。
具体实施方式
由于本发明允许各种变更和许多实施例，因此将在附图中示出并详细说明中详细描述特定实施例。参照以下详细后述的实施例以及附图，本发明的效果和特征以及实现该效果和特征的方法将变得更加明确。然而，本发明不仅限于以下公开的实施例，而是可以以各种形式实现。
在下文中，将参照附图详细描述本发明的实施例，并且在参照附图描述时，将相同的附图标记赋予给相同或者对应的构成要素，并且将省略对其重复的描述。
在本说明书中，术语“第一”、“第二”等用于将一个构成要素与其他构成要素区别，而不是具有限定的意义。
在本说明书中，单数的表述包括复数的表述，除非上下文另有明确的说明。
在本说明书中，术语“包括”或者“具有”等意味着存在在本说明书中记载的特征或者构成要素，并且不预先排除添加至少一个其他特征或者构成要素的可能性。
在本说明书中，当说诸如膜、区域、构成要素之类的部分位于另一部分上或上部时，不仅包括其直接位于另一部分的上方，还包括其与另一部分之间介入有另一膜、区域、构成要素等。
在本发明中，当说诸如膜、区域、构成要素之类连接时，包括膜、区域、构成要素等直接连接，或/和另一膜、区域、构成要素等介于膜、区域、构成要素等之间并间接连接。例如，在本说明书中，当说诸如膜、区域、构成要素之类电连接时，包括膜、区域、构成要素等直接电连接，或/和另一膜、区域、构成要素等介于其间并间接电连接。
在本说明书中，“A和/或B”是指是A，或者是B，或者是A和B。并且，“A和B中的至少一个”是指是A，或者是B，或者是A和B。
在本说明书中，x轴、y轴和z轴不限于正交坐标系上的三个轴，并且可以被解释为包括它的广义。例如，x轴、y轴和z轴可以彼此正交，但也可以是指彼此不正交的不同方向。
在本说明书中，在可以不同地实现某种实施例的情况下，特定的工艺顺序可以与所描述的顺序不同地执行。例如，连续描述的两个工艺可以实际上同时执行，或者可以与所描述的顺序相反的顺序执行。
在附图中，为了便于说明，构成要素可以被放大或者缩小其尺寸。例如，为了便于说明，任意地示出了附图中所示的每个构成的尺寸和厚度，因此本发明不必限于所示出的。
图1至图5是概略地示出根据本发明一实施例的半导体封装衬底的制造方法的一些工艺的剖面图。
首先，参照图1，根据本实施例的半导体封装衬底10的制造方法，制备由导电材料制成的基底层100。基底层100可以具有包括导电物质的平板形状。导电物质可以包括诸如Fe、Fe-Ni、Fe-Ni-Co之类的Fe合金和诸如Cu、Cu-Sn、Cu-Zr、Cu-Fe、Cu-Zn之类的Cu合金等。
基底层100是板状，且可以具有彼此相对的第一表面100a和第二表面100b。第一表面100a是指设置为面向地面且作为背面的表面，第二表面100b是指与第一表面100a相对且作为顶部表面的表面。
作为一实施例，基底层100的厚度T0可以为约100μm至500μm，例如可以为约185μm至200μm。
之后，参照图2，在基底层100的第一表面100a上形成第一凹槽或第一沟槽H1。这里，第一凹槽或第一沟槽H1是指不完全穿透基底层100。虽然图2是剖视图，所以未示出，但在平面图中，除基底层100的第一表面100a的第一凹槽或第一沟槽H1之外的剩余部分可理解为沿预定方向延伸或蜿蜒的布线图案。
为了形成这种第一凹槽或第一沟槽H1，将由感光性材料制成的干膜抗蚀剂(DryFilm Resist，DFR)层压在基底层100的第一表面100a上，并且执行曝光和显影等工艺，从而仅暴露出将形成有基底层100的第一凹槽或第一沟槽H1的部分。然后，通过使用诸如氯化铜或氯化铁之类的蚀刻溶液对基底层100的第一表面100a中未由DFR覆盖的部分进行蚀刻，从而如图2所示，在第一表面100a上形成有的第一凹槽或第一沟槽H1可以形成为不穿透基底层100。
基底层100的第一表面100a的未被去除的剩余部分，即除第一凹槽或第一沟槽H1之外的部分可以稍后用作布线图案。因此，优选地，当在基底层100的第一表面100a上形成第一凹槽或第一沟槽H1时，相邻的凹槽和凹槽之间或沟槽和沟槽之间的部分的宽度是常规的布线图案的宽度，即约20μm至30μm。
如图2所示，优选地，当在基底层100的第一表面100a上形成第一凹槽或第一沟槽H1时，第一凹槽或第一沟槽H1的深度是基底层100的厚度的大约80％至90％，但本发明不一定限于此。
当第一凹槽或第一沟槽H1的深度大于其深度时，在半导体封装衬底的制造过程或稍后的封装过程中，可能不容易操控基底层100或半导体封装衬底。另外，在一些情况下，当第一凹槽或第一沟槽H1的深度大于其深度时，在有些情况下，由于在形成第一凹槽或第一沟槽H1时的公差，可以形成穿透基底层100的第一表面100a和第二表面100b的通孔。同时，当第一凹槽或第一沟槽H1的深度小于其深度时，后续工艺在稍后制造半导体封装衬底时可能不容易执行，或者最终所制造的半导体封装衬底的厚度可能过薄。
作为一实施例，可以使用蚀刻溶液通过喷涂料喷涂方法对包含铜(Cu)或铜合金(Cu-alloy)作为主要成分的基底层100进行蚀刻。在此情况下，对第一表面100a进行半(half)蚀刻，从而在铜(Cu)或铜合金(Cu-alloy)材料中实现目标形状。另外，优选地，为了防止材料的变形和因蚀刻而发生的基底层100的穿透，对应于第一凹槽或第一沟槽H1的基底层100的剩余厚度T1形成为至少35μm或更大。
之后，参照图3，用第一树脂110填充基底层100的第一凹槽或第一沟槽H1。如果第一树脂110由不导电的绝缘材料制成就足够了。例如，第一树脂110可以是通过热处理聚合并固化的热固性树脂。这种第一树脂110用于稍后在半导体封装衬底的布线图案之间电绝缘。第一树脂110的填充可以使用液体物质执行，或者可以使用包括第一树脂110成分的固体胶体执行，或者可以使用包含树脂成分的粉末。
同时，虽然未示出，但为了促进第一树脂110和第一凹槽或第一沟槽H1的内侧表面H1-IS之间的粘合力，在填充第一树脂110之前，可以添加通过使用化学方法(例如，镀覆、时蚀刻等)或物理方法(例如，研磨等)增加整个表面的表面粗糙度或表面积的工艺。由此，填充在第一表面100a的第一凹槽或第一沟槽H1中的第一树脂110可以具有高均匀性(lessvoid)和优异的粘合力。
具体地，在用第一树脂110填充基底层100的第一凹槽或第一沟槽H1之前，可以使第一凹槽或第一沟槽H1的内侧表面粗糙化。由此，可以显着增加第一树脂110和基底层100之间的粘合力。可以通过使用离子体处理、紫外线处理或过氧化氢/硫酸基溶液来使基底层100的第一凹槽或第一沟槽H1的内侧表面粗糙化，在此情况下，基底层100的第一凹槽或第一沟槽H1的内部表面的粗糙度可以为150nm或更大。
之后，在填充第一树脂110之后升高温度，并且执行固化(Curing)进行固化工艺。特别地，在液体树脂的情况下，为了防止树脂在固化过程中滴落，可以增加在水平区间停留的时间。
之后，参照图4，当第一树脂110被过度涂布时，可以去除过度涂布的第一树脂110。
在填充第一树脂110中，如图3所示，第一树脂110不仅可以填充基底层100的第一凹槽或第一沟槽H1，还可以覆盖基底层100的第一表面100a的至少一部分。此时，通过去除过度涂布在第一表面100a上的第一树脂110，从而使第一树脂110仅位于基底层100的第一凹槽或第一沟槽H1的内部。
过度涂布的第一树脂110可以通过诸如激光、刷擦、研磨或抛光之类的机械加工来去除，或者可以通过化学第一树脂110蚀刻(Resin Etching)来去除。如此，随着覆盖基底层100的第一表面100a的至少一部分的第一树脂110的一部分被去除，基底层100的第一表面100a可以再次暴露在外部。
当然，可以省略去除过度涂布的第一树脂110。换句话说，在填充第一树脂110时，可以考虑，如图4所示仅填充基底层100的第一凹槽或第一沟槽H1，而不是如图3所示过度填充。然而，在此情况下，基底层100的第一凹槽或第一沟槽H1可能不被第一树脂110适当地填充。
之后，参照图5，通过对基底层100的第二表面100b进行蚀刻来形成第二凹槽或第二沟槽H2，以使填充第一凹槽或第一沟槽H1的第一树脂110被暴露出。
可以通过各种方法来对基底层100的第二表面100b进行蚀刻，一般而言，可以与如图2所述的对基底层100的第一表面100a进行蚀刻的方法相同。例如，将由感光性材料制成的DFR层压在基底层100的第二表面100b上，并且执行曝光和显影等工艺，从而仅暴露出基底层100的第二表面100b的待蚀刻的部分。然后，通过使用诸如氯化铜或氯化铁之类的蚀刻溶液对基底层100的第二表面100b中未由DFR覆盖的部分进行蚀刻，从而如图5所示，使第一树脂110的至少一部分能够暴露在基底层100的第二表面100b上。
通过以上过程，第一树脂110之间的第一导电图案102也出现在基底层100的第一表面100a上，并且第一树脂110之间的第二导电图案104也出现在基底层100的第二表面100b上。在半导体封装衬底的情况下，第二表面100b上的第二导电图案104与第一表面100a上的第一导电图案102电连接，因此，必须按照预设执行对第二表面100b的导电层图案化和对第一表面100a的导电层图案化。
与此同时，在基底层100的第一表面100a上形成第三凹槽H3。
这种第三凹槽H3可以在未形成第一凹槽或第一沟槽H1的部分中，即在第一凹槽或第一沟槽H1之间形成。在制造过程中，在第一凹槽或第一沟槽H1中填充第一树脂110之后形成第三凹槽H3，因此可以理解为在形成有第一树脂110的部分之间形成第三凹槽H3。这种第三凹槽H3可以用作可润湿侧翼结构(wettable flank)，以方便稍后的焊接半导体封装。
在本实施例中，第三凹槽H3也形成为像第一凹槽或第一沟槽H1那样不完全穿透基底层100。作为一实施例，第三凹槽H3的深度D可以形成为约100μm或更大。稍后将详细描述，第三凹槽H3用作可润湿侧翼结构(wettable flank)，以将半导体封装衬底焊接到印刷电路衬底(Printed Circuit Board；PCB，图16)上。因此，非常优选地，为了提高焊接结构的可靠性并方便工艺，焊接区域的第三凹槽H3的深度D形成为100μm或更大。然而，在另一实施例中，当基底层100的原始厚度T0为约185μm或更小时，第三凹槽H3的深度D可以形成为基底层100的厚度T0的约1/2。由此，半导体封装衬底可以确保充分的焊接可润湿性。
第三凹槽H3形成为对应于切割区域CA，例如，第三凹槽H3可以沿着一方向(例如，y方向)和垂直于一方向的另一方向(例如，x方向)形成。
图6是图5的半导体封装衬底的背面图，图7是概略地示出沿图6的A-A’线截取的第三凹槽H3的剖面的剖面图，图8是概略地示出沿图6的B-B’线截取的第三凹槽H3的剖面的剖面图。
一起参照图5和图6，第三凹槽H3可以形成为对应于切割区域CA。第三凹槽H3可以定义为沿着一方向(例如，y方向)的长度L3和沿着另一方向(例如，x方向)的宽度W3。
此时，第三凹槽H3的长度L3形成为大于切割区域CA的宽度Wc。如果第三凹槽H3的长度L3等于或小于切割区域CA的宽度Wc，由于第三凹槽H3在切割半导体封装衬底之后不能用作可润湿侧翼结构，因此第三凹槽H3的长度L3形成为大于切割区域CA的宽度Wc是重要的。
切割区域CA的宽度Wc由切割线CA1和切割公差CA2定义。由于切割公差CA2位于切割线CA1的两侧，因此切割区域CA满足以下[数学式1]。
[数学式1]
切割区域CA的宽度Wc＝切割线CA1的宽度+切割公差CA2的宽度*2因此，第三凹槽H3的长度L3可以定义为以下[数学式2]。
[数学式2]
第三凹槽H3的长度L3＝切割区域CA的宽度Wc×凹槽部WF的宽度*2
上述第三凹槽H3的深度D可以定义为除切割区域CA之外的凹槽部WF的深度D的最大值。图7的凹槽部WF可以在切割半导体封装衬底之后用作可润湿侧翼结构。
参照图8，凹槽部WF的深度D可以定义为图8所示的凹槽部WF的最大值。
作为一实施例，凹槽部WF的深度D可以形成为约100μm或更大。在另一实施例中，当基底层100的原始厚度T0为约185μm或更小时，第三凹槽H3的深度D可以形成为基底层100的厚度T0的约1/2。综上所述，当基底层100的原始厚度T0超过约185μm时，凹槽部WF的深度D可以形成为约100μm或更大，当基底层100的原始厚度T0为约185μm或更小时，凹槽部WF的深度D可以形成为基底层100的厚度T0的约1/2。即，当基底层100的原始厚度T0为约185μm或更小时，如果凹槽部WF的深度D形成为约100μm或更大，则由于对应于凹槽部WF的基底层100的剩余厚度T过薄，因此难以执行后续工艺。
同时，对应于凹槽部WF的基底层100的剩余厚度T可以为约35μm或更大。所述数值可以是指基底层100的剩余厚度T的最小值。换句话说，只有在基底层100的剩余厚度T确保为约35μm或更大时，半导体封装衬底才能执行后续工艺。如果基底层100的剩余厚度T为约35μm或更小，由于半导体封装衬底在后续工艺中被切割，或者第三凹槽H3穿透基底层100，因此出现缺陷的可能性很高。
作为一实施例，从第二表面100b侧观察到的基底层100的宽度W2可以形成为大于从第一表面100a侧观察到的第三凹槽H3的宽度W3，并且基于一侧，公差W1可以为至少30μm或更大。即，从第二表面100b侧观察到的基底层100的宽度W2可以形成为基于一侧比从第一表面100b侧观察到的第三凹槽H3的宽度W3大30μm或更大。
由于根据本发明一实施例的半导体封装衬底是通过对两面进行蚀刻的两次蚀刻工艺来用树脂填充相应部分的结构，因此第三凹槽H3的宽度W3降低穿透基底层100的可能性，从而可以实现与第二表面100b的宽度W2(land width)基本相似的最大深度。因此，第一树脂110的至少一部分被第三凹槽H3暴露出的结构是可能的。
此时，优选地，为了防止由于基底层100的两面蚀刻和因两面蚀刻导致的错位(misalignment)而导致的穿透或漏模(mold leakage)等，形成为在一侧比第二表面100b的宽度W2，即引线焊盘LL的宽度(land width)大至少30μm或更大。
同时，再参照图5，在根据本发明一实施例的制造方法中，在基底层100的第二表面100b形成第二凹槽或第二沟槽H2的同时，可以在基底层100的第一表面100a上形成第三凹槽H3。换句话说，可以同时对基底层100的第二表面100b和第一表面100a进行两面蚀刻。因此，不需要额外的形成第三凹槽H3的工艺，在形成第二凹槽或第二沟槽H2的同时，可以在基底层100的第一表面100a上形成第三凹槽H3。这种第三凹槽H3在用第一树脂110填充基底层100之后形成，并且形成有第三凹槽H3的区域被预先填充的第一树脂110包围并锁住(locking)，因此可以形成具有所需宽度和深度的第三凹槽H3。
之后，参照图9，镀层120可以形成在基底层100的剩余部分中的至少一部分上。镀层120可以形成在第三凹槽H3的内侧表面H3-IS上，在一些情况下，也可以形成在除第一树脂110之外的基底层100的第一表面100a、第二表面100b、第一凹槽或第一沟槽H1的内侧表面上。特别地，在第三凹槽H3的内侧表面H3-IS上形成有的镀层120可以提高半导体封装衬底10的焊接可润湿性(solder wettability)。
这种镀层120可以使用例如Au、Pd、NiPd Au-Alloy等来进行镀覆。同时，可以在基底层100的第二表面100b上使用诸如有机可焊性保护层(organic solderbilitypreservative；OSP)之类的有机膜涂层或抗变色(Anti-Tarnish)等方法。
如上所述，在制造半导体封装衬底的过程中形成第三凹槽H3，从而可以方便半导体封装的焊接。
作为比较例，可以假设，在焊接半导体封装衬底的过程中，仅焊接直角的拐点，或者在半导体芯片封装之后，通过单独的工艺来在焊接部分形成凹槽。但是，当仅焊接直角的拐点时，可能显着降低焊接可润湿性，并且当通过单独的工艺来在焊接部分形成凹槽时，在形成凹槽的过程中产生金属毛刺(metal burr)，从而降低半导体封装的质量。
因此，在根据本发明一实施例的半导体封装衬底的制造方法中，在制造半导体封装衬底，即引线框架时，由于在不执行单独的工艺的情况下形成对应于切割区域CA的用于可润湿侧翼结构的第三凹槽H3，因此在半导体芯片封装之后，在不执行额外的工艺的情况下，可以有效地形成可润湿侧翼结构。
图10至图12是概略地示出在形成半导体封装衬底之后使用半导体封装衬底形成半导体封装的制造工艺的剖面图。
图10至图12的工艺可以与上述图9的工艺分开地执行或连续地执行。
在图9之后，参照图10至图12，将半导体芯片130安装在通过上述图1至图9的制造过程制造的半导体封装衬底10上。半导体芯片130可以安装在半导体封装衬底的顶部表面100b的平面部分上，并且半导体芯片130可以通过导线140电连接和物理连接到基底层100的引线。导线140可以通过导线接合连接到半导体芯片130和引线。导线140的一侧附接到引线，并且导线140的另一侧连接到半导体芯片130。
模制层150可以形成在实装在半导体封装衬底10上的半导体芯片130上。模制层150可以起到从外部密封半导体芯片130的作用，例如可以形成为单层模制结构、双层模制结构或三层或更大的模制结构。这种模制层150可以通过例如，固化树脂来形成，并且可以包括例如，荧光体和光扩散剂中的至少一种。在一些情况下，可以使用不包括荧光体和光扩散剂的透光性材料。
在将半导体芯片130安装在半导体封装衬底10上之后，如图11所示，切割基底层100。切割基底层100可以理解为切割填充有第一树脂110的半导体封装衬底10。如图8所示，可以沿着沿第三凹槽H3所形成的切割区域CA来切割基底层100。如上所述，第三凹槽H3的长度L3可以形成为大于切割区域CA的宽度Wc。因此，在切割之后，如图12所示，半导体封装衬底10具有凹槽部WF，其是下端部的一拐点凹陷的可润湿侧翼结构。由此，可以提高半导体封装衬底的焊接可润湿性。
图13A至图13C是概略地示出根据本发明另一实施例的半导体封装衬底的制造方法的剖面图。
如上述图5的工艺，当难以在将第二凹槽或第二沟槽H2形成在基底层100的第二表面100b上的同时，将第三凹槽H3形成在基底层100的第一表面100a上时可以使用根据本实施例的制造工艺。即，在图13A至图13C中，在基底层100的第二表面100b上形成第二凹槽或第二沟槽H2的工艺和在基底层100的第一表面100a上形成第三凹槽H3的工艺可以分开地执行。图13A至图13C的工艺可以在基底层100的厚度T0较薄，或者如上述图8所示，第三凹槽H3和引线焊盘LL的公差W1难以确保30μm的情况下使用。
首先，参照图13A，可以在图4的工艺之后执行图13A。如图4所示，在用第一树脂110填充基底层100的第一表面100a之后，如图13A所示，可以在基底层100的第二表面100b上形成第二凹槽或第二沟槽H2。此时，与上述图5不同，不在基底层100的第一表面100a上形成第三凹槽H3。
之后，参照图13B，可以用第二树脂112填充第二凹槽或第二沟槽H2。第二树脂112可以是与第一树脂110相同或不同的物质。填充第二树脂112的方法可以与填充第一树脂110的方法相同。尽管未示出，也可以在过度填充第二树脂112之后去除其剩余部分。
在本实施例中，第一树脂110和第二树脂112可以穿透基底层100彼此接触。
之后，参照图13C，可以在基底层100的第一表面100a的第三凹槽区域H3-A上形成第三凹槽H3。第三凹槽H3的位置和形状与上述图5所述的相同。
在本实施例中，第三凹槽H3的宽度W3和引线焊盘LL的宽度WLL可以相同。如上所述，在图13A至图13C中，在基底层100的第二表面100b上形成第二凹槽或第二沟槽H2的工艺和在基底层100的第一表面100a上形成第三凹槽H3的工艺分开地执行，从而当基底层100的厚度T0较薄，或者第三凹槽H3和引线焊盘LL的公差W1难以确保30μm时，可以克服设计限制。
至此，仅主要描述半导体封装衬底的制造方法和制造半导体封装的方法，但本发明不限于此。例如，通过使用这种半导体封装衬底的制造方法来制造的半导体封装衬底和包括这种半导体封装衬底的半导体封装也属于本发明的范围内。
图14是概略地示出包括根据本发明一实施例的半导体封装衬底的半导体封装的剖面图，图15是概略地示出根据本发明一实施例的半导体封装衬底的凹槽部的透视图。
参照图14和图15，根据本发明一实施例的半导体封装衬底10具备基底层100、掩埋在基底层100的第一表面100a中的第一树脂110和凹槽部WF。
基底层100可以具有包括导电物质的平板形状。导电物质可以包括诸如Fe、Fe-Ni、Fe-Ni-Co之类的Fe合金和诸如Cu、Cu-Sn、Cu-Zr、Cu-Fe、Cu-Zn之类的Cu合金等。基底层100是板状，且可以具有彼此相对的第一表面100a和第二表面100b。
第一凹槽或第一沟槽H1具备在基底层100的第一表面100a上，并且第一树脂110可以填充在第一凹槽或第一沟槽H1中。第一树脂110可以填充到与基底层100的第一表面100a相同的表面，因此基底层100的第一表面100a可以形成平坦表面。
第二凹槽或第二沟槽H2可以具备在基底层100的第二表面100b上。对第二凹槽或第二沟槽H2进行蚀刻，直到在相对侧上形成有第一树脂110的部分，并且掩埋在第一表面100a中的第一树脂110的至少一部分可以被第二凹槽或第二沟槽H2暴露出。
通过第一凹槽或第一沟槽H1和在其间填充有的第一树脂110，在基底层100的第一表面100a上形成第一导电图案102，并且通过第二凹槽或第二沟槽H2和被它们暴露出的第一树脂110，第二导电图案104出现在基底层100的第二表面100b上。
同时，凹槽部WF可以位于基底层100的第一表面100a的一拐点。如图15所示，凹槽部WF可以是基底层100的一拐点向基底层100侧凹陷的形状。复数个凹槽部WF可以具备在基底层100的第一表面100a的一拐点上。如上所述，在半导体封装衬底10上形成凹槽部WF，从而可以方便半导体封装的焊接。
作为一实施例，凹槽部WF的深度D可以为100μm或更大。此时，凹槽部WF的深度D是指基于基底层100的第一表面100a测量的深度D，并且可以定义为通过蚀刻具有半弧形状的凹槽部WF的最大深度。因此，凹槽部WF的深度D可以在与基底层100的侧面100c相同的表面上具有最大值。
在另一实施例中，当基底层100的原始厚度T0为约185μm或更小时，凹槽部WF的深度D可以形成为基底层100的厚度T0的约1/2。由此，可以将半导体封装衬底的工艺中的缺陷降至最低。
作为一实施例，对应于凹槽部WF的基底层100的剩余厚度T可以为约35μm或更大。所述数值可以是指基底层100的剩余厚度T的最小值。换句话说，只有在基底层100的剩余厚度T确保为约35μm或更大时，半导体封装衬底才能执行后续工艺。如果基底层100的剩余厚度T为约35μm或更小，由于半导体封装衬底在后续工艺中被切割，或者凹槽部WF穿透基底层100，因此出现缺陷的可能性很高。
作为一实施例，从第二表面100b侧观察到的基底层100的宽度W2’可以形成为大于从第一表面100b侧观察到的凹槽部WF的宽度W3’，并且基于一侧，公差W1可以为至少30μm或更大。即，从第二表面100b侧观察到的基底层100的宽度W2’可以形成为基于一侧比从第一表面100b侧观察到的凹槽部WF的宽度W3’大30μm或更大。
镀层120可以设置于基底层100的表面。镀层120可以形成在凹槽部WF的内侧表面上，在一些情况下，也可以形成在除第一树脂110之外的基底层100的第一表面100a、第二表面100b、第一凹槽或第一沟槽H1的内侧表面上。特别地，在凹槽部WF的内侧表面上形成有的镀层120可以提高半导体封装衬底10的焊接可润湿性(solder wettability)。
这种镀层120可以使用例如Au、Pd、NiPd Au-Alloy等来进行镀覆。同时，可以在基底层100的第二表面100b上使用诸如有机可焊性保护层(organic solderbilitypreservative；OSP)之类的有机膜涂层或抗变色(Anti-Tarnish)等方法。
同时，凹槽部WF的深度D可能会因镀层120而有所减少，但镀层120的厚度为数μm，因此不是实质上影响凹槽部WF的深度D的因素。另外，由于镀层120也形成在基底层100的第一表面100a上，因此如图16所示，当焊接到印刷电路衬底(Printed Circuit Board；PCB)上时，凹槽部WF的深度D可以基于形成在凹槽部WF的内侧表面上的厚度来补偿。
图16是概略地示出包括根据本发明一实施例的半导体封装衬底的半导体封装的剖面图。
参照图16，示出包括执行图13A至图13C的制造工艺形成的半导体封装衬底10’的半导体封装20’。图16的半导体封装衬底10’与上述图13A至图13C相同，因此重复的描述以上述内容代替。
掩埋在基底层100的第二表面100b中的第二树脂112具备在图16的半导体封装衬底10’上。第二凹槽或第二沟槽H2具备在基底层100的第二表面100b上，并且第二树脂112可以填充在第二凹槽或第二沟槽H2中。第二树脂112可以填充到与基底层100的第二表面100b相同的表面，因此基底层100的第二表面100b可以形成平坦表面。
进一步地，可以通过使用焊接物质S来将图16的半导体封装20’焊接到印刷电路衬底(Printed Circuit Board；PCB)上。焊接物质S直接形成在凹槽部WF上，并且可以直接接触到印刷电路衬底(Printed Circuit Board；PCB)上。
由于根据本发明一实施例的半导体封装衬底10’和包括其的半导体封装20’具备深度D为100μm或更大的凹槽部WF，因此将焊接过程中的缺陷率降至最低，从而可以实现高效且稳定的焊接。
虽然参考附图中示出的实施例描述了本发明，该描述仅是示例性的，本领域普通技术人员应当理解，可以根据本发明实施各种变更和等同的其他实施例。因此，本发明的真正技术保护范围应取决于附加的权利要求书的技术思想。

Claims (20)

1.一种半导体封装衬底，其具备：基底层，其包括导电物质，且具有第一表面和与所述第一表面相对的第二表面，且具有位于所述第一表面的第一凹槽或第一沟槽以及位于所述第二表面的第二凹槽或第二沟槽；
第一树脂，其掩埋在位于所述基底层的所述第一表面的所述第一凹槽或第一沟槽中；以及
凹槽部，其位于所述基底层的所述第一表面的至少一拐点，且基于所述第一表面的深度为所述基底层的厚度的1/2或更大。
2.根据权利要求1所述的半导体封装衬底，其中，
所述凹槽部的深度为100μm或更大。
3.根据权利要求1所述的半导体封装衬底，其中，
对应于所述凹槽部的所述基底层的厚度为35μm或更大。
4.根据权利要求1所述的半导体封装衬底，其中，
基于对应于所述凹槽部的所述第一表面的所述基底层的宽度比基于所述第二表面的所述凹槽部的宽度大30μm或更大。
5.根据权利要求1所述的半导体封装衬底，其进一步包括：
涂层，其设置于除所述第一树脂之外的所述基底层的表面。
6.根据权利要求1所述的半导体封装衬底，其中，
所述第一树脂的至少一部分通过所述凹槽部暴露在外部。
7.根据权利要求1所述的半导体封装衬底，其进一步包括：
第二树脂，其掩埋在位于所述基底层的所述第二表面的所述第二凹槽或第二沟槽中。
8.根据权利要求7所述的半导体封装衬底，其中，
基于对应于所述凹槽部的所述第一表面的所述基底层的宽度与基于所述第二表面的所述凹槽部的宽度相同。
9.一种半导体封装，其具备：权利要求1至8中任何一项的半导体封装衬底；以及
半导体芯片，其安装在所述半导体封装衬底上。
10.一种半导体封装衬底制造方法，其包括：制备具有第一表面和第二表面的由导电材料制成的基底层；
在所述基底层的第一表面上形成第一凹槽或第一沟槽；
用第一树脂填充所述第一凹槽或所述第一沟槽；
固化所述第一树脂；
去除过度填充在所述第一凹槽或所述第一沟槽中的第一树脂的暴露部分；
在基底层的第二表面上形成第二凹槽或第二沟槽，以暴露填充在第一凹槽或第一沟槽中的第一树脂的至少一部分；以及
在基底层的第一表面上形成第三凹槽，其中，
所述第三凹槽的深度为所述基底层的厚度的1/2或更大。
11.根据权利要求10所述的半导体封装衬底制造方法，其中，
形成所述基底层的所述第二凹槽或第二沟槽与形成所述第三凹槽同时执行。
12.根据权利要求10所述的半导体封装衬底制造方法，其中，
所述第三凹槽具有沿第一方向的宽度和沿与所述第一方向相交的第二方向的长度，并且，
切割区域的宽度小于所述第三凹槽的长度。
13.根据权利要求10所述的半导体封装衬底制造方法，其中，
所述第三凹槽的深度形成为100μm或更大。
14.根据权利要求10所述的半导体封装衬底制造方法，其中，
对应于所述第三凹槽的所述基底层的厚度形成为35μm或更大。
15.根据权利要求10所述的半导体封装衬底制造方法，其中，
从所述第二表面侧观察到的对应于所述第三凹槽的所述基底层的宽度形成为基于一侧等于或大于从所述第一表面侧观察到的所述第三凹槽的宽度。
16.根据权利要求10所述的半导体封装衬底制造方法，其中，
所述第一树脂的至少一部分通过所述第三凹槽暴露在外部。
17.根据权利要求10所述的半导体封装衬底制造方法，其中，
在将第二凹槽或第二沟槽形成在基底层的第二表面上，以暴露填充在所述第一凹槽或第一沟槽中的树脂的至少一部分，以及将第三凹槽形成在所述基底层的第一表面上之间，
进一步包括：用第二树脂填充所述第二凹槽或第二沟槽。
18.根据权利要求17所述的半导体封装衬底制造方法，其中，
基于对应于所述第三凹槽的所述第一表面的所述基底层的宽度与基于所述第二表面的所述第三凹槽的宽度相同。
19.根据权利要求10所述的半导体封装衬底制造方法，其中，
在将第三凹槽形成在所述基底层的第一表面上，以及沿着穿过所述第三凹槽的中心部的切割区域切割所述基底层之间，
进一步包括：对通过所述第一表面和所述第二表面暴露的所述基底层的表面进行镀覆来形成涂层。
20.一种半导体封装制造方法，其包括：制备具有第一表面和第二表面的由导电材料制成的基底层；
在所述基底层的第一表面上形成第一凹槽或第一沟槽；
用第一树脂填充所述第一凹槽或所述第一沟槽；
固化所述第一树脂；
去除过度填充在所述第一凹槽或所述第一沟槽中的第一树脂的暴露部分；
在基底层的第二表面上形成第二凹槽或第二沟槽，以暴露填充在第一凹槽或第一沟槽中的第一树脂的至少一部分；
在基底层的第一表面上形成第三凹槽；
将半导体芯片实装在半导体封装衬底上；以及
沿着所述第三凹槽切割半导体封装衬底，其中，
所述第三凹槽的深度为所述基底层的厚度的1/2或更大。
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