JP2024073370A - 回路基板および回路基板の製造方法 - Google Patents
回路基板および回路基板の製造方法 Download PDFInfo
- Publication number
- JP2024073370A JP2024073370A JP2023181893A JP2023181893A JP2024073370A JP 2024073370 A JP2024073370 A JP 2024073370A JP 2023181893 A JP2023181893 A JP 2023181893A JP 2023181893 A JP2023181893 A JP 2023181893A JP 2024073370 A JP2024073370 A JP 2024073370A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- insulating layer
- circuit board
- connection pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 31
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 30
- 238000007747 plating Methods 0.000 claims description 28
- 229910000679 solder Inorganic materials 0.000 claims description 22
- 239000010931 gold Substances 0.000 claims description 17
- 239000010949 copper Substances 0.000 claims description 13
- 229910052759 nickel Inorganic materials 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 238000009832 plasma treatment Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 289
- 238000010586 diagram Methods 0.000 description 19
- 229920005989 resin Polymers 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000011295 pitch Substances 0.000 description 5
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/467—Adding a circuit layer by thin film methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
- H05K2201/2081—Compound repelling a metal, e.g. solder
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
【課題】ワイヤボンディングチップの実装のための接続パッドを微細ピッチで実現しながらワイヤボンディング環境に適した突出した導電層を有する回路基板および回路基板製造方法を提供する。【解決手段】本発明の回路基板は、互いに対向する第1面と第2面を有する絶縁層、第1接続パッドと第1接続パッドの上に積層された第1導電層を含み、一部は絶縁層に埋め込まれ他の一部は絶縁層の第1面から突出した第1パッド層、および第1導電層の上に配置された第2導電層を含む。【選択図】図1
Description
本発明は、回路基板および回路基板の製造方法に関する。
電子産業が発達するにつれて電子機器が次第に高性能化されており、これにより半導体パッケージもさらに小さくて密度の高いデザインが必要となった。パッケージ内部に設置されるIC数が増加することによりI/O接続端子の個数も増えるにつれて、ボンディングパッドの間隔をさらに減らすための技術的な要求事項が提起されている。
現在高密度パッケージではワイヤボンディング方式とフリップボンディング方式が使用され、I/O接続端子の個数が増加すればフリップボンディング方式がさらに選好される。しかし、ワイヤボンディング方式でも微細回路のためのボンドフィンガーとニッケルメッキ層が必要であり、この時、ニッケルメッキ層がボンディングパッドの左右に拡張されることを防止して微細ピッチを実現することが要求されている。
本発明の目的は、ワイヤボンディングチップの実装のための接続パッドを微細ピッチで実現しながらワイヤボンディング環境に適した突出した導電層を有する回路基板および回路基板製造方法を提供することにある。
しかし、本発明が解決しようとする課題は上述の課題に限定されず、本発明に含まれている技術的思想の範囲で多様に拡張できる。
上記目的を達成するためになされた本発明の一態様による回路基板は、互いに対向する第1面と第2面を有する絶縁層と、第1接続パッドと前記第1接続パッドの上に積層された第1導電層を含み、一部は前記絶縁層に埋め込まれ他の一部は前記絶縁層の第1面から突出した第1パッド層と、前記第1導電層の上に配置された第2導電層と、を含む。
前記第1接続パッドは前記絶縁層に埋め込まれ、前記第1接続パッドの上面は露出された前記第1面から陥没して配置されることが好ましい。
前記第1導電層は前記第1接続パッドの上面と前記絶縁層の厚さ方向に重畳するように配置されて一部は前記絶縁層に埋め込まれ残り一部は前記第1面から突出していてもよい。
前記第2導電層は、前記第1導電層の突出した上面に配置され得る。
前記第2導電層は、前記第1導電層の突出した側面を覆うように配置され得る。
前記第1接続パッドは銅(Cu)層を含み得る。
前記第1導電層はニッケル(Ni)メッキ層を含み得る。
前記第2導電層は金(Au)メッキ層を含み得る。
前記第1導電層の幅は前記第1接続パッドの幅と同一であってもよい。
前記第1パッド層はボンドフィンガー領域に配置され得る。
前記ボンドフィンガー領域に配置される前記絶縁層の上面は、前記ボンドフィンガー領域に隣接した前記絶縁層の上面よりもさらに低くてもよい。
前記回路基板は、前記ボンドフィンガー領域に隣接した前記絶縁層の上に配置されたソルダレジスト層をさらに含むことができる。
前記絶縁層は複数の絶縁層を含み、前記複数の絶縁層は複数の回路層を含むことができる。
前記第1導電層は前記第1接続パッドの上面と前記絶縁層の厚さ方向に重畳するように配置されて一部は前記絶縁層に埋め込まれ残り一部は前記第1面から突出していてもよい。
前記第2導電層は、前記第1導電層の突出した上面に配置され得る。
前記第2導電層は、前記第1導電層の突出した側面を覆うように配置され得る。
前記第1接続パッドは銅(Cu)層を含み得る。
前記第1導電層はニッケル(Ni)メッキ層を含み得る。
前記第2導電層は金(Au)メッキ層を含み得る。
前記第1導電層の幅は前記第1接続パッドの幅と同一であってもよい。
前記第1パッド層はボンドフィンガー領域に配置され得る。
前記ボンドフィンガー領域に配置される前記絶縁層の上面は、前記ボンドフィンガー領域に隣接した前記絶縁層の上面よりもさらに低くてもよい。
前記回路基板は、前記ボンドフィンガー領域に隣接した前記絶縁層の上に配置されたソルダレジスト層をさらに含むことができる。
前記絶縁層は複数の絶縁層を含み、前記複数の絶縁層は複数の回路層を含むことができる。
上記目的を達成するためになされた本発明の一態様による回路基板の製造方法は、互いに対向する第1面と第2面を有する絶縁層に露出された前記第1面よりも低く陥没するように埋め込まれた第1接続パッドを含む埋め込みパターン基板を提供することと、前記第1接続パッドの上に重畳するように第1導電層を積層して第1パッド層を形成することと、前記絶縁層の前記第1面が前記第1パッド層の上面と下面の間に配置されるように前記絶縁層をエッチングすることと、前記第1導電層の上に第2導電層を形成することと、を含む。
前記埋め込みパターン基板を提供することは、前記第1接続パッドを前記絶縁層に埋め込み、前記絶縁層の露出された前記第1面よりも低く陥没するように前記第1接続パッドの上面をエッチングすることを含むことができる。
前記絶縁層をエッチングすることは、プラズマ処理工程を用いてエッチングすることを含むことができる。
前記絶縁層をエッチングすることは、前記第1接続パッドの上面が前記絶縁層の前記第1面より低く形成し、そして前記第1導電層の上面が前記絶縁層の前記第1面より高く形成することを含むことができる。
前記第2導電層を形成することは、前記第1導電層を突出させた後に前記第2導電層をメッキして形成することを含むことができる。
前記第2導電層を形成することは、前記絶縁層をエッチングする前に前記第1導電層の上に前記第2導電層をメッキして形成することを含むことができる。
前記絶縁層をエッチングすることは、プラズマ処理工程を用いてエッチングすることを含むことができる。
前記絶縁層をエッチングすることは、前記第1接続パッドの上面が前記絶縁層の前記第1面より低く形成し、そして前記第1導電層の上面が前記絶縁層の前記第1面より高く形成することを含むことができる。
前記第2導電層を形成することは、前記第1導電層を突出させた後に前記第2導電層をメッキして形成することを含むことができる。
前記第2導電層を形成することは、前記絶縁層をエッチングする前に前記第1導電層の上に前記第2導電層をメッキして形成することを含むことができる。
本発明による回路基板の製造方法によれば、ワイヤボンディングチップの実装のための接続パッドを微細ピッチで実現することができ、ワイヤボンディング環境に適した突出した導電層を有するように製造することができる。
したがって、本発明による回路基板によれば、ワイヤボンディングのためのボンドフィンガーをETS(Embedded Trace Substrate)工法で製作して55ピッチ以下の微細ピッチで構成することができる。
したがって、本発明による回路基板によれば、ワイヤボンディングのためのボンドフィンガーをETS(Embedded Trace Substrate)工法で製作して55ピッチ以下の微細ピッチで構成することができる。
また、ボンドフィンガーパッドのニッケルメッキ層が突出してワイヤボンディング工程時の誤接続リスクが解消できる。
以下、図面を参照して本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように本発明の実施形態を詳しく説明する。図面で本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって同一または類似の構成要素については同一の参照符号を付けた。また、図面において一部構成要素は誇張されるか省略されるかまたは概略的に図示され、各構成要素の大きさは実際の大きさを完全に反映するのではない。
図面は本明細書に開示された実施形態を容易に理解することができるようにするためのものに過ぎず、図面によって本明細書に開示された技術的思想は限定されず、本発明の思想および技術範囲に含まれる全ての変更、均等物乃至代替物を含むと理解されなければならない。
第1、第2などのように序数を含む用語は多様な構成要素を説明するのに使用されるが、構成要素は上記用語によって限定されない。上記用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。
また、層、膜、領域、板などの部分が他の部分“の上に”または“上に”あるという時、これは他の部分“の直上に”ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分“の直上に”あるという時には中間に他の部分がないことを意味する。また、基準となる部分“の上に”または“上に”あるというのは基準となる部分の上または下に位置することであり、必ずしも重力の反対方向に向かって“の上に”または“上に”位置することを意味するものではない。
明細書全体で、“含む”または“有する”などの用語は明細書に記載された特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定するものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除しない。したがって、ある部分がある構成要素を“含む”という時、これは特に反対になる記載がない限り他の構成要素を除くのではなく他の構成要素をさらに含むことを意味する。
また、明細書全体で、“平面上”という時、これは対象部分を上から見た時を意味し、“断面上”という時、これは対象部分を垂直に切断した断面を横から見た時を意味する。
また、明細書全体で、“連結される”という時、これは二つ以上の構成要素が直接的に連結されることのみを意味するのではなく、二つ以上の構成要素が他の構成要素を通じて間接的に連結されること、物理的に連結されることだけでなく電気的に連結されること、または位置や機能によって異なる名称で称されたが一体であることを意味する。
明細書全体で、基板は平面上に広く断面上で薄い構造を有し、‘基板の平面方向’は基板の広くて平らな面に平行な方向であり、‘基板の厚さ方向’は基板の広くて平らな面に垂直な方向を意味する。
明細書全体で、‘実質的に同一’という意味は数値的に正確に同一なことだけでなく、同一の大きさに設計されたが製造工程上の許容誤差または材料の特性による公差範囲内で微細な差があっても通常の技術者によって同一であると見なされることまでを含む。
図1は、本発明の一実施形態による回路基板を示す断面図である。
図1を参照すれば、本実施形態による回路基板101は、絶縁層110とこの絶縁層110に埋め込まれた第1接続パッド123を含む。絶縁層110と第1接続パッド123は埋め込みパターン基板を構成する。回路基板101は印刷回路基板であって半導体パッケージ用に使用される。
絶縁層110は、互いに対向する第1面1101と第2面1102を有する。第1接続パッド123の上には第1導電層133が積層されて第1パッド層120を構成する。第1パッド層120の一部は絶縁層110に埋め込まれ他の一部は絶縁層110の第1面1101から突出する。第1導電層133の上には第2導電層135が配置される。
絶縁層110は樹脂絶縁層を含む。絶縁層110はエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーのような補強材が含浸された樹脂、例えば、プレプレグが使用され、また熱硬化性樹脂および/または光硬化性樹脂などを含むが、これに限定されない。
第1接続パッド123は絶縁層110に埋め込まれ、上面が絶縁層110の露出された第1面1101から陥没して配置される。第1導電層133は第1接続パッド123の上面と重畳するように配置されて一部は絶縁層110に埋め込まれ、残りの一部は絶縁層110の第1面1101から突出する。第2導電層135は第1導電層133の突出した上面と側面に配置される。
第1接続パッド123は銅(Cu)層を含む。第1導電層133はニッケル(Ni)メッキ層を含み、第2導電層135は金(Au)メッキ層を含む。第1導電層133は第2導電層135よりもさらに厚い。
本実施形態で、第1導電層133と第2導電層135は電解金メッキ方法で形成される。即ち、銅を含む第1接続パッド123に電流を印加してニッケル/金金属被膜を形成させる方法でニッケルメッキ層と金メッキ層が形成される。
第1導電層133と第2導電層135は無電解金メッキ方法で形成されてもよい。
回路基板101を厚さ方向に切断した断面上から見る時、第1導電層133の幅は第1接続パッド123の幅と実質的に同一である。第1導電層133が第1接続パッド123と接する部分で第1導電層133の幅が第1接続パッド123の幅と同一であり、第1導電層133の上面での幅が第1接続パッド123の幅と同一である。絶縁層110に埋め込まれた第1導電層133部分の幅と絶縁層110から突出した第1導電層133部分の幅は互いに同一である。したがって、第1導電層133は、絶縁層110の第1面1101で基板の平面方向に絶縁層110に埋め込まれた第1導電層133部分の幅を超過しないように形成される。
絶縁層110は、ボンドフィンガー領域BFを有するワイヤボンディングパッドを含む。この時、第1接続パッド123は、ボンドフィンガー領域BFに配置されるボンドフィンガー(bond finger)になる。また、複数の第1接続パッド123は複数のボンドフィンガーを構成する。即ち、第1接続パッド123はワイヤボンディングパッド用ボンドフィンガーに構成されて、半導体チップのワイヤボンディング時、導電性ワイヤがこれに接合される。
ボンドフィンガー領域BFに配置される絶縁層110の上面は、ボンドフィンガー領域BFに隣接した絶縁層110の上面よりもさらに低い。即ち、第1接続パッド123が配置される領域での絶縁層110の上面は、その周囲の絶縁層110の上面よりもさらに低く、高さ差dがある。
ボンドフィンガー領域BFに隣接した絶縁層110の上には第1ソルダレジスト層141が配置される。第1ソルダレジスト層141は絶縁層110内部に位置した回路層125と重畳してこれを覆う。
絶縁層110の第2面1102上には第2接続パッド126がさらに形成される。絶縁層110の第2面1102で第2接続パッド126周囲に第2ソルダレジスト層146が形成される。第2接続パッド126は銅(Cu)層を含み、第2接続パッド126上には導電層が形成される。導電層はニッケル(Ni)メッキ層136と金(Au)メッキ層138を含む。ニッケルメッキ層136は第2接続パッド126上に形成され、金メッキ層138はニッケルメッキ層136上に形成される。
絶縁層110の第2面1102上で複数の第2接続パッド126は互いに隣接して整列される。互いに隣接した複数の第2接続パッド126それぞれの間には第2ソルダレジスト層146が形成される。即ち、第2ソルダレジスト層146は隣接した複数の第2接続パッド126を互いに分離する形態で介される。
また、図1に示した回路基板101は絶縁層110の両面に接続パッド123、126を有する構造を示したものであるが、絶縁層110の第2面1102に配置された第2接続パッド126は省略でき、これも本発明の範囲に属するものである。以下の他の実施形態および変形例でも同様である。
さらに、絶縁層110は複数の絶縁層を含み、複数の絶縁層はそれぞれ回路層を含み得る。したがって、3層以上の絶縁層のそれぞれに回路層が形成され、これら回路層を連結するように絶縁層の厚さ方向にビアが延長される。
図2a~図2d、図3a~図3d、図4a~図4cは、図1に示した回路基板を製造する方法を示す工程図である。
図2aおよび図2bに示すように、第1シード層121が積層されているキャリア基板80を準備し、回路形成工程を通じて第1シード層121に第1回路パターン層123a、125aを形成する。即ち、キャリア基板80上に第1回路パターン層123a、125aが形成される部分のみに、露光および現像を通じて除去されたメッキレジストパターンを形成する。第1回路パターン層123a、125aは、パターニングされたメッキレジストの開口を通じて露出された第1シード層121に導電性金属がメッキされて形成される。第1回路パターン層123a、125aの形成後、メッキレジストパターンは除去される。
第1シード層121は回路基板分野で回路用導電性金属として使用されるものであれば制限なく適用可能であり、銅を使用することが一般的である。キャリア基板80は絶縁材の両面に銅箔層が積層されている基板であり、第1シード層121と銅箔層は互いに分離される。第1回路パターン層123a、125aはキャリア基板80の第1シード層121と連結され、第1シード層121と同じ種類の金属を含む。例えば、第1シード層121と第1回路パターン層123a、125aは銅を含む。
本実施形態ではキャリア基板80の両面上に第1回路パターン層123a、125aを形成することを図示したが、キャリア基板80の一面上にのみ第1回路パターン層123a、125aを形成することもまた可能であり、これも本発明の範囲に属する。
図2cを参照すれば、第1回路パターン層123a、125aが埋め込まれるように絶縁層110bを積層し、絶縁層110bの上部面に第2シード層122を形成する。第2シード層122は中間回路層124を形成するために形成され、導電性金属であれば制限なく使用可能であるが、銅を使用することが一般的である。
絶縁層110bは、樹脂絶縁層を含む。絶縁層110bはエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーのような補強材が含浸された樹脂、例えば、プレプレグが使用され、また熱硬化性樹脂および/または光硬化性樹脂などを含むが、これに限定されない。
図2dを参照すれば、最外郭絶縁層110aの上に回路形成工程を通じて第2回路パターン層126aを形成する。第2回路パターン層126aは第1回路パターン層123a、125aを形成する方法と類似の方法で形成され、第2回路パターン層126aは第1回路パターン層123a、125aと同じ種類の物質を含む。これによってキャリア基板80の両側に埋め込みパターン基板部を完成する。
図示した実施形態によれば、それぞれの埋め込みパターン基板部は二つの絶縁層110a、110bと三つの金属層である第1回路パターン層123a、125a、中間回路層124、および第2回路パターン層126aを含むことを示したが、これに限定されず、さらに多くの数の絶縁層とさらに多くの回路パターンを含むことができ、これも本発明の範囲に属する。
図3aを参照すれば、第1シード層121とキャリア基板80を分離して埋め込みパターン基板を準備する。キャリア基板80の両面上に形成された第1シード層121を分離して一対の埋め込みパターン基板を得ることができ、一対の埋め込みパターン基板それぞれに対して個別に工程が適用される。
図3bを参照すれば、図3aで得られた埋め込みパターン基板をソフトエッチングして第1シード層121を除去する。第1シード層121を除去した後、絶縁層110bに埋め込まれた第1回路パターン層123a、125aは第1接続パッド123と回路層125を形成し、絶縁層110aの上に配置された第2回路パターン層126aは第2接続パッド126を形成する。第1シード層121を除去する過程で絶縁層110bから露出された第1回路パターン層123a、125aの表面も部分的にエッチングされて第1接続パッド123と回路層125は絶縁層110bの表面よりも陥没して形成される。
図3cを参照すれば、ソルダマスキング工程を通じて回路層125と絶縁層110の上面を部分的に覆う第1ソルダレジスト層141を形成し、第2接続パッド126と絶縁層110の下面を覆う第2ソルダレジスト層146を形成する。この時、第1ソルダレジスト層141はボンドフィンガー領域BFを露出させるようにパターニングされ、第2ソルダレジスト層146は第2接続パッド126を少なくとも部分的に露出させるようにパターニングされる。
ソルダレジスト層141、146は最外層回路を保護する保護層機能を果たし、電気的絶縁のために形成される。ソルダレジスト層141、146は当業界に公知されたところにより、例えば、ソルダレジストインク、ソルダレジストフィルム、またはカプセル化剤などで構成されるが、特にこれに限定されるものではない。
図3dを参照すれば、ソルダレジスト層141、146の開口を通じて露出された第1接続パッド123および第2接続パッド126の上にそれぞれ第1導電層133、136を形成する。第1導電層133、136はニッケルメッキ層を含み、電解メッキ方法で形成される。即ち、銅を含む接続パッド123、126に電流を印加してニッケル金属被膜を形成させる方法でニッケルメッキ層が形成される。また、第1導電層133、136は無電解メッキ方法で形成することもできる。接続パッド123、126上に形成された第1導電層133、136は、絶縁層110または第2ソルダレジスト層146の表面よりもさらに低く陥没した状態で配置される。
図4aを参照すれば、図3dで得られた埋め込みパターン基板の表面にパターニングされたカバリングマスク61を覆ってプラズマエッチングを実施する。カバリングマスク61は、埋め込みパターン基板を構成する絶縁層110の第1面1101に形成されるボンドフィンガー領域BFと重畳する開口61aを有する。したがって、絶縁層110の第1面1101に位置した第1ソルダレジスト層141はカバリングマスク61で覆われ、第1接続パッド123と第1導電層133を含む第1パッド層120が配置された絶縁層110の第1面1101の領域は露出される。このように露出された絶縁層110の第1面1101の領域はプラズマエッチングされる。絶縁層110の第2面1102に配置された第2接続パッド126、第1導電層136、および第2ソルダレジスト層146はカバリングマスク61によって全体的に覆われる。
図4bを参照すれば、プラズマ処理工程によって絶縁層110の第1面1101がエッチングされると、第1パッド層120の第1導電層133の一部が第1面1101の上に突出することになる。即ち、プラズマエッチング前には第1導電層133が絶縁層110の第1面1101の下に陥没して配置されており(図4a参照)、プラズマエッチング後には絶縁層110の表面が第1導電層133の表面よりもさらに低く配置される。
図4cを参照すれば、絶縁層110の第1面1101の上に突出した第1導電層133の表面に沿って第2導電層135が形成される。第2導電層135は金(Au)メッキ層を含み、電解メッキ方法で形成される。即ち、第1接続パッド123に電流を印加して金被膜を形成させる方法で金メッキ層が形成される。また、第2導電層135は無電解メッキ方法でも形成できる。第1導電層133が絶縁層110の上に突出した状態でメッキ工程が行われるため、第2導電層135は第1導電層133の突出した上面と側面にメッキされる。
絶縁層110の第2面1102に配置されて第2ソルダレジスト層146から露出した第2接続パッド126の上に配置された第1導電層136の上にも第2導電層138(図1参照)が形成される。これによって図1に示すような回路基板101が完成する。
図5a~図5cは変形例による回路基板を製造する方法を示す工程図である。図5aはプラズマエッチング前、絶縁層110に埋め込まれた第1接続パッド123’を示したものであり、図5bはプラズマエッチング後、絶縁層110から第1導電層133’が突出したことを示したものであり、図5cは突出した第1導電層133’に第2導電層135’がメッキされたことを示したものである。
図5aを参照すれば、本変形例では、第1接続パッド123’の上に第1導電層133’を形成しながら、図4aに示した基板と比較して第1導電層133’をさらに厚くメッキする。したがって、第1接続パッド123’の上の第1導電層133’が絶縁層110の第1面1101の上に一部突出している。
図5bと図5cを参照すれば、本変形例でもプラズマエッチングによって絶縁層110の上面を一部エッチングして第1導電層133’を突出させ、このように突出した第1導電層133’の上面と側面に沿って第2導電層135’をメッキする。
図6および図7は、本発明の他の実施形態による回路基板を製造する方法を示す工程図である。
本実施形態による回路基板102の製造方法によれば、第1パッド層120を絶縁層110の上に突出させる前に第2導電層137まで形成してからプラズマエッチング工程を行う。
図6を参照すれば、図3dで得られた基板の第1導電層133の上に第2導電層137を形成する。第1接続パッド123と第1導電層133を含む第1パッド層120は、絶縁層110の露出された第1面1101から陥没して配置される。第1導電層133の上に形成された陥没した空間に第2導電層137がメッキされて配置される。絶縁層110の第2面1102の上に配置された第2接続パッド126と第1導電層136の上にも第2導電層138がメッキされて配置される。
図7を参照すれば、図4aと同様に、基板の表面にパターニングされたカバリングマスクを覆ってプラズマエッチングを実施すれば、第1導電層133と第2導電層137が第1面1101の上に突出するように絶縁層110をエッチングする。即ち、ボンドフィンガー領域BFに該当する絶縁層110一部がエッチングされて第1導電層133と第2導電層137が露出され突出する。
本実施形態で、第2導電層137は第1導電層133の突出した上面のみに配置され、露出された側面には配置されない。即ち、第1導電層133が絶縁層110の表面よりも低く埋め込まれた状態で第2導電層137が第1導電層133の上にメッキされる。したがって、第1導電層133の側面には第2導電層137が配置されない。
以上を通じて本発明の好ましい実施形態について説明したが、本発明はこれに限定されるものではなく、発明の詳細な説明および図面の範囲内で様々に変形して実施することが可能であり、これも本発明の範囲に属するのは当然である。
101、102:回路基板
110、110a、110b:絶縁層
1101:第1面
1102:第2面
120:第1パッド層
123、123’:第1接続パッド
126:第2接続パッド
123a、125a:第1回路パターン層
126a:第2回路パターン層
133、133’、136:第1導電層
135、135’、137、138:第2導電層
141、146:第1、第2ソルダレジスト層
110、110a、110b:絶縁層
1101:第1面
1102:第2面
120:第1パッド層
123、123’:第1接続パッド
126:第2接続パッド
123a、125a:第1回路パターン層
126a:第2回路パターン層
133、133’、136:第1導電層
135、135’、137、138:第2導電層
141、146:第1、第2ソルダレジスト層
Claims (19)
- 互いに対向する第1面と第2面を有する絶縁層と、
第1接続パッドと前記第1接続パッドの上に積層された第1導電層を含み、一部は前記絶縁層に埋め込まれ他の一部は前記絶縁層の第1面から突出した第1パッド層と、
前記第1導電層の上に配置された第2導電層と、
を含むことを特徴とする回路基板。 - 前記第1接続パッドは前記絶縁層に埋め込まれ、前記第1接続パッドの上面は露出された前記第1面から陥没して配置されたことを特徴とする請求項1に記載の回路基板。
- 前記第1導電層は前記第1接続パッドの上面と前記絶縁層の厚さ方向に重畳するように配置されて一部は前記絶縁層に埋め込まれ残り一部は前記第1面から突出したことを特徴とする請求項2に記載の回路基板。
- 前記第2導電層は、前記第1導電層の突出した上面に配置されたことを特徴とする請求項3に記載の回路基板。
- 前記第2導電層は、前記第1導電層の突出した側面を覆うように配置されたことを特徴とする請求項4に記載の回路基板。
- 前記第1接続パッドは銅(Cu)層を含むことを特徴とする請求項1に記載の回路基板。
- 前記第1導電層はニッケル(Ni)メッキ層を含むことを特徴とする請求項1に記載の回路基板。
- 前記第2導電層は金(Au)メッキ層を含むことを特徴とする請求項1に記載の回路基板。
- 前記第1導電層の幅は前記第1接続パッドの幅と同一であることを特徴とする請求項1に記載の回路基板。
- 前記第1パッド層はボンドフィンガー領域に配置されたことを特徴とする請求項1に記載の回路基板。
- 前記ボンドフィンガー領域に配置された前記絶縁層の上面は、前記ボンドフィンガー領域に隣接した前記絶縁層の上面よりもさらに低いことを特徴とする請求項10に記載の回路基板。
- 前記ボンドフィンガー領域に隣接した前記絶縁層の上に配置されたソルダレジスト層をさらに含むことを特徴とする請求項11に記載の回路基板。
- 前記絶縁層は複数の絶縁層を含み、
前記複数の絶縁層は複数の回路層を含むことを特徴とする請求項1に記載の回路基板。 - 互いに対向する第1面と第2面を有する絶縁層に露出された前記第1面よりも低く陥没するように埋め込まれた第1接続パッドを含む埋め込みパターン基板を提供することと、
前記第1接続パッドの上に重畳するように第1導電層を積層して第1パッド層を形成することと、
前記絶縁層の前記第1面が前記第1パッド層の上面と下面の間に配置されるように前記絶縁層をエッチングすることと、
前記第1導電層の上に第2導電層を形成することと、
を含むことを特徴とする回路基板の製造方法。 - 前記埋め込みパターン基板を提供することは、
前記第1接続パッドを前記絶縁層に埋め込み、
前記絶縁層の露出された前記第1面よりも低く陥没するように前記第1接続パッドの上面をエッチングすることを含むことを特徴とする請求項14に記載の回路基板の製造方法。 - 前記絶縁層をエッチングすることは、プラズマ処理工程を用いてエッチングすることを含むことを特徴とする請求項14に記載の回路基板の製造方法。
- 前記絶縁層をエッチングすることは、
前記第1接続パッドの上面を前記絶縁層の前記第1面よりも低く形成し、
前記第1導電層の上面を前記絶縁層の前記第1面よりも高く形成することを含むことを特徴とする請求項14に記載の回路基板の製造方法。 - 前記第2導電層を形成することは、前記第1導電層を突出させた後に前記第2導電層をメッキして形成することを含むことを特徴とする請求項14に記載の回路基板の製造方法。
- 前記第2導電層を形成することは、前記絶縁層をエッチングする前に前記第1導電層の上に前記第2導電層をメッキして形成することを含むことを特徴とする請求項14に記載の回路基板の製造方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20220154437 | 2022-11-17 | ||
KR10-2022-0154437 | 2022-11-17 | ||
KR10-2023-0035967 | 2023-03-20 | ||
KR1020230035967A KR20240072887A (ko) | 2022-11-17 | 2023-03-20 | 회로 기판 및 회로 기판의 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024073370A true JP2024073370A (ja) | 2024-05-29 |
Family
ID=91079693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023181893A Pending JP2024073370A (ja) | 2022-11-17 | 2023-10-23 | 回路基板および回路基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20240172358A1 (ja) |
JP (1) | JP2024073370A (ja) |
-
2023
- 2023-07-31 US US18/228,160 patent/US20240172358A1/en active Pending
- 2023-10-23 JP JP2023181893A patent/JP2024073370A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240172358A1 (en) | 2024-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101469698B1 (ko) | 배선 기판 및 그 제조 방법 | |
KR100537972B1 (ko) | 집적 회로 패키지용 칩 스케일 볼 그리드 어레이 | |
CN101785106B (zh) | 包括半导体组件的半导体装置及其制造方法 | |
KR20110010015A (ko) | 반도체 패키지 및 이의 제조 방법 | |
KR20030029743A (ko) | 플랙서블한 이중 배선기판을 이용한 적층 패키지 | |
KR20020046966A (ko) | 반도체장치 및 그 제조방법 | |
US9462704B1 (en) | Extended landing pad substrate package structure and method | |
JP4070470B2 (ja) | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 | |
JP3927783B2 (ja) | 半導体部品 | |
US20070096271A1 (en) | Substrate frame | |
US20040124516A1 (en) | Circuit device, circuit module, and method for manufacturing circuit device | |
KR20150056816A (ko) | 배선기판 및 그 제조방법 | |
KR20150135046A (ko) | 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지 | |
CN107770946B (zh) | 印刷布线板及其制造方法 | |
KR20110039855A (ko) | 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법 | |
JP2024073370A (ja) | 回路基板および回路基板の製造方法 | |
JP3926736B2 (ja) | 配線基板及びその製造方法並びに半導体装置 | |
JP2024087756A (ja) | 回路基板及び回路基板の製造方法 | |
KR20240072887A (ko) | 회로 기판 및 회로 기판의 제조방법 | |
CN118055561A (zh) | 电路板及其制造方法 | |
US20240196532A1 (en) | Printed circuit board and manufacturing method thereof | |
JP2018088442A (ja) | プリント配線板およびその製造方法 | |
JP2024078417A (ja) | 回路基板および回路基板の製造方法 | |
JP3910937B2 (ja) | 半導体装置 | |
KR20220086321A (ko) | 인쇄회로기판 및 전자부품 패키지 |