KR20240072887A - 회로 기판 및 회로 기판의 제조방법 - Google Patents

회로 기판 및 회로 기판의 제조방법 Download PDF

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KR20240072887A
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김용훈
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Abstract

개시된 회로 기판은, 서로 마주보는 제1 면과 제2 면을 갖는 절연층, 제1 접속패드와 상기 제1 접속패드 위에 적층된 제1 도전층을 포함하고, 일부는 상기 절연층에 매립되고 다른 일부는 상기 절연층의 제1 면으로부터 돌출된 제1 패드층, 및 상기 제1 도전층 위에 배치된 제2 도전층을 포함한다.

Description

회로 기판 및 회로 기판의 제조방법{CIRCUIT BOARD AND METHOD OF FABRICATING CIRCUIT BOARD}
본 개시는 회로 기판 및 회로 기판의 제조방법에 관한 것이다.
전자 산업이 발달하면서 전자기기가 점점 고성능화 되고 있는데, 이에 따라 반도체 패키지도 더 작고 밀도 높은 디자인이 필요하게 되었다. 패키지 내부에 설치되는 IC 수가 증가함에 따라 I/O 접속단자의 개수도 늘어나면서, 본딩 패드의 간격을 더 줄이기 위한 기술적인 요구사항이 제기되고 있다.
현재 고밀도 패키지에서는 와이어 본딩 방식과 플립 본딩 방식이 사용되며, I/O 접속단자의 개수가 증가하면 플립 본딩 방식이 더 선호된다. 하지만 와이어 본딩 방식에서도 미세 회로를 위한 본드 핑거와 니켈 도금층이 필요하며, 이때 니켈 도금층이 본딩 패드 좌우로 확장되는 것을 막아 미세 피치로 구현하는 것이 요구되고 있다.
실시예의 일 측면은 와이어 본딩 칩의 실장을 위한 접속패드를 미세 피치로 구현하면서 와이어 본딩 환경에 적합한 돌출된 도전층을 갖는 회로 기판 및 회로 기판 제조 방법을 제공하고자 한다.
그러나, 본 발명의 실시예들이 해결하고자 하는 과제는 상술한 과제에 한정되지 않고 본 발명에 포함된 기술적 사상의 범위에서 다양하게 확장될 수 있다.
일 실시예에 따른 회로 기판은, 서로 마주보는 제1 면과 제2 면을 갖는 절연층, 제1 접속패드와 상기 제1 접속패드 위에 적층된 제1 도전층을 포함하고, 일부는 상기 절연층에 매립되고 다른 일부는 상기 절연층의 제1 면으로부터 돌출된 제1 패드층, 및 상기 제1 도전층 위에 배치된 제2 도전층을 포함한다.
상기 제1 접속패드는 상기 절연층에 매립되며, 상기 제1 접속패드의 상면은 노출된 상기 제1 면으로부터 함몰되어 배치될 수 있다.
상기 제1 도전층은 상기 제1 접속패드의 상면과 상기 절연층의 두께 방향으로 중첩하도록 배치되어 일부는 상기 절연층에 매립되고 나머지 일부는 상기 제1 면으로부터 돌출될 수 있다.
상기 제2 도전층은 상기 제1 도전층의 돌출된 상면에 배치될 수 있다.
상기 제2 도전층은 상기 제1 도전층의 돌출된 측면을 덮도록 배치될 수 있다.
상기 제1 접속패드는 구리(Cu) 층을 포함할 수 있다.
상기 제1 도전층은 니켈(Ni) 도금층을 포함할 수 있다.
상기 제2 도전층은 금(Au) 도금층을 포함할 수 있다.
상기 제1 도전층의 폭은 상기 제1 접속패드의 폭과 실질적으로 동일할 수 있다.
상기 제1 패드층은 본드 핑거 영역에 배치될 수 있다.
상기 본드 핑거 영역에 배치되는 상기 절연층의 상면은 상기 본드 핑거 영역에 인접한 상기 절연층의 상면보다 더 낮을 수 있다.
상기 회로 기판은 상기 본드 핑거 영역에 인접한 상기 절연층의 위에 배치된 솔더 레지스트층을 더 포함할 수 있다.
상기 절연층은 복수의 절연층을 포함하고, 상기 복수의 절연층은 복수의 회로층을 포함할 수 있다.
다른 실시예에 따른 회로 기판의 제조 방법은, 서로 마주보는 제1 면과 제2 면을 갖는 절연층에 노출된 상기 제1 면보다 낮게 함몰되도록 매립된 제1 접속패드를 포함하는 매립 패턴 기판을 제공하고, 상기 제1 접속패드 위에 중첩하도록 제1 도전층을 적층하여 제1 패드층을 형성하고, 상기 절연층의 제1 면이 상기 제1 패드층의 상면과 하면 사이에 배치되도록 상기 절연층을 식각하고, 그리고 상기 제1 도전층 위에 제2 도전층을 형성하는것을 포함한다.
상기 매립 패턴 기판을 제공하는 것은, 상기 제1 접속패드를 상기 절연층으로 매립하고, 그리고 상기 절연층의 노출된 상기 제1 면보다 낮게 함몰되도록 상기 제1 접속패드의 상면을 식각하는 것을 포함할 수 있다.
상기 절연층을 식각하는 것은 플라즈마 처리 공정을 이용하여 식각하는 것을 포함할 수 있다.
상기 절연층을 식각하는 것은, 상기 제1 접속패드의 상면이 상기 절연층의 상기 제1 면보다 낮게 형성하고, 그리고 상기 제1 도전층의 상면이 상기 절연층의 상기 제1 면보다 높게 형성하는 것을 포함할 수 있다.
상기 제2 도전층을 형성하는 것은 상기 제1 도전층을 돌출시킨 후 상기 제2 도전층을 도금하여 형성하는 것을 포함할 수 있다.
상기 제2 도전층을 형성하는 것은 상기 절연층을 식각하기 전에 상기 제1 도전층 위에 상기 제2 도전층을 도금하여 형성하는 것을 포함할 수 있다.
실시예들에 따른 회로 기판의 제조 방법에 의하면, 와이어 본딩 칩의 실장을 위한 접속패드를 미세 피치로 구현할 수 있고 와이어 본딩 환경에 적합한 돌출된 도전층을 갖도록 제조할 수 있다.
따라서 실시예들에 따른 회로 기판에 의하면, 와이어 본딩을 위한 본드 핑거를 ETS(Embedded Trace Substrate) 공법으로 제작하여 55 피치 이하의 미세 피치로 구성할 수 있다.
또한 본드 핑거 패드의 니켈 도금층이 돌출되어 와이어 본딩 공정 시 오접속 리스크가 해소될 수 있다.
도 1은 일 실시예에 따른 회로 기판을 도시한 단면도이다.
도 2a 내지 도 2d, 도 3a 내지 도 3d, 도 4a 내지 도 4c는 도 1에 나타낸 회로 기판을 제조하는 방법을 도시한 공정도이다.
도 5a 내지 도 5c는 변형예에 따른 회로 기판을 제조하는 방법을 도시한 공정도이다.
도 6 및 도 7은 다른 실시예에 따른 회로 기판을 제조하는 방법을 도시한 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 따라서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 것만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 것, 물리적으로 연결되는 것뿐만 아니라 전기적으로 연결되는 것, 또는 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 일체인 것을 의미할 수 있다.
명세서 전체에서, 기판은 평면상으로 넓고 단면상으로 얇은 구조를 가지며, '기판의 평면 방향'은 기판의 넓고 평평한 면에 평행한 방향이고 '기판의 두께 방향'은 기판의 넓고 평평한 면에 수직한 방향을 의미할 수 있다.
명세서 전체에서, '실질적으로 동일'이라는 의미는 수치적으로 정확하게 동일한 것뿐만 아니라, 동일한 크기로 설계되었지만 제조 공정상의 허용 오차 또는 재료의 특성에 따른 공차 범위 내에서 미세한 차이가 있더라도 통상의 기술자에 의해 동일한 것으로 간주될 수 있는 것까지 포함하는 것이다.
도 1은 일 실시예에 따른 회로 기판을 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 회로 기판(101)은 절연층(110)과 이 절연층(110)에 매립된 제1 접속패드(123)를 포함한다. 절연층(110)과 제1 접속패드(123)는 매립 패턴 기판을 구성할 수 있다. 회로 기판(101)은 인쇄 회로 기판으로서 반도체 패키지용으로 사용될 수 있다.
절연층(110)은 서로 마주보는 제1 면(1101)과 제2 면(1102)을 가질 수 있다. 제1 접속패드(123) 위에는 제1 도전층(133)이 적층되어 제1 패드층(120)을 구성할 수 있다. 제1 패드층(120)의 일부는 절연층(110)에 매립되고 다른 일부는 절연층(110)의 제1 면(1101)으로부터 돌출될 수 있다. 제1 도전층(133) 위에는 제2 도전층(135)이 배치될 수 있다.
절연층(110)은 수지 절연층을 포함할 수 있다. 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 접속패드(123)는 절연층(110)에 매립되며 상면이 절연층(110)의 노출된 제1 면(1101)으로부터 함몰되어 배치될 수 있다. 제1 도전층(133)은 제1 접속패드(123)의 상면과 중첩하도록 배치되어 일부는 절연층(110)에 매립되고 나머지 일부는 절연층(110)의 제1 면(1101)으로부터 돌출될 수 있다. 제2 도전층(135)은 제1 도전층(133)의 돌출된 상면과 측면에 배치될 수 있다.
제1 접속패드(123)는 구리(Cu) 층을 포함할 수 있다. 제1 도전층(133)은 니켈(Ni) 도금층을 포함하고, 제2 도전층(135)은 금(Au) 도금층을 포함할 수 있다. 제1 도전층(133)은 제2 도전층(135)보다 더 두꺼울 수 있다.
본 실시예에서 제1 도전층(133)과 제2 도전층(135)은 전해 금도금 방법으로 형성될 수 있다. 즉, 구리를 포함하는 제1 접속패드(123)에 전류를 인가하여 니켈/금 금속 피막을 형성시키는 방법으로 니켈 도금층과 금 도금층이 형성될 수 있다. 제1 도전층(133)과 제2 도전층(135)은 무전해 금도금 방법으로 형성될 수도 있다.
회로 기판(101)을 두께 방향으로 자른 단면상에서 볼 때, 제1 도전층(133)의 폭은 제1 접속패드(123)의 폭과 실질적으로 동일할 수 있다. 제1 도전층(133)이 제1 접속패드(123)와 접하는 부분에서 제1 도전층(133)의 폭이 제1 접속패드(123)의 폭과 동일할 수 있으며, 제1 도전층(133)의 상면에서의 폭이 제1 접속패드(123)의 폭과 동일할 수 있다. 절연층(110)에 매립된 제1 도전층(133) 부분의 폭과 절연층(110)으로부터 돌출된 제1 도전층(133) 부분의 폭이 서로 동일할 수 있다. 따라서 제1 도전층(133)은 절연층(110)의 제1 면(1101)에서 기판의 평면 방향으로 절연층(110)에 매립된 제1 도전층(133) 부분의 폭을 초과하지 않도록 형성될 수 있다.
절연층(110)은 본드 핑거 영역(BF)을 갖는 와이어 본딩 패드를 포함할 수 있다. 이때, 제1 접속패드(123)는 본드 핑거 영역(BF)에 배치되는 본드 핑거(bond finger)가 될 수 있으며, 복수의 제1 접속패드(123)는 복수의 본드 핑거를 구성할 수 있다. 즉, 제1 접속패드(123)는 와이어 본딩 패드용 본드 핑거로 구성되어 반도체 칩의 와이어 본딩 시 도전성 와이어가 이에 접합될 수 있다.
본드 핑거 영역(BF)에 배치되는 절연층(110)의 상면은 본드 핑거 영역(BF)에 인접한 절연층(110)의 상면보다 더 낮을 수 있다. 즉, 제1 접속패드(123)가 배치되는 영역에서의 절연층(110)의 상면은 그 주위의 절연층(110)의 상면보다 더 낮게 높이 차이(d)가 있을 수 있다.
본드 핑거 영역(BF)에 인접한 절연층(110)의 위에는 제1 솔더 레지스트층(141)이 배치될 수 있다. 제1 솔더 레지스트층(141)은 절연층(110) 내부에 위치한 회로층(125)과 중첩되어 이를 덮을 수 있다.
절연층(110)의 제2 면(1102) 상에는 제2 접속패드(126)가 더 형성될 수 있다. 절연층(110)의 제2 면(1102)에서 제2 접속패드(126) 주위로 제2 솔더 레지스트층(146)이 형성될 수 있다. 제2 접속패드(126)는 구리(Cu) 층을 포함할 수 있으며, 제2 접속패드(126) 상에는 도전층이 형성될 수 있다. 도전층은 니켈(Ni) 도금층(136)과 금(Au) 도금층(138)을 포함할 수 있다. 니켈 도금층(136)은 제2 접속패드(126) 상에 형성되고 금 도금층(138)은 니켈 도금층(136) 상에 형성될 수 있다.
절연층(110)의 제2 면(1102) 상에서 복수의 제2 접속패드(126)는 서로 인접하여 정렬될 수 있다. 서로 인접한 복수의 제2 접속패드(126) 각각의 사이에는 제2 솔더 레지스트층(146)이 형성될 수 있다. 즉, 제2 솔더 레지스트층(146)은 이웃한 복수의 제2 접속패드(126)들을 서로 분리하는 형태로 개재될 수 있다.
또한, 도 1에 나타낸 회로 기판(101)은 절연층(110)의 양면에 접속패드(123, 126)를 갖는 구조를 도시한 것이나, 절연층(110)의 제2 면(1102)에 배치된 제2 접속패드(126)는 생략될 수 있으며, 이 또한 본 개시의 범위에 속하는 것이다. 이하의 다른 실시예 및 변형예에서도 마찬가지이다.
나아가, 절연층(110)은 복수의 절연층을 포함하고, 상기 복수의 절연층은 각각 회로층을 포함할 수 있다. 따라서 3층 이상의 절연층 각각에 회로층이 형성되고, 이들 회로층을 연결하도록 상기 절연층의 두께 방향으로 비아가 연장될 수 있다.
도 2a 내지 도 2d, 도 3a 내지 도 3d, 도 4a 내지 도 4c는 도 1에 나타낸 회로 기판을 제조하는 방법을 도시한 공정도이다.
도 2a 및 도 2b에 도시된 바와 같이, 제1 시드층(121)이 적층되어 있는 캐리어 기판(80)을 준비하고, 회로 형성 공정을 통해 제1 시드층(121)에 제1 회로 패턴층(123a, 125a)을 형성한다. 즉, 캐리어 기판(80) 상에 제1 회로 패턴층(123a, 125a)이 형성될 부분에만 노광 및 현상을 통해 제거된 도금 레지스트 패턴을 형성할 수 있다. 제1 회로 패턴층(123a, 125a)은 패터닝된 도금 레지스트의 개구를 통해 노출된 제1 시드층(121)에 도전성 금속이 도금되어 형성될 수 있다. 제1 회로 패턴층(123a, 125a)의 형성 후 도금 레지스트 패턴은 제거된다.
제1 시드층(121)은 회로 기판 분야에서 회로용 도전성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 일반적이다. 캐리어 기판(80)은 절연재의 양면에 동박층이 적층되어 있는 기판일 수 있으며, 제1 시드층(121)과 동박층은 서로 분리될 수 있다. 제1 회로 패턴층(123a, 125a)은 캐리어 기판(80)의 제1 시드층(121)과 연결될 수 있고 제1 시드층(121)과 같은 종류의 금속을 포함할 수 있다. 예를 들어, 제1 시드층(121)과 제1 회로 패턴층(123a, 125a)은 구리를 포함할 수 있다.
본 실시예에서는 캐리어 기판(80)의 양면 상에 제1 회로 패턴층(123a, 125a)을 형성하는 것을 도시하였지만, 캐리어 기판(80)의 일면 상에만 제1 회로 패턴층(123a, 125a)을 형성하는 것도 역시 가능하며, 이 또한 본 개시의 범위에 속하는 것이다.
도 2c를 참조하면, 제1 회로 패턴층(123a, 125a)이 매립되도록 절연층(110b)을 적층하고, 절연층(110b)의 상부면에 제2 시드층(122)을 형성한다. 제2 시드층(122)은 중간 회로층(124)을 형성하기 위해 형성될 수 있으며, 도전성 금속이면 제한 없이 사용 가능하나 구리를 사용하는 것이 일반적이다.
절연층(110b)은 수지 절연층을 포함할 수 있다. 절연층(110b)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등을 포함할 수 있으나, 이에 한정되지는 않는다.
도 2d를 참조하면, 최외곽 절연층(110a) 위에 회로 형성 공정을 통해 제2 회로 패턴층(126a)을 형성할 수 있다. 제2 회로 패턴층(126a)은 제1 회로 패턴층(123a, 125a)을 형성하는 방법과 유사한 방법으로 형성될 수 있으며, 제2 회로 패턴층(126a)은 제1 회로 패턴층(123a, 125a)과 같은 종류의 물질을 포함할 수 있다. 이로써 캐리어 기판(80)의 양 측에 매립 패턴 기판부를 완성한다.
도시한 실시예에 따르면, 각각의 매립 패턴 기판부는 두 개의 절연층(110a, 110b)과 세 개의 금속층인 제1 회로 패턴층(123a, 125a), 중간 회로층(124), 및 제2 회로 패턴층(126a)을 포함하는 것으로 도시하였으나, 이에 한정되지 않고 더 많은 수의 절연층과 더 많은 회로 패턴을 포함할 수 있으며, 이 또한 본 개시의 범위에 속하는 것이다.
도 3a를 참조하면, 제1 시드층(121)과 캐리어 기판(80)을 분리하여 매립 패턴 기판을 준비한다. 캐리어 기판(80)의 양면 상에 형성된 제1 시드층(121)을 분리하여 한 쌍의 매립 패턴 기판을 얻을 수 있으며, 한 쌍의 매립 패턴 기판 각각에 대해서 개별로 공정이 적용될 수 있다.
도 3b를 참조하면, 도 3a에서 얻은 매립 패턴 기판을 소프트 에칭하여 제1 시드층(121)을 제거한다. 제1 시드층(121)을 제거하고 나면, 절연층(110b)에 매립된 제1 회로 패턴층(123a, 125a)은 제1 접속패드(123)와 회로층(125)을 형성하고, 절연층(110a) 위에 배치된 제2 회로 패턴층(126a)은 제2 접속패드(126)를 형성한다. 제1 시드층(121)을 제거하는 과정에서 절연층(110b)으로부터 노출된 제1 회로 패턴층(123a, 125a)의 표면도 부분적으로 식각되어 제1 접속패드(123)와 회로층(125)은 절연층(110b)의 표면보다 함몰되어 형성될 수 있다.
도 3c를 참조하면, 솔더 마스킹 공정을 통해 회로층(125)과 절연층(110)의 상면을 부분적으로 덮는 제1 솔더 레지스트층(141)을 형성하고, 제2 접속패드(126)와 절연층(110)의 하면을 덮는 제2 솔더 레지스트층(146)을 형성한다. 이때 제1 솔더 레지스트층(141)은 본드 핑거 영역(BF)을 노출시키도록 패터닝 될 수 있고, 제2 솔더 레지스트층(146)은 제2 접속패드(126)를 적어도 부분적으로 노출시키도록 패터닝 될 수 있다.
솔더 레지스트층(141, 146)은 최외층 회로를 보호하는 보호층 기능을 하며, 전기적 절연을 위해 형성되는 것이다. 솔더 레지스트층(141, 146)은 당업계에 공지된 바에 따라, 예를 들어, 솔더 레지스트 잉크, 솔더 레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으나 특별히 이에 한정되는 것은 아니다.
도 3d를 참조하면, 솔더 레지스트층(141, 146)의 개구를 통해 노출된 제1 접속패드(123) 및 제2 접속패드(126) 위에 각각 제1 도전층(133, 136)을 형성한다. 제1 도전층(133, 136)은 니켈 도금층을 포함하며 전해 도금 방법으로 형성될 수 있다. 즉, 구리를 포함하는 접속패드(123, 126)에 전류를 인가하여 니켈 금속 피막을 형성시키는 방법으로 니켈 도금층이 형성될 수 있다. 또한 제1 도전층(133, 136)은 무전해 도금 방법으로 형성할 수도 있다. 접속패드(123, 126) 상에 형성된 제1 도전층(133, 136)은 절연층(110) 또는 제2 솔더 레지스트층(146)의 표면보다 더 낮게 함몰된 상태로 배치될 수 있다.
도 4a를 참조하면, 도 3d에서 얻은 매립 패턴 기판의 표면에 패터닝된 커버링 마스크(61)를 덮고 플라즈마 에칭을 실시한다. 커버링 마스크(61)는 상기 매립 패턴 기판을 구성하는 절연층(110)의 제1 면(1101)에 형성되는 본드 핑거 영역(BF)과 중첩하는 개구(61a)를 가질 수 있다. 따라서 절연층(110)의 제1 면(1101)에 위치한 제1 솔더 레지스트층(141)은 커버링 마스크(61)로 덮이고, 제1 접속패드(123)와 제1 도전층(133)을 포함하는 제1 패드층(120)이 배치된 절연층(110)의 제1 면(1101)의 영역은 노출될 수 있다. 이렇게 노출된 절연층(110)의 제1 면(1101)의 영역은 플라즈마 식각될 수 있다. 절연층(110)의 제2 면(1102)에 배치된 제2 접속패드(126), 제1 도전층(136), 및 제2 솔더 레지스트층(146)은 커버링 마스크(61)에 의해 전체적으로 덮일 수 있다.
도 4b를 참조하면, 플라즈마 처리 공정에 의해 절연층(110)의 제1 면(1101)이 식각되면 제1 패드층(120)의 제1 도전층(133) 일부가 제1 면(1101) 위로 돌출될 수 있다. 즉, 플라즈마 식각 전에는 제1 도전층(133)이 절연층(110)의 제1 면(1101) 아래에 함몰되어 배치되어 있고(도 4a 참조), 플라즈마 식각 후에는 절연층(110)의 표면이 제1 도전층(133)의 표면보다 더 낮게 위치할 수 있다.
도 4c를 참조하면, 절연층(110)의 제1 면(1101) 위로 돌출된 제1 도전층(133)의 표면을 따라 제2 도전층(135)이 형성된다. 제2 도전층(135)은 금(Au) 도금층을 포함하며 전해 도금 방법으로 형성될 수 있다. 즉, 제1 접속패드(123)에 전류를 인가하여 금 피막을 형성시키는 방법으로 금 도금층이 형성될 수 있다. 또한 제2 도전층(135)은 무전해 도금 방법으로 형성될 수도 있다. 제1 도전층(133)이 절연층(110) 위로 돌출된 상태로 도금 공정이 수행되기 때문에 제2 도전층(135)은 제1 도전층(133)의 돌출된 상면과 측면에 도금될 수 있다.
절연층(110)의 제2 면(1102)에 배치되어 제2 솔더 레지스트층(146)으로부터 노출된 제2 접속패드(126) 위에 배치된 제1 도전층(136) 위에도 제2 도전층(138; 도 1 참조)이 형성될 수 있다. 이로써 도 1에 도시된 바와 같은 회로 기판(101)이 완성될 수 있다.
도 5a 내지 도 5c는 변형예에 따른 회로 기판을 제조하는 방법을 도시한 공정도이다. 도 5a는 플라즈마 식각 전 절연층(110)에 매립된 제1 접속패드(123')를 나타낸 것이고, 도 5b는 플라즈마 식각 후 절연층(110)으로부터 제1 도전층(133')이 돌출된 것을 나타낸 것이며, 도 5c는 돌출된 제1 도전층(133')에 제2 도전층(135')이 도금된 것을 나타낸 것이다.
도 5a를 참조하면, 본 변형예에서는 제1 접속패드(123') 위에 제1 도전층(133')을 형성하면서 도 4a에 나타낸 기판과 비교하여 제1 도전층(133')을 더 두껍게 도금할 수 있다. 따라서 제1 접속패드(123') 위의 제1 도전층(133')이 절연층(110)의 제1 면(1101) 위로 일부 돌출되어 있다.
도 5b와 도 5c를 참조하면, 본 변형예에서도 플라즈마 식각에 의해 절연층(110)의 상면을 일부 식각하여 제1 도전층(133')을 돌출시키고, 이렇게 돌출된 제1 도전층(133')의 상면과 측면을 따라 제2 도전층(135')을 도금할 수 있다.
도 6 및 도 7은 다른 실시예에 따른 회로 기판을 제조하는 방법을 도시한 공정도이다.
본 실시예에 따른 회로 기판(102)의 제조 방법에 의하면, 제1 패드층(120)을 절연층(110) 위로 돌출시키기 전에 제2 도전층(137)까지 형성하고 나서 플라즈마 식각 공정을 수행한다.
도 6을 참조하면, 도 3d에서 얻은 기판의 제1 도전층(133) 위에 제2 도전층(137)을 형성한다. 제1 접속패드(123)와 제1 도전층(133)을 포함하는 제1 패드층(120)은 절연층(110)의 노출된 제1 면(1101)으로부터 함몰되어 배치될 수 있다. 제1 도전층(133) 위로 형성된 함몰된 공간으로 제2 도전층(137)이 도금되어 배치될 수 있다. 절연층(110)의 제2 면(1102) 위에 배치된 제2 접속패드(126)와 제1 도전층(136) 위에도 제2 도전층(138)이 도금되어 배치될 수 있다.
도 7을 참조하면, 도 4a에서와 마찬가지로 기판의 표면에 패터닝된 커버링 마스크를 덮고 플라즈마 에칭을 실시하면 제1 도전층(133)과 제2 도전층(137)이 제1 면(1101) 위로 돌출되도록 절연층(110)을 식각할 수 있다. 즉, 본드 핑거 영역(BF)에 해당하는 절연층(110) 일부가 식각되어 제1 도전층(133)과 제2 도전층(137)이 노출되며 돌출될 수 있다.
본 실시예에서 제2 도전층(137)은 제1 도전층(133)의 돌출된 상면에만 배치되고 노출된 측면에는 배치되지 않을 수 있다. 즉, 제1 도전층(133)이 절연층(110)의 표면보다 낮게 매립된 상태에서 제2 도전층(137)이 제1 도전층(133) 위에 도금된다. 따라서 제1 도전층(133)의 측면에는 제2 도전층(137)이 배치되지 않는다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 청구범위와 발명의 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
101, 102: 회로 기판
110, 110a, 110b: 절연층
1101: 제1 면
1102: 제2 면
120: 제1 패드층
123, 123': 제1 접속패드
126: 제2 접속패드
123a, 125a: 제1 회로 패턴층
126a: 제2 회로 패턴층
133, 133', 136: 제1 도전층
135, 135', 137, 138: 제2 도전층
141, 146: 제1, 제2 솔더 레지스트층

Claims (19)

  1. 서로 마주보는 제1 면과 제2 면을 갖는 절연층;
    제1 접속패드와 상기 제1 접속패드 위에 적층된 제1 도전층을 포함하고, 일부는 상기 절연층에 매립되고 다른 일부는 상기 절연층의 제1 면으로부터 돌출된 제1 패드층; 및
    상기 제1 도전층 위에 배치된 제2 도전층
    을 포함하는 회로 기판.
  2. 제 1 항에 있어서,
    상기 제1 접속패드는 상기 절연층에 매립되며, 상기 제1 접속패드의 상면은 노출된 상기 제1 면으로부터 함몰되어 배치되는, 회로 기판.
  3. 제 2 항에 있어서,
    상기 제1 도전층은 상기 제1 접속패드의 상면과 상기 절연층의 두께 방향으로 중첩하도록 배치되어 일부는 상기 절연층에 매립되고 나머지 일부는 상기 제1 면으로부터 돌출되는, 회로 기판.
  4. 제 3 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층의 돌출된 상면에 배치된, 회로 기판.
  5. 제 4 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층의 돌출된 측면을 덮도록 배치된, 회로 기판.
  6. 제 1 항에 있어서,
    상기 제1 접속패드는 구리(Cu) 층을 포함하는, 회로 기판.
  7. 제 1 항에 있어서,
    상기 제1 도전층은 니켈(Ni) 도금층을 포함하는, 회로 기판.
  8. 제 1 항에 있어서,
    상기 제2 도전층은 금(Au) 도금층을 포함하는, 회로 기판.
  9. 제 1 항에 있어서,
    상기 제1 도전층의 폭은 상기 제1 접속패드의 폭과 실질적으로 동일한, 회로 기판.
  10. 제 1 항에 있어서,
    상기 제1 패드층은 본드 핑거 영역에 배치되는, 회로 기판.
  11. 제 10 항에 있어서,
    상기 본드 핑거 영역에 배치되는 상기 절연층의 상면은 상기 본드 핑거 영역에 인접한 상기 절연층의 상면보다 더 낮은, 회로 기판.
  12. 제 11 항에 있어서,
    상기 본드 핑거 영역에 인접한 상기 절연층의 위에 배치된 솔더 레지스트층을 더 포함하는 회로 기판.
  13. 제 1 항에 있어서,
    상기 절연층은 복수의 절연층을 포함하고,
    상기 복수의 절연층은 복수의 회로층을 포함하는, 회로 기판.
  14. 서로 마주보는 제1 면과 제2 면을 갖는 절연층에 노출된 상기 제1 면보다 낮게 함몰되도록 매립된 제1 접속패드를 포함하는 매립 패턴 기판을 제공하고,
    상기 제1 접속패드 위에 중첩하도록 제1 도전층을 적층하여 제1 패드층을 형성하고,
    상기 절연층의 제1 면이 상기 제1 패드층의 상면과 하면 사이에 배치되도록 상기 절연층을 식각하고, 그리고
    상기 제1 도전층 위에 제2 도전층을 형성하는
    것을 포함하는 회로 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 매립 패턴 기판을 제공하는 것은,
    상기 제1 접속패드를 상기 절연층으로 매립하고, 그리고
    상기 절연층의 노출된 상기 제1 면보다 낮게 함몰되도록 상기 제1 접속패드의 상면을 식각하는 것을 포함하는, 회로 기판의 제조방법.
  16. 제 14 항에 있어서,
    상기 절연층을 식각하는 것은 플라즈마 처리 공정을 이용하여 식각하는 것을 포함하는, 회로 기판의 제조방법.
  17. 제 14 항에 있어서,
    상기 절연층을 식각하는 것은,
    상기 제1 접속패드의 상면이 상기 절연층의 상기 제1 면보다 낮게 형성하고, 그리고
    상기 제1 도전층의 상면이 상기 절연층의 상기 제1 면보다 높게 형성하는 것을 포함하는, 회로 기판의 제조방법.
  18. 제 14 항에 있어서,
    상기 제2 도전층을 형성하는 것은 상기 제1 도전층을 돌출시킨 후 상기 제2 도전층을 도금하여 형성하는 것을 포함하는, 회로 기판의 제조방법.
  19. 제 14 항에 있어서,
    상기 제2 도전층을 형성하는 것은 상기 절연층을 식각하기 전에 상기 제1 도전층 위에 상기 제2 도전층을 도금하여 형성하는 것을 포함하는, 회로 기판의 제조방법.

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