KR101628593B1 - 감소된 측벽 스페이서 슬림화를 갖는 고선택적 스페이서 에칭 공정 - Google Patents

감소된 측벽 스페이서 슬림화를 갖는 고선택적 스페이서 에칭 공정 Download PDF

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Abstract

스페이서 에칭 공정을 수행하는 방법에 대하여 설명한다. 이 방법은 기판 상의 게이트 구조 위에 스페이서 물질을 등각적으로 도포하는 단계, 및 게이트 구조의 측벽을 따라 위치한 스페이서 측벽을 유지하면서, 게이트 구조의 캡핑 영역 및 게이트 구조의 베이스에 인접한 기판 상의 기판 영역으로부터 스페이서 물질을 부분적으로 제거하기 위해 스페이서 에칭 공정 순서(sequence)를 수행하는 단계를 포함한다. 이 스페이서 에칭 공정 순서는, 스페이서 산화층을 형성하기 위해 스페이서 물질의 노출면을 산화시키는 단계, 기판 상의 기판 영역에서의 스페이서 물질 및 게이트 구조의 캡핑 영역에서의 스페이서 물질로부터 스페이서 산화층을 이방적으로 제거하기 위해 제 1 에칭 공정을 수행하는 단계, 및 게이트 구조의 측벽에 스페이서 측벽을 남겨 두기 위해 기판 상의 기판 영역 및 게이트 구조의 캡핑 영역으로부터 스페이서 물질을 선택적으로 제거하도록 제 2 에칭 공정을 수행하는 단계를 포함할 수 있다.

Description

감소된 측벽 스페이서 슬림화를 갖는 고선택적 스페이서 에칭 공정{HIGHLY SELECTIVE SPACER ETCH PROCESS WITH REDUCED SIDEWALL SPACER SLIMMING}
본 발명은 기판 상의 트랜지스터 게이트(transistor gate)를 위한 측벽 스페이서(sidewall spacer)를 제조하는 방법에 관한 것이다.
반도체 제조시 및 트랜지스터 게이트 제조 과정에서, 스페이서 물질은 트랜지스터 게이트에 등각적으로 도포되며, 그 다음에 부분적으로 제거되어 상기 트랜지스터 게이트의 측벽에 측벽 스페이서를 형성한다. 상기 트랜지스터 게이트 상부 및 기판으로부터 상기 스페이서 물질을 부분적으로 제거할 때, 스페이서 에칭 공정의 성공은, 무엇보다도, 다음의 성능 지표들(performance metrics)을 측정하여 결정된다: (a) 측벽 스페이서 푸팅(sidewall spacer footing)의 크기, (b) 기판 리세스(substrate recess)의 깊이, (c) 측벽 스페이서 임계치수(critical dimension, CD) 슬림화의 양, 및 (d) 스페이서 상부 리세스(spacer top recess)의 깊이. 종래의 스페이서 에칭 공정들은 이 성능 지표들 중 적어도 하나에서 허용될 수 없는 결과들을 초래한다.
본 발명의 실시예들은 측벽 스페이서 제조 방법, 구체적으로, 기판 상의 트랜지스터 게이트에 대한 측벽 스페이서를 제조하는 방법에 관한 것이다.
일 실시예에 따른, 스페이서 에칭 공정(spacer etch process)을 수행하는 방법이 설명된다. 상기 방법은 기판 상의 게이트 구조 위에 스페이서 물질을 등각적으로 도포(applying)하는 단계, 및 상기 게이트 구조의 측벽을 따라 위치한 스페이서 측벽을 유지하면서, 상기 게이트 구조의 캡핑 영역 및 상기 게이트 구조의 베이스에 인접한 상기 기판 상의 기판 영역으로부터 상기 스페이서 물질을 부분적으로 제거하기 위해 스페이서 에칭 공정 순서(sequence)를 수행하는 단계를 포함한다. 상기 스페이서 에칭 공정 순서는 스페이서 산화층을 형성하기 위해 상기 스페이서 물질의 노출면을 산화시키는 단계, 상기 기판 상의 상기 기판 영역에서의 상기 스페이서 물질 및 상기 게이트 구조의 상기 캡핑 영역에서의 상기 스페이서 물질로부터 상기 스페이서 산화층을 이방적으로(anisotropically) 제거하기 위해 제 1 에칭 공정을 수행하는 단계, 및 상기 게이트 구조의 측벽에 상기 스페이서 측벽을 남겨 두기 위해 상기 기판 상의 기판 영역 및 상기 게이트 구조의 상기 캡핑 영역으로부터 상기 스페이서 물질을 선택적으로 제거하도록 제 2 에칭 공정을 수행하는 단계를 포함할 수 있다.
다른 실시예에 따른, 스페이서 에칭 공정을 수행하는 방법이 설명된다. 상기 방법은 기판 상의 게이트 구조 위에 등각적으로(conformally) 도포된(applied) 스페이서 물질을 갖는 상기 기판을 수납하는 단계, 및 상기 게이트 구조의 측벽을 따라 위치한 스페이서 측벽을 유지하면서, 상기 게이트 구조의 캡핑 영역 및 상기 게이트 구조의 베이스에 인접한 상기 기판 상의 기판 영역으로부터 상기 스페이서 물질을 부분적으로 제거하기 위해 스페이서 에칭 공정 순서를 수행하는 단계를 포함한다. 상기 스페이서 에칭 공정 순서는 스페이서 산화층을 형성하기 위해 상기 스페이서 물질의 노출면을 산화시키는 단계, 상기 기판 상의 상기 기판 영역에서의 상기 스페이서 물질 및 상기 게이트 구조의 상기 캡핑 영역에서의 상기 스페이서 물질로부터 상기 스페이서 산화층을 이방적으로(anisotropically) 제거하기 위해 제 1 에칭 공정을 수행하는 단계, 및 상기 게이트 구조의 측벽에 상기 스페이서 측벽을 남겨 두기 위해 상기 기판 상의 기판 영역 및 상기 게이트 구조의 상기 캡핑 영역으로부터 상기 스페이서 물질을 선택적으로 제거하도록 제 2 에칭 공정을 수행하는 단계를 포함할 수 있다.
다음의 도면들이 첨부된다:
도 1a 내지 도 1c는 기판 상의 게이트 구조에 대한 측벽 스페이서 제조의 개략도를 도시하고 있다;
도 2a 내지 도 2d는 일 실시예에 따른 스페이서 에칭 공정을 수행하는 방법의 개략도를 도시하고 있다;
도 3은 일 실시예에 따른 스페이서 에칭 공정을 수행하는 방법을 도시한 흐름도를 제공한다;
도 4는 추가적인 실시예들에 따른 스페이서 에칭 공정을 수행하는 방법을 도시한 흐름도를 제공한다;
도 5는 일 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 6은 다른 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 7은 다른 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 8은 다른 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 9는 다른 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 10은 다른 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 11은 다른 실시예에 따른 플라즈마 처리 시스템의 개략도를 나타낸다;
도 12는 일 실시예에 따른 플라즈마 소스(plasma source)의 단면도를 나타낸다;
도 13a 및 도 13b는 다른 실시예에 따른 플라즈마 소스의 단면도 및 저면도(bottom view)를 나타낸다; 및
도 14는 또 다른 실시예에 따른 플라즈마 소스의 단면도를 나타낸다.
다음의 설명에서, 처리 시스템의 특정 기하형태(particular geometry), 본 명세서에서 사용된 다양한 구성요소들 및 공정들에 대한 설명과 같은 구체적인 세부 사항들이 기술되며, 이는 설명의 목적일 뿐 이에 제한되지 않는다. 그러나, 본 발명은 이러한 구체적인 세부 사항들에서 벗어난 다른 실시예들로 실시될 수 있음을 이해해야 할 것이다.
유사하게, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해, 구체적인 숫자들, 물질들, 및 구성들이 기술된다. 그러나, 본 발명은 구체적인 세부 사항들 없이 실시될 수 있다. 나아가, 도면들에 나타난 다양한 실시예들은 예시적인 표현들이며 반드시 일정한 비율로 작성된 것은 아님을 이해해야 할 것이다.
다양한 조작들(operations)이, 순서대로, 본 발명을 이해하는데 가장 도움이 되는 방식으로, 다수의 개별 조작들(multiple discrete operations)로서 설명될 것이다. 그러나, 설명의 순서가 이 조작들이 반드시 순서 의존적이라는 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이 조작들은 제시되는 순서로 수행될 필요는 없다. 설명되는 조작들은 설명되는 실시예와 다른 순서로 수행될 수 있다. 다양한 추가적인 조작들이 수행될 수 있으며, 및/또는 설명되는 조작들은 추가적인 실시예들에서 생략될 수 있다.
본 명세서에서 "기판"은 본 발명에 따라 처리되는 대상을 총칭하여(generically) 말한다. 상기 기판은 소자, 특히 반도체 또는 기타 전자 소자의 어떠한 물질 부분 또는 구조를 포함할 수 있으며, 예를 들면, 반도체 웨이퍼와 같은 베이스 기판 구조 또는 박막과 같은 베이스 기판 구조 상의 또는 그 위에 놓인 층일 수 있다. 따라서, 기판은 패터닝된 또는 패터닝되지 않은 어떠한 특정 베이스 구조, 하부층(underlying layer) 또는 상부층(overlying layer)에 한정되는 것은 아니며, 오히려 그러한 어떤 층 또는 베이스 구조, 및 층들 및/또는 베이스 구조들의 어떠한 조합도 포함하고자 한 것이다. 하기의 설명은 특정 유형의 기판들을 참조할 수 있으나, 이는 단지 예시적인 목적일 뿐 이에 제한되는 것은 아니다.
반도체 제조에 있어서 상기한 바와 같이, 트랜지스터 게이트 제조시, 스페이서 물질이 상기 트랜지스터 게이트에 등각적으로 도포되며, 그 다음에 상기 트랜지스터 게이트의 측벽에 측벽 스페이서를 형성하기 위해 부분적으로 제거된다. 예를 들면, 도 1a는 기판(110) 상에 형성된 게이트 구조(100)에 있어서, 게이트 유전체(120), 게이트 전극(130), 및 게이트 캡핑층(gate capping layer, 140)을 포함하는 것을 특징으로 하는 게이트 구조(100)의 예시도를 제공한다. 상기 게이트 구조에서, 상기 게이트 유전체(120)는 초기 게이트 유전체 두께(121)(예를 들면, 약 10-40 nm(나노미터))로 특징지어질 수 있으며, 상기 게이트 전극(130)은 초기 게이트 전극 두께(131)(예를 들면, 약 30-100 nm)로 특징지어질 수 있다. 또한 상기 게이트 캡핑층(140)은 초기 게이트 캡핑층 두께(141)(예를 들면, 약 10-20 nm)로 특징지어질 수 있다.
스페이서 물질층(spacer material layer, 150)은 초기 스페이서 물질층 임계치수(critical dimension, CD, 151)로 특징지어지며, 상기 게이트 구조(100) 위에 후속으로 형성된다. 도 1a에 도시된 바와 같이, 상기 스페이서 물질층(150)은 상기 게이트 구조(100)의 표면형상(topography)에 합치하도록 기상 증착 공정(vapor deposition process)을 통해 도포될 수 있다. 예를 들면, 상기 스페이서 물질층(150)은 화학 기상 증착(CVD) 공정, 플라즈마 강화 CVD(plasma-enhanced CVD, PECVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정, 플라즈마 강화 ALD(plasma-enhanced ALD, PEALD) 공정, 물리 기상 증착(physical vapor deposition, PVD) 공정, 또는 스퍼터링 공정 등을 이용하여 증착될 수 있다. 상기 초기 스페이서 물질층 CD(151)는 약 2 nm(나노미터) 내지 약 20 nm, 바람직하게는 약 5nm 내지 약 15 nm, 더 바람직하게는 약 8 nm 내지 약 12 nm(예를 들면, 약 9-10 nm)의 범위를 가질 수 있다.
측벽 스페이서(150A, 150B)를 생성하기 위해 상기 트랜지스터 게이트(100) 및 상기 기판(110)으로부터 상기 스페이서 물질층(150)을 부분적으로 제거하는 동안, 상기 스페이서 에칭 공정은, 무엇보다, 다음의 성능 지표들(performance metrics)을 측정함으로써 평가된다: (a) 상기 게이트 구조(100)의 측벽을 따라 상기 스페이서 물질층(150)의 CD가 감소(reduction) 또는 슬림화(slimming)되는 양, (b) 측벽 스페이서 푸팅(sidewall spacer footing)의 존재 및/또는 크기, (c) 상기 기판의 노출면에 나타난 기판 리세스(substrate recess)의 양, (d) 상기 게이트 구조(100)의 상부(top)에 근접한 상기 스페이서 물질층(150)에 나타난 스페이서 리세스(spacer recess)의 양, 및 (e) 상기 게이트 캡핑층(140)의 상부 표면에서 소모된 캡핑 물질의 양.
도 1b에 도시된 바와 같이, 종래의 스페이서 에칭 공정들은 이 성능 지표들 중 적어도 하나에 있어서 허용할 수 없는 결과를 초래한다. 예를 들면, 종래의 스페이서 에칭 공정 후에, 최종 스페이서 물질층 CD(151A)로 특징지어지는 측벽 스페이서(150A)를 갖는 게이트 구조(101)가 생성된다. 상기 최종 스페이서 물질층 CD(151A)와 상기 초기 스페이서 물질층 CD(151) 간의 차이는 상기 스페이서 물질층(150)의 CD 감소 또는 슬림화 양의 척도이다. 상기 CD 감소 또는 슬림화 양은 과도할 수 있으며, 종종 상기 초기 스페이서 물질층 CD(151)의 20%, 30% 및 심지어 50%를 초과할 수도 있다.
또한, 예를 들면, 게이트 구조(101)는 측벽 스페이서 푸팅(152A)을 나타낼 수 있다. 나아가, 예를 들면, 게이트 구조(101)는 다음 중 어느 하나를 나타낼 수 있다: (ⅰ) 기판(110)의 노출면에 형성되고 1 nm, 2nm 및 심지어 5 nm를 초과할 수 있는 기판 리세스 깊이(substrate recess depth, 112A)로 특징지어지는 기판 리세스; (ⅱ) 상기 게이트 구조(101)의 상부에 근접한 상기 스페이서 물질층(150)에 있고 1 nm, 2nm 및 심지어 5 nm를 초과할 수 있는 스페이서 리세스 깊이(spacer recess depth, 153A)로 특징지어지는 스페이서 리세스; 및 (ⅲ) 상기 게이트 캡핑층(140A)의 상부 표면에서 소모되고, 5 nm를 초과할 수 있는, 최종 게이트 캡핑층 두께(141A)와 상기 초기 게이트 캡핑층 두께(141) 간의 차이에 의해 특징지어지는 캡핑 물질의 양.
도 1c에 도시되고 하기에서 더 설명되는 바와 같이, 이 성능 지표들 중 적어도 하나에 있어서 허용할 수 있는 결과를 초래하는 스페이서 에칭 공정이 제시된다. 예를 들면, 상기 스페이서 에칭 공정 후에, 최종 스페이서 물질층 CD(151B)로 특징지어지는 측벽 스페이서(150B)를 갖는 게이트 구조(102)가 생성된다. 상기 최종 스페이서 물질층 CD(151B)와 상기 초기 스페이서 물질층 CD(151) 간의 차이는 상기 스페이서 물질층(150)의 CD 감소 또는 슬림화 양의 척도이다. 상기 CD 감소 또는 슬림화 양은 2 nm 미만으로, 바람직하게는 1 nm 미만으로 감소될 수 있다. 대안적으로, 상기 CD 감소 또는 슬림화 양은 상기 초기 스페이서 물질층 CD(151)의 20% 미만으로, 바람직하게는 10% 미만으로 감소될 수 있다.
또한, 예를 들면, 게이트 구조(102)는 감소된 측벽 스페이서 푸팅(152B)을 나타내거나 또는 실질적으로 측벽 스페이서 푸팅(152B)이 없다. 나아가, 예를 들면, 게이트 구조(102)는 다음 중 어느 하나를 나타낼 수 있다: (ⅰ) 기판(110)의 노출면에 형성되고, 3 nm, 2 nm, 및 심지어 1 nm 미만일 수도 있는 기판 리세스 깊이(153B)로 특징지어지는 감소된 기판 리세스; (ⅱ) 상기 게이트 구조(102)의 상부에 근접한 상기 스페이서 물질층(150)에 있고, 5 nm, 2 nm, 및 심지어 1 nm 미만일 수도 있는 스페이서 리세스 깊이(153B)로 특징지어지는 스페이서 리세스; 및 (ⅲ) 5 nm 미만일 수 있는, 최종 게이트 캡핑층 두께(141B)와 상기 초기 게이트 캡핑층 두께(141) 간의 차이에 의해 특징지어지는 최종 게이트 캡핑층(140B)을 생성하는 상기 게이트 캡핑층(140)의 상기 상부 표면에서 소모된 캡핑 물질의 양.
그러므로, 다양한 실시예들에 따른, 스페이서 에칭 공정을 수행하는 방법이 설명된다. 상기 방법은 도 2a 내지 도 2d에 그림으로 예시되어 있으며, 도 3에서 흐름도(300)를 통해 제시된다. 도 3에 제시된 바와 같이, 상기 흐름도(300)는 단계 310에서 기판(210) 상의 게이트 구조(200) 위에 스페이서 물질(250)을 등각적으로 도포하는 것으로 시작된다(도 2a 참조). 상기 스페이서 물질(250)은 실리콘 질화물(silicon nitride, SixNy)과 같은 질화물을 포함할 수 있다. 또한, 상기 스페이서 물질(250)은 실리콘 탄화물(silicon carbide, SixCy)과 같은 탄화물(carbide)을 포함할 수 있다. 나아가, 상기 게이트 구조(200) 위에 등각적으로 도포되는 상기 스페이서 물질(250)은 실리콘 탄질화물(silicon carbonitride, SixCyNz)과 같은 탄질화물(carbonitride)을 포함할 수 있다. 더 나아가, 상기 게이트 구조(200) 위에 등각적으로 도포되는 상기 스페이서 물질(250)은 약 20 nm 이하, 또는 약 10 nm 이하의 두께를 가질 수 있다.
상기 게이트 구조(200)는, 무엇보다도, 게이트 캡핑층(gate capping layr), 게이트 전극층, 게이트 유전체층(gate dielectric layer), 및 게이트 계면층(gate interfacial layer) 등을 포함할 수 있는 하나 이상의 층들(230)의 패터닝된 막 적층체(film stack)를 포함한다. 상기 게이트 캡핑층은 SiO2와 같은 산화물을 포함할 수 있다.
상기 게이트 전극층은 다결정 실리콘(polycrystalline silicon, polysilicon, 또는 poly-Si)층 및/또는 금속 함유층(metal-containing layer)을 포함할 수 있다. 상기 금속 함유층은 금속, 금속 합금, 금속 질화물, 또는 금속 산화물을 포함할 수 있으며, 예를 들면, 티타늄(titanium), 티타늄 알루미늄 합금(titanium aluminum alloy), 탄탈(tantalum), 탄탈 알루미늄 합금(tantalum aluminum alloy), 티타늄 질화물(titanium nitride), 티타늄 실리콘 질화물(titanium silicon nitride), 티타늄 알루미늄 질화물(titanium aluminum nitride), 탄탈 질화물(tantalum nitride), 탄탈 실리콘 질화물(tantalum silicon nitride), 하프늄 질화물(hafnium nitride), 하프늄 질화물(hafnium silicon nitride), 알루미늄 질화물(aluminum nitride), 또는 알루미늄 산화물(aluminum oxide)을 함유할 수 있다. 상기 금속 함유층은 종래의 다결정 실리콘(poly-Si)으로 대체되거나 또는 다결정 실리콘과 통합될 수 있다.
상기 게이트 유전체는 SiO2, 또는 고 k(high-k, 고유전율(high dielectric constant)) 층을 포함할 수 있으며, 예를 들면, 란타늄 산화물(lanthanum oxide, LaO)과 같은 란타늄(lanthanum) 함유층, 또는 하프늄 산화물층(예를 들면, HfOx, HfO2), 하프늄 실리케이트(hafnium silicate)층(예를 들면, HfSiO) 또는 질화 하프늄 실리케이트(nitride hafnium silicate)(예를 들면, HfSiO(N))와 같은 하프늄 함유층을 포함할 수 있다. 또한, 예를 들면, 상기 고 k 층은 금속 실리케이트 또는 산화물(예를 들면, Ta2O5(k~26), TiO2(k~80), ZrO2(k~25), Al2O3(k~9), HfSiO, HfO2(k~25))을 포함할 수 있다. 나아가, 예를 들면, 상기 고 k 층은 혼합 희토류 산화물(mixed rare earth oxides), 혼합 희토류 알루미네이트(mixed rare earth aluminates), 혼합 희토류 질화물(mixed rare earth nitrides), 혼합 희토류 알루미늄 질화물(mixed rare earth aluminum nitrides), 혼합 희토류 산화질화물(mixed rare earth oxynitrides), 또는 혼합 희토류 알루미늄 산화질화물(mixed rare earth aluminum oxynitrides)을 포함할 수 있다. 상기 게이트 계면층은 상기 고 k 층과 상기 기판(210) 사이에 배치된 실리콘 이산화물(silicon dioxide, SiO2)의 박층(thin layer)을 포함할 수 있다.
상기 기판(210)은 벌크 실리콘 기판, (도핑된 또는 도핑되지 않은) 단결정 실리콘 기판, 절연체 상의 반도체(semiconductor-on-insulator, SOI) 기판, 또는, 예를 들면, Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP 뿐만 아니라 다른 Ⅲ/Ⅴ족 또는 Ⅱ/Ⅵ족 화합물 반도체들, 또는 이들의 어떠한 조합(Ⅱ, Ⅲ, Ⅴ, Ⅵ 족들은 원소의 주기율표에서 고전적인 또는 예전의 IUPAC 표기법을 말한다; 개정된 또는 새로운 IUPAC 표기법에 따르면, 이 족들은 각각 2, 13, 15, 16 족들을 말한다)을 함유하는 기타 어떠한 반도체 기판을 포함할 수 있다. 상기 기판은 어떠한 크기라도 가질 수 있으며, 예를 들면, 200 mm(밀리미터) 기판, 300 mm 기판, 450 mm 기판, 또는 훨씬 더 큰 기판일 수 있다.
단계 320에서, 스페이서 에칭 공정 순서가, 상기 게이트 구조(200)의 측벽(235)을 따라 위치한 스페이서 측벽(280)을 유지하면서, 상기 게이트 구조(200)의 캡핑 영역(201) 및 상기 게이트 구조(200)의 베이스(232)에 인접한 기판(210) 상의 기판 영역(202)에서 상기 스페이서 물질(250)을 부분적으로 제거하기 위해 수행된다. 도 4에 도시된 바와 같이, 스페이서 에칭 공정 순서를 수행하는 방법이 설명되어 있다.
상기 방법은 단계 410에서 스페이서 산화층(spacer oxidation layer, 260)을 형성하기 위해 상기 스페이서 물질(250)의 노출면(252)을 산화하는 것으로 시작된다(도 2b 참조). 상기 스페이서 산화층(260)은 상기 스페이서 물질(250)을 산소 함유 환경에 노출시킴으로써 형성될 수 있다. 상기 산소 함유 환경은 단원자 산소(O), 이원자 산소(O2), 삼원자 산소(오존(ozone), O3), 산소 함유 분자, 이온화된 산소, 준안정 산소(metastable oxygen), 또는 산소의 어떠한 여기 상태, 또는 이들의 둘 이상의 어떠한 조합을 포함할 수 있다. 예를 들면, 상기 산소 함유 환경은 산소 함유 플라즈마를 포함할 수 있다. 또한, 예를 들면, 상기 산소 함유 환경은 O, O2, O3, CO, CO2, NO, N2O, 또는 NO2, 또는 이들의 둘 이상의 어떠한 조합을 함유할 수 있다. 상기 산소 함유 환경은 기판(210)에 대하여 인-시츄(in-situ) 또는 엑스-시츄(ex-situ)로 생성될 수 있다.
단계 420에서, 제 1 에칭 공정이, 측벽 스페이서 산화층(265)을 남겨 두기 위해 기판(210) 상의 상기 기판 영역(202)에서의 상기 스페이서 물질(250) 및 상기 게이트 구조(200)의 상기 캡핑 영역(201)에서의 상기 스페이서 물질(250)로부터 상기 스페이서 산화층을 이방적으로 제거하도록, 수행된다(도 2c 참조).
상기 제 1 에칭 공정은 할로메탄(halomethane) 가스를 함유한 제 1 에칭 공정 조성물로부터 플라즈마를 형성하는 단계를 포함한다. 상기 할로메탄 가스는 일치환(mono-subsrituted) 할로메탄(예를 들면, CH3F), 이치환(di-subsrituted) 할로메탄(예를 들면, CH2F2), 삼치환(tri-subsrituted) 할로메탄(예를 들면, CHF3), 또는 사치환(tetra-subsrituted) 할로메탄(예를 들면, CF4)를 포함할 수 있다.
또한, 예를 들면, 상기 제 1 에칭 공정 조성물은 탄화수소(hydrocarbon, 즉, CxHy, 여기서 x 및 y는 1(unity) 이상이다)를 포함할 수 있다. 대안적으로, 예를 들면, 상기 제 1 에칭 공정 조성물은 탄화불소(fluorocarbon, 즉, CxFy, 여기서 x 및 y는 1 이상이다)를 포함할 수 있다. 또 달리 대안적으로, 예를 들면, 상기 제 1 에칭 공정 조성물은 화학식 CxHyRz를 갖는 첨가 가스를 포함할 수 있으며, 상기에서 R은 할로겐 원소이고, x 및 y는 1 이상이며, z는 0 이상이다.
상기 제 1 에칭 공정 조성물은 불활성 가스를 포함할 수 있다. 상기 제 1 에칭 공정 조성물은 산소 함유 가스, 수소 함유 가스, 질소 함유 가스, 또는 탄소 함유 가스, 또는 이들의 둘 이상의 어떠한 조합을 포함할 수 있다. 예를 들면, 상기 제 1 에칭 공정 조성물은 H2, O2, N2, CO, CO2, NH3, NO, N2O, 또는 NO2, 또는 이들의 둘 이상의 어떠한 조합을 포함할 수 있다. 상기 제 1 에칭 공정 조성물은 불소 함유 가스, 염소 함유 가스, 브롬 함유 가스, 또는 할로겐화물(halide) 가스를 더 포함할 수 있다. 예를 들면, 상기 제 1 에칭 공정 조성물은 HBr, F2, Cl2, Br2, BCl3, NF3, 또는 SF6를 더 포함할 수 있다.
상기 제 1 에칭 공정에서 플라즈마를 형성하기 위해, 대기압 및/또는 진공압에서 단독으로 아니면 캐리어 가스(예를 들면, 불활성 가스 또는 질소)와 조합하여 가스상 및/또는 증기상(gaseous and/or vapor phase)으로 존재하는, 상기 에칭 공정 조성물의 구성성분들이 선택되어야 한다.
일 실시예에서, 상기 제 1 에칭 공정 조성물은 CH3F 및 Ar을 포함할 수 있다. 다른 실시예에서, 상기 제 1 에칭 공정 조성물은 CF4 및 Ar을 포함할 수 있다.
상기한 바와 같이, 기판(210)은 상기 스페이서 물질(250)로부터 상기 스페이서 산화층(260)을 이방적으로 제거하기 위해 플라즈마에 노출된다. 상기 제 1 에칭 공정은 제 1 에칭 공정 레시피(recipe) 준비 단계를 포함할 수 있다. 상시 제 1 에칭 공정 레시피는 하나 이상의 공정 파라미터들에 의해 정의되는 하나 이상의 공정 조건들을 포함할 수 있다. 상기 하나 이상의 공정 조건들은 하나 이상의 공정 파라미터들의 설정에 의해, 예를 들면: 상기 공정 조성물의 유량(flow rate)의 설정; 플라즈마 처리 시스템에서의 압력 설정; 상기 기판을 지지하고 전기적으로 바이어스를 걸기 위한 기판 홀더 내의 하부 전극에 인가되는 제 1 RF 신호에 대한 제 1 무선 주파수(RF) 파워 레벨의 설정; 상기 기판 위쪽에 상기 하부 전극에 대향하는(opposing) 소스 안테나 또는 전극에 인가되는 제 2 RF 신호에 대한 제 2 RF(또는 마이크로파) 파워 레벨의 설정; 상기 플라즈마 처리 시스템에 대한 온도 조건의 설정; 상기 기판 또는 기판 홀더에 대한 온도 조건의 설정; 에칭 시간의 설정; 및/또는 오버 에칭(over-etch) 시간의 설정에 의해, 구축될 수 있다. 상기 제 1 에칭 공정시, 상기 공정 파라미터들 중 어느 하나든지 변경될 수 있다.
일 실시예에서, 상기 제 1 에칭 공정은 다음을 포함하는 공정 파라미터 여유(process parameter space)를 포함할 수 있다: 약 1000 mtorr(밀리토르)까지(예를 들면, 약 200 mtorr까지, 또는 약 30 mtorr 내지 약 100 mtorr, 또는 50 mtorr 미만, 또는 40 mtorr 미만, 또는 30 mtorr 미만, 또는 25 mtorr 미만) 범위를 갖는 챔버 압력, 약 2000 sccm(분당 표준 입방 센티미터(standard cubic centimeters per minute))까지(예를 들면, 약 1000 sccm까지, 또는 약 1sccm 내지 약 200 sccm) 범위를 갖는 공정 가스(예를 들면, CF4) 유량(flow rate), 약 2000 sccm까지(예를 들면, 약 1000 sccm까지, 또는 약 100 sccm까지, 또는 약 10 sccm까지) 범위를 갖는 선택적인(optional) 첨가 가스 유량(flow rate), 약 2000 sccm까지(예를 들면, 약 2000 sccm까지, 또는 약 1000 sccm까지) 범위를 갖는 선택적인 불활성 가스(예를 들면, He 또는 Ar) 유량(flow rate), 약 3000 W(와트(watts))까지(예를 들면, 2500 W까지, 또는 약 1500 W 내지 약 2500 W) 범위를 갖는 SWP(표면파 플라즈마) 소스(예를 들면, 도 11에서 요소(1130)) 파워(power), 및 약 1000 W(예를 들면, 약 500 W까지, 또는 약 300 W까지, 또는 250 W까지) 범위를 갖는, 상기 기판에 전기적 바이어스를 걸기 위한 하부 전극(예를 들면, 도 11에서 요소(522)) RF 파워 레벨. 또한, 상기 SWP 소스는 마이크로파 주파수(microwave frequency), 예를 들면, 2.48 GHz에서 작동될 수 있다. 또한, 상기 하부 전극 바이어스 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위를 가질 수 있으며, 예를 들면, 약 2 MHz 또는 약 13.56 MHz일 수 있다.
단계 430에서, 제 2 에칭 공정은, 상기 게이트 구조(200)의 상기 측벽(235)에, 측벽 스페이서 물질(255) 및 감소된 측벽 스페이서 산화층(270)을 포함할 수 있는 스페이서 측벽(280)을 남겨 두기 위해, 기판(210) 상의 상기 기판 영역(202) 및 상기 게이트 구조(200)의 상기 캡핑 영역(201)으로부터 상기 스페이서 물질(250)을 선택적으로 제거하도록 수행된다(도 2d 참조).
상기 제 2 에칭 공정은 할로메탄 가스를 함유하는 제 2 에칭 공정 조성물로부터 플라즈마를 형성하는 단계를 포함할 수 있다. 상기 할로메탄 가스는 일치환 할로메탄(예를 들면, CH3F), 이치환 할로메탄(예를 들면, CH2F2), 삼치환 할로메탄(예를 들면, CHF3), 또는 사치환 할로메탄(예를 들면, CF4)를 포함할 수 있다.
또한, 예를 들면, 상기 제 2 에칭 공정 조성물은 탄화수소(hydrocarbon, 즉, CxHy, 여기서 x 및 y는 1 이상이다)를 포함할 수 있다. 대안적으로, 예를 들면, 상기 제 2 에칭 공정 조성물은 탄화불소(fluorocarbon, 즉, CxFy, 여기서 x 및 y는 1 이상이다)를 포함할 수 있다. 또 달리 대안적으로, 예를 들면, 상기 제 2 에칭 공정 조성물은 화학식 CxHyRz를 갖는 첨가 가스를 포함할 수 있으며, 상기에서 R은 할로겐 원소이고, x 및 y는 1 이상이며, z는 0 이상이다.
상기 제 2 에칭 공정 조성물은 불활성 가스를 포함할 수 있다. 상기 제 2 에칭 공정 조성물은 산소 함유 가스, 수소 함유 가스, 질소 함유 가스, 또는 탄소 함유 가스, 또는 이들의 둘 이상의 어떠한 조합을 포함할 수 있다. 예를 들면, 상기 제 2 에칭 공정 조성물은 H2, O2, N2, CO, CO2, NH3, NO, N2O, 또는 NO2, 또는 이들의 둘 이상의 어떠한 조합을 포함할 수 있다. 상기 제 2 에칭 공정 조성물은 불소 함유 가스, 염소 함유 가스, 브롬 함유 가스, 또는 할로겐화물(halide) 가스를 더 포함할 수 있다. 예를 들면, 상기 제 2 에칭 공정 조성물은 HBr, F2, Cl2, Br2, BCl3, NF3, 또는 SF6를 더 포함할 수 있다.
상기 제 2 에칭 공정에서 플라즈마를 형성하기 위해, 대기압 및/또는 진공압에서 단독으로 아니면 캐리어 가스(carrier gas, 예를 들면, 불활성 가스 원소 또는 질소)와 조합하여 가스상 및/또는 증기상으로 존재하는, 상기 에칭 공정 조성물의 구성성분들이 선택되어야 한다.
일 실시예에서, 상기 제 2 에칭 공정 조성물은 CH3F, O2 및 Ar을 포함할 수 있다.
상기한 바와 같이, 기판(210)은 기판(210) 상의 상기 기판 영역(202) 및 상기 게이트 구조(200)의 상기 캡핑 영역(201)으로부터 상기 스페이서 물질(250)을 선태적으로 제거하기 위해 플라즈마에 노출된다. 상기 제 2 에칭 공정은 제 2 에칭 공정 레시피의 준비 단계를 포함할 수 있다. 상기 제 2 에칭 공정 레시피는 하나 이상의 공정 파라미터들에 의해 정의되는 하나 이상의 공정 조건들을 포함할 수 있다. 상기 하나 이상의 공정 조건들은 하나 이상의 공정 파라미터들의 설정에 의해, 예를 들면: 상기 공정 조성물의 유량(flow rate)의 설정; 플라즈마 처리 시스템에서의 압력 설정; 상기 기판을 지지하고 전기적으로 바이어스를 걸기 위한 기판 홀더 내의 하부 전극에 인가되는 제 1 RF 신호에 대한 제 1 무선 주파수(RF) 파워 레벨의 설정; 상기 기판 위쪽에 상기 하부 전극에 대향하는 소스 안테나 또는 전극에 인가되는 제 2 RF 신호에 대한 제 2 RF(또는 마이크로파) 파워 레벨의 설정; 상기 플라즈마 처리 시스템에 대한 온도 조건의 설정; 상기 기판 또는 기판 홀더에 대한 온도 조건의 설정; 에칭 시간의 설정; 및/또는 오버 에칭 시간의 설정에 의해, 구축될 수 있다. 상기 제 1 에칭 공정시, 상기 공정 파라미터들 중 어느 하나든지 변경될 수 있다.
일 실시예에서, 상기 제 2 에칭 공정은 다음을 포함하는 공정 파라미터 여유를 포함할 수 있다: 약 1000 mtorr(밀리토르)까지(예를 들면, 약 200 mtorr까지, 또는 약 30 mtorr 내지 약 150 mtorr, 또는 약 50 mtorr 내지 약 120 mtorr) 범위를 갖는 챔버 압력, 약 2000 sccm(분당 표준 입방 센티미터)까지(예를 들면, 약 1000 sccm까지, 또는 약 1 sccm 내지 약 200 sccm, 또는 약 1 sccm 내지 약 100 sccm, 또는 약 1 sccm 내지 약 50 sccm) 범위를 갖는 공정 가스(예를 들면, CHF3) 유량, 약 2000 sccm까지(예를 들면, 약 1000 sccm까지, 또는 약 100 sccm까지, 또는 약 20 sccm까지) 범위를 갖는 선택적인 첨가 가스(예를 들면, O2) 유량, 약 2000 sccm까지(예를 들면, 약 2000 sccm까지, 또는 약 1000 sccm까지) 범위를 갖는 선택적인 불활성 가스(예를 들면, He 또는 Ar) 유량, 약 3000 W(와트(watts))까지(예를 들면, 약 2500 W까지, 또는 약 1500 W 내지 약 2500 W) 범위를 갖는 SWP (표면파 플라즈마) 소스(예를 들면, 도 11에서 요소(1130)) 파워, 및 약 1000 W까지(예를 들면, 약 500 W까지, 또는 약 300 W까지, 또는 250 W까지) 범위를 갖는, 상기 기판에 전기적 바이어스를 걸기 위한 하부 전극(예를 들면, 도 11에서 요소(522)) RF 파워 레벨. 또한, 상기 SWP 소스는 마이크로파 주파수, 예를 들면, 2.48 GHz에서 작동될 수 있다. 또한, 상기 하부 전극 바이어스 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위를 가질 수 있으며, 예를 들면, 약 2 MHz 또는 약 13.56 MHz일 수 있다.
일 실시예에서, 상기 산화 공정, 상기 제 1 에칭 공정, 및 상기 제 2 에칭 공정은 동일한 플라즈마 처리 시스템에서 수행된다. 대체적인 실시예에서, 상기 산화 공정, 상기 제 1 에칭 공정, 및 상기 제 2 에칭 공정은 별개의 플라즈마 처리 시스템에서 수행된다.
다른 실시예에서, 상기 산화 공정, 상기 제 1 에칭 공정, 및 상기 제 2 에칭 공정은, 상기 스페이서 측벽(280)을 남겨 두기 위해 기판(210) 상의 상기 기판 영역(202) 및 상기 게이트 구조(200)의 상기 캡핑 영역(201)로부터 상기 스페이서 물질(250)이 제거될 때까지, 다수의 주기(multiple cycles), 예를 들면, 2 이상의 주기로 반복된다.
또 다른 실시예에서, 오버 에칭 공정이 수행될 수 있다.
일 예에서, 표 1은 스페이서 에칭 공정 순서에 대한 예시적인 공정 조건들을 제공한다. 상기 스페이서 에칭 공정 순서는 다음을 포함한다: (A) O2를 함유하는 산소 함유 플라즈마를 이용하는 산화 공정; (B) CF4 및 Ar을 함유하는 공정 조성물로 형성된 플라즈마를 이용하는 제 1 에칭 공정; 및 (C) CH3F, O2, 및 Ar을 함유하는 공정 조성물로 형성된 플라즈마를 이용하는 제 2 에칭 공정. 상기 산화 공정, 상기 제 1 에칭 공정, 및 상기 제 2 에칭 공정은, 도 11에 도시된 시스템과 같은, 플라즈마 처리 시스템에서 수행된다.
도 11에 도시된 상기 플라즈마 처리 시스템은 래디얼 라인 슬롯 안테나(radial line slot antenna, RLSA)와 같은 슬롯 안테나를 포함하는 표면파 플라즈마(surface wave plasma, SWP) 소스를 포함한다. RLSA를 이용하여 형성된 플라즈마는, 다른 플라즈마 소스들에 비해 더 낮은 전자 온도 및 이온 에너지를 갖는 플라즈마를 포함하여 많은 특성들을 갖지만, 이에 제한되지 않는다. 주어진 기판 바이어스에 대해, 상기 RLSA 플라즈마는 종래의 무선 주파수(radio frequency, RF) 플라즈마에 비해 더 낮은 이온 에너지를 갖게 될 것이다. 발명자들은 이 특징이 오버 에칭 단계시 낮은 리세스(recess)를 달성하는데 특히 유용할 수 있다고 생각한다.
발명자들은 상기 기판에 입사되는 이온 에너지가 차례로 리세스 형성을 유발하는 에칭의 결과로서 생성된 상기 산화물층(oxide layer)과 직접적으로 상관관계가 있다고 생각하고 있다. 상기 스페이서 에칭 공정 순서에서, 낮은 이온 에너지는 최소의 리세스에 중요할 수 있다. 이 특징은 표 1에 설명된 순서에 특정적이지 않을 수 있지만, 그것은 상기 오버 에칭 단계에 중요할 수 있다.
Figure 112014069380960-pct00001
각 에칭 공정에 대해, 각 에칭 공정에서 에칭 단계들의 순서, 상부 전극(upper electrode, UEL) 파워(와트(watts), W; 예를 들면, 상부 전극 또는 안테나에 대한 마이크로파 또는 RF 파워), 하부 전극(lower electrode, LEL) 파워(와트, W), 상기 플라즈마 처리 챔버 내 가스 압력(밀리토르(millitorr), mtorr), 상기 플라즈마 처리 챔버 내 구성요소들에 대한 설정 온도(℃)("LEL-C"=하부 전극 중심 온도; "LEL-E"=하부 전극 에지 온도), CF4 유량(분당 표준 입방 센티미터(sccm), Ar 유량, O2 유량, CH3F 유량, 및 시간(초, sec)을 포함하여 공정 조건이 인용된다. 제 2 에칭 공정에 대해, 상기 에칭 시간은 벌크 실리콘 기판에 대해 20 초였고, 완전 공핍된(fully depleted) 절연체 상의 반도체(semiconductor-on-insulator, SOI) 기판에 대해 30 초였다.
표 2는 벌크 실리콘 pFET(포지티브 채널 전계 효과 트랜지스터) 및 완전 공핍된 SOI pFET에 대해 상기 스페이서 에칭 공정 순서를 수행한 결과를 제공한다. 상기 스페이서 물질은 실리콘 질화물을 포함하였으며, 9 nm의 초기 스페이서 물질 CD가 되도록 증착되었다. 표 2는, 상기 FDSOI pFET 및 상기 벌크 Si pFET에 대해, 스페이서 에칭 요구조건(spacer etch requirement) 뿐만 아니라 중심(C)-에지(E) 데이터를 포함하여 실제 데이터를 제공한다. 표 1의 상기 스페이서 에칭 공정 순서를 이용하여, 1 nm 미만의 스페이서 물질 CD 감소 또는 슬림화를 갖는 측벽 스페이서가 생성되었다. 상기 측벽 스페이서는 푸팅(footing)이 관찰되지 않았으며, 상기 기판의 상기 기판 영역에서 실질적으로 리세스가 나타나지 않았다(예를 들면, < 1 nm). 또한, 스페이서 리세스는 5% 미만이었고, 균일성은 10% C/E 미만이었다. SiO2를 포함한 상기 게이트 캡핑층은 약 15 nm의 초기 캡핑층 두께를 가졌으며, 두 경우 모두에 있어서 11.6 nm로 감소되었다.
Figure 112014069380960-pct00002
상기에서 설명한 스페이서 에칭 공정 순서를 수행하는 방법들 중 하나 이상의 방법이 도 11에서 설명한 것과 같은 플라즈마 처리 시스템을 이용하여 수행될 수 있다. 그러나, 논의된 방법들은 그 범위에 있어서 이 제시된 예에 제한되어서는 안 된다. 상기에서 설명한 다양한 실시예들에 따른 스페이서 에칭 공정 순서를 수행하는 방법은 하기에 설명하는 도 5 내지 도 11에 도시된 플라즈마 처리 시스템들 중 어느 하나에서 수행될 수 있다.
일 실시예에 따르면, 상기 식별된 공정 조건들을 수행하도록 구성된 플라즈마 처리 시스템(500)이 플라즈마 처리 챔버(510), 처리될 기판(525)이 부착되는 기판 홀더(520), 및 진공 펌핑 시스템(550)을 포함하여 도 5에 묘사되어 있다. 기판(525)은 반도체 기판, 웨이퍼, 평판 디스플레이 장치(flat panel display), 또는 액정 디스플레이 장치(liquid crystal display)일 수 있다. 플라즈마 처리 챔버(510)는 기판(525)의 표면 근방의 플라즈마 처리 영역(545)에서 플라즈마의 발생을 원활하게 하도록 구성될 수 있다. 이온화 가능한 가스 또는 공정 가스들의 혼합물이 가스 분배 시스템(gas distribution system, 540)을 통해 투입된다. 공정 가스의 주어진 흐름(flow)에 대해, 상기 공정 압력은 상기 진공 펌핑 시스템(550)을 사용하여 조절된다. 플라즈마는 미리 정해진 물질 공정에 특정적인 물질들을 생성하기 위해, 및/또는 기판(525)의 상기 노출면들로부터 물질의 제거를 돕기 위해 이용될 수 있다. 상기 플라즈마 처리 시스템(500)은, 200 mm 기판들, 300 mm 기판들 또는 더 큰 기판들과 같이, 어떠한 원하는 크기의 기판들을 처리하도록 구성될 수 있다.
기판(525)은, 기계적 클램핑 시스템(mechanical clamping system) 또는 전기적 클램핑 시스템(예를 들면, 정전기적 클램핑 시스템)과 같은, 클램핑 시스템(528)을 통해 상기 기판 홀더(520)에 부착될 수 있다. 또한, 기판 홀더(520)는, 기판 홀더(520) 및 기판(525)의 온도를 조절하고 및/또는 제어하도록 구성된, 가열 시스템(미도시) 또는 냉각 시스템(미도시)을 포함할 수 있다. 상기 가열 시스템 또는 냉각 시스템은 기판 홀더(520)로부터 열을 받고 냉각시 열 교환 시스템(heat exchanger system)(미도시)으로 열을 전달하거나, 또는 가열시 상기 열 교환 시스템으로부터 기판 홀더(520)로 열을 전달하는 열 전달 유체(heat transfer fluid)의 재순환 흐름을 포함할 수 있다. 다른 실시예들에서, 저항성 가열 요소들(resistive heating elements)과 같은 가열/냉각 요소들, 또는 열전기(thermo-electric) 가열기들/냉각기들이 상기 기판 홀더(520) 뿐만 아니라, 상기 플라즈마 처리 챔버(510)의 챔버 벽 및 상기 플라즈마 처리 시스템(500) 내의 다른 어떤 구성요소에 포함될 수 있다.
또한, 열전달 가스는, 기판(525)과 기판 홀더(520) 간의 가스-갭 열전도도를 향상시키기 위해, 후면 가스 공급 시스템(backside gas supply system, 526)을 통해 기판의 후면에 전달될 수 있다. 그러한 시스템은 기판의 온도 제어가 상승 또는 감소된 온도에서 필요한 경우에 이용될 수 있다. 예를 들면, 상기 후면 가스 공급 시스템은 2-영역(two-zone) 분배 시스템을 포함할 수 있으며, 상기에서 헬륨(helium) 가스-갭 압력이 기판(525)의 중심 및 에지 간에 독립적으로 변경될 수 있다.
도 5에 나타낸 실시예에서, 기판 홀더(520)는 RF 파워가 플라즈마 처리 영역(545)의 처리 플라즈마에 결합되는 전극(522)을 포함할 수 있다. 예를 들면, 기판 홀더(520)는, RF 발생기(530)로부터 선택적인 임피던스 매칭 네트워크(impedance match network, 532)를 통해 기판 홀더(520)로 RF 파워의 전송을 통해, RF 전압에서 전기적으로 바이어스될 수 있다. 상기 RF 전기적 바이어스(RF electrical bias)는 플라즈마를 형성하고 유지하기 위해 전자들을 가열하는 역할을 할 수 있다. 이 구성에서, 상기 시스템은 반응성 이온 에칭(reactive ion etch, RIE) 반응기로서 작동될 수 있으며, 상기 챔버 및 상부 가스 주입 전극(upper gas injection electrode)은 접지면들(ground surfaces)로서 역할을 한다. 상기 RF 바이어스에 대한 통상적인 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위를 가질 수 있다. 플라즈마 처리를 위한 RF 시스템들은 본 발명이 속하는 기술분야의 숙련된 자들에게 잘 알려져 있다.
나아가, RF 전압에서 전극(522)의 전기적 바이어스는 펄스 바이어스 신호 제어기(pulsed bias signal controller, 531)를 이용하여 펄스화될 수 있다. 예를 들면, 상기 RF 발생기(530)로부터 출력된 상기 RF 파워는 오프 상태(off-state)와 온 상태(on-state) 사이에서 펄스화 될 수 있다.
대안적으로, RF 파워는 다중 주파수들(multiple frequencies)에서 상기 기판 홀더 전극에 인가된다. 또한, 임피던스 매칭 네트워크(532)는 반사 파워(reflected power)를 감소시킴으로써 플라즈마 처리 챔버(510)의 플라즈마로의 RF 파워 전달을 향상시킬 수 있다. 매칭 네트워크의 토폴로지들(topologies)(예를 들면, L-형, π-형, T-형 등) 및 자동 제어 방법들은 본 발명이 속하는 기술분야의 숙련된 자들에게 잘 알려져 있다.
가스 분배 시스템(540)은 공정 가스들의 혼합물을 투입하기 위한 샤워헤드(showerhead) 설계를 포함할 수 있다. 대안적으로, 가스 분배 시스템(540)은 공정 가스들의 혼합물을 투입하고 기판(525) 위에서 상기 공정 가스들의 혼합물의 분배를 조절하기 위한 다중-영역(multi-zone) 샤워헤드 설계를 포함할 수 있다. 예를 들면, 상기 다중-영역 샤워헤드 설계는 기판(525) 위쪽의 실질적 중심 영역에 대한 공정 가스 흐름 또는 조성의 양에 대해 상대적으로 기판(525) 위쪽의 실질적 주변 영역에 대한 공정 가스 흐름 및 조성을 조절하도록 구성될 수 있다.
진공 펌핑 시스템(550)은 펌핑 속도가 약 5000 초당 리터(liters per second)(및 그 이상)까지 이를 수 있는 터보 분자 진공 펌프(turbo-molecular vacuum pump, TMP) 및 상기 챔버 압력을 조절하는(throttling) 게이트 밸브(gate valve)를 포함할 수 있다. 건식 플라즈마 에칭에 이용되는 종래의 플라즈마 처리 장치들에 있어서, 1000 내지 3000 초당 리터의 TMP가 사용될 수 있다. TMP들은 통상 약 50 mTorr 미만의 저압력 처리(low pressure processing)에 유용하다. 고압력 처리(즉, 약 100 mTorr 이상)에 대해서는, 기계적 부스터 펌프(mechanical booster pump) 및 건식 러핑 펌프(dry roughing pump)가 이용될 수 있다. 또한, 챔버 압력 모니터링용 장치(미도시)가 상기 플라즈마 처리 챔버(510)에 결합될 수 있다.
제어기(555)는 마이크로프로세서, 메모리, 및 플라즈마 처리 시스템(500)으로의 입력들을 통신하고 활성화시킬 뿐만 아니라 플라즈마 처리 시스템(500)으로부터의 출력들을 모니터링하기에 충분한 제어 전압들을 발생시킬 수 있는 디지털 I/O 포트를 포함한다. 또한, 제어기(555)는 RF 발생기(530), 펄스(pulsed) 바이어스 신호 제어기(531), 임피던스 매칭 네트워크(532), 상기 가스 분배 시스템(540), 진공 펌핑 시스템(550) 뿐만 아니라 상기 기판 가열/냉각 시스템(미도시), 상기 후면 가스 공급 시스템(526), 및/또는 상기 정전기적 클램핑 시스템(528)에 결합되고 정보를 교환할 수 있다. 예를 들면, 상기 메모리에 저장된 프로그램은, 기판(525)에 플라즈마 에칭 공정과 같은 플라즈마 보조 공정을 수행하기 위해, 공정 레시피에 따라 플라즈마 처리 시스템(500)의 상기 언급한 구성요소들에 대한 입력들을 활성화하도록 이용될 수 있다.
제어기(555)는 상기 플라즈마 처리 시스템(500)에 대해 국부적으로 위치할 수 있거나, 또는 그것은 상기 플라즈마 처리 시스템(500)에 대해 원격적으로(remotely) 위치할 수 있다. 예를 들면, 제어기(555)는 직접 연결, 인트라넷, 및/또는 인터넷을 이용하여 플라즈마 처리 시스템(500)과 데이터를 교환할 수 있다. 제어기(555)는, 예를 들면, 고객측(customer site, 즉, 소자 제조사 등)에서의 인트라넷에 결합될 수 있거나, 또는 예를 들면, 공급자측(vendor site, 즉, 장비 제조사)에서의 인트라넷에 결합될 수 있다. 대안적으로, 또는 추가적으로, 제어기(555)는 인터넷에 결합될 수 있다. 또한, 다른 컴퓨터(즉, 제어기, 서버 등)가 직접 연결, 인트라넷, 및/또는 인터넷을 통해 데이터를 교환하도록 제어기(555)를 액세스할 수 있다.
도 6에 나타낸 실시예에서, 플라즈마 처리 시스템(600)은 도 5의 실시예와 유사할 수 있으며, 도 5를 참조하여 설명한 구성요소들에 더하여, 잠재적으로 플라즈마 밀도(density)를 증가시키고 및/또는 플라즈마 처리 균일성을 향상시키기 위해, 고정식의(stationary), 또는 기계적 또는 전기적으로 회전하는 자기장(magnetic field) 시스템(660)을 더 포함할 수 있다. 또한, 제어기(555)는 회전 속도 및 장 세기(field strength)를 조절하기(regulate) 위해 자기장 시스템(660)에 결합될 수 있다. 회전 자기장의 설계 및 구현은 본 발명이 속하는 기술분야의 숙련된 자들에게 잘 알려져 있다.
도 7에 나타낸 실시예에서, 플라즈마 처리 시스템(700)은 도 5 또는 도 6의 실시예와 유사할 수 있으며, RF 파워가 RF 발생기(772)로부터 선택적인 임피던스 매칭 네트워크(774)를 통해 결합될 수 있는 상부 전극(770)을 더 포함할 수 있다. 상기 상부 전극에 RF 파워를 인가하기 위한 주파수는 약 0.1 MHz 내지 약 200 MHz의 범위를 가질 수 있다. 추가적으로, 상기 하부 전극에 파워를 인가하기 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위를 가질 수 있다. 또한, 제어기(555)는 상부 전극(770)에 RF 파워를 인가하는 것을 제어하기 위해 RF 발생기(772) 및 임피던스 매칭 네트워크(774)와 결합될 수 있다. 상부 전극의 설계 및 구현은 본 발명이 속하는 기술분야의 숙련된 자들에게 잘 알려져 있다. 나타낸 바와 같이, 상기 상부 전극(770) 및 상기 가스 분배 시스템(540)은 동일한 챔버 어셈블리(chamber assembly) 내에 설계될 수 있다. 대안적으로, 상부 전극(770)은 기판(525) 위쪽의 플라즈마에 결합되는 상기 RF 파워 분배를 조절하기 위한 다중 영역(multi-zone) 전극 설계를 포함할 수 있다. 예를 들면, 상기 상부 전극(770)은 중심 전극 및 에지 전극으로 분할될 수 있다.
도 8에 나타낸 실시예에서, 플라즈마 처리 시스템(800)은 도 7의 실시예와 유사할 수 있으며, 기판(525) 반대쪽의 상기 상부 전극(770)에 결합된 직류 전원장치(direct current(DC) power supply, 890)을 더 포함할 수 있다. 상기 상부 전극(770)은 전극판을 포함할 수 있다. 상기 전극판은 실리콘 함유 전극판을 포함할 수 있다. 또한, 상기 전극판은 도핑된 실리콘 전극판을 포함할 수 있다. 상기 DC 전원 장치(890)는 가변 DC 전원 장치를 포함할 수 있다. 또한, 상기 DC 전원 ㅈ장치(890)는 바이폴라 DC 전원 장치를 포함할 수 있다. 상기 DC 전원 장치(890)는 DC 전원 장치(890)의 극성(polarity), 전류, 전압 또는 온/오프(on/off) 상태의 모니터링, 조절(adjusting), 또는 제어(controlling) 중 적어도 하나를 수행하도록 구성된 시스템을 더 포함할 수 있다. 일단 플라즈마가 형성되면, 상기 DC 전원 장치(890)는 탄도 전자빔(ballistic electron beam)의 형성을 원활하게 한다. 전기적 필터(미도시)가 RF 파워를 상기 DC 전원 장치(890)로부터 분리시키기 위해 이용될 수 있다.
예를 들면, DC 전원 장치(890)에 의해 상부 전극(770)에 인가되는 DC 전압은 약 -2000 볼트(V) 내지 약 1000 V의 범위를 가질 수 있다. 바람직하게는, DC 전압의 절대값이 약 100 V 이상의 값을 가지며, 더 바람직하게는 DC 전압의 절대값이 약 500 V 이상의 값을 가진다. 또한, 상기 DC 전압은 음의 극성을 가지는 것이 바람직하다. 나아가, 상기 DC 전압은 상기 상부 전극(770)의 표면 상에 발생되는 자기 바이어스 전압(self-bias voltage)보다 큰 절대값을 갖는 음의 전압인 것이 바람직하다. 상기 기판 홀더(520)을 대향하는 상기 상부 전극(770)의 상기 표면은 실리콘 함유 물질로 구성될 수 있다.
도 9에 나타낸 실시예에서, 플라즈마 처리 시스템(900)은 도 5 및 도 6의 실시예들과 유사할 수 있으며, RF 발생기(982)를 통한 RF 파워가 선택적인 임피던스 매칭 네트워크(984)를 통해 결합되는 유도 코일(980)을 더 포함할 수 있다. RF 파워는 유도 코일(980)로부터 유전체 창(미도시)을 통해 플라즈마 처리 영역(545)에 유도적으로 결합된다. 상기 유도 코일(980)에 RF 파워를 인가하기 위한 주파수는 약 10 MHz 내지 약 100 MHz 범위를 가질 수 있다. 유사하게, 척 전극(chuck electrode)에 파워를 인가하기 위한 주파수는 약 0.1 MHz 내지 약 100 MHz 범위를 가질 수 있다. 또한, 슬롯형 패러데이 실드(slotted Faraday shield)(미도시)가 상기 유도 코일(980)과 상기 플라즈마 처리 영역(545)의 플라즈마 간의 용량 결합(capacitive coupling)을 감소시키기 위해 이용될 수 있다. 또한, 제어기(555)는 유도 코일(980)에 파워를 인가하는 것을 제어하기 위해 RF 발생기(982) 및 임피던스 매칭 네트워크(984)에 결합될 수 있다.
대안적인 실시예에서, 도 10에 나타낸 바와 같이, 플라즈마 처리 시스템(1000)은 도 9의 실시예와 유사할 수 있으며, 트랜스포머 결합 플라즈마(transformer coupled plasma, TCP) 반응기에서와 같이 위쪽으로부터 상기 플라즈마 처리 영역(545)과 통신하는 "나선형(spiral)" 코일 또는 "팬케이크형(pancake)" 코일인 유도 코일(1080)을 더 포함할 수 있다. 유도 결합 플라즈마(inductively coupled plasma, ICP) 소스, 또는 트랜스포머 결합 플라즈마(transformer coupled plasma, TCP) 소스의 설계 및 구현은 본 발명이 속하는 기술분야의 숙련된 자들에게 잘 알려져 있다.
대안적으로, 플라즈마는 전자 사이클로트론 공진(electron cyclotron resonance, ECR)을 이용하여 형성될 수 있다. 또 다른 실시예에서, 플라즈마는 헬리콘파(Helicon wave)의 발진(launching)으로부터 형성된다. 또 다른 실시예에서, 플라즈마는 전파되는 표면파(propagating surface wave)로부터 형성된다. 상기에서 설명한 각 플라즈마 소스는 본 발명이 속하는 기술분야의 숙련된 자들에게 잘 알려져 있다.
도 11에 나타낸 실시예에서, 플라즈마 처리 시스템(1100)은 도 5의 실시예와 유사할 수 있으며, 표면파 플라즈마(surface wave plasma, SWP) 소스(1130)를 더 포함할 수 있다. 상기 SWP 소스(1130)는, 마이크로파 파워가 파워 커플링 시스템(power coupling system, 1190)을 통해 결합되는, 래디얼 라인 슬롯 안테나(RLSA)와 같은 슬롯 안테나를 포함할 수 있다.
이제 도 12를 참조하면, 실시예에 따른 SWP 소스(1230)의 개략도가 제공된다. 상기 SWP 소스(1230)는 플라즈마에 인접한 상기 EM파 발진기(1232)의 플라즈마 표면(1260) 상에 표면파를 발생시켜 원하는 EM파 모드의 EM 에너지를 플라즈마에 결합시키도록 구성된 전자기파 발진기(electromagnetic(EM) wave launcher, 1232)를 포함한다. 또한, 상기 SWP 소스(1230)는 상기 EM파 발진기(1232)에 결합되고, 플라즈마 형성을 위해 상기 EM 에너지를 상기 EM파 발진기(1232)에 제공하도록 구성된 파워 커플링 시스템(1290)을 포함한다.
상기 EM파 발진기(1232)는 마이크로파 파워를 플라즈마 처리 영역(545) 내로 방출하도록 구성된 마이크로파 발진기를 포함한다(도 11 참조). 상기 EM파 발진기(1232)는 마이크로파 에너지가 전달되는 동축 피드(coaxial feed, 1238)를 통해 상기 파워 커플링 시스템(1290)에 결합된다. 상기 파워 커플링 시스템(1290)은 2.45 GHz 마이크로파 파워 소스와 같은 마이크로파 소스(1292)를 포함한다. 상기 마이크로파 소스(1292)에 의해 발생된 마이크로파 에너지는, 도파관(waveguide, 1294)을 통해, 상기 마이크로파 소스(1292)로 다시 반사되는 마이크로파 에너지를 흡수하기 위한 아이솔레이터(isolator, 1296)로 인도된다. 그 후에, 상기 마이크로파 에너지는 동축 컨버터(coaxial converter, 1298)를 통해 동축 TEM(횡방향 전자기) 모드로 변환된다.
튜너는 임피던스 매칭 및 향상된 파워 전달을 위해 이용될 수 있다. 상기 마이크로파 에너지는 상기 동축 피드(1238)를 통해 상기 EM파 발진기(1232)에 결합되며, 상기 동축 피드(1238)에서의 상기 TEM 모드로부터 TM(횡방향 자기(transverse magnetic)) 모드로 다른 모드 변화가 발생한다. 상기 동축 피드(1238)을 통해 상기 EM파 발진기(1232)에 결합된다. 상기 동축 피드(1238) 및 상기 EM파 발진기(1232)의 설계에 관한 추가적인 세부 사항들은, 본 명세서에 그 내용이 참조로서 전부 포함된, "에칭, 애싱 및 필름 형성용 플라즈마 처리 장치(Plasma processing apparatus for etching, ashing, and film-formation)"로 명명된, 미국 특허 제5,024,716호에서 찾아볼 수 있다.
이제 도 13a 및 도 13b를 참조하면, 일 실시예에 따른 EM파 발진기(1332)의 개략적인 단면도 및 저면도가 각각 제공된다. 도 13a에 나타낸 바와 같이, 상기 EM파 발진기(1332)는 내부 전도체(inner conductor, 1340), 외부 전도체(outer conductor, 1342), 및 에어 갭(air gap)과 같은 절연체(insulator, 1341)를 갖는 동축 피드(1338), 및 상기 내부 전도체(1340)와 상기 외부 전도체(1342) 간에 결합된 복수의 슬롯들(slots, 1348)을 갖는 슬롯 안테나(1346)를 포함한다. 상기 복수의 슬롯들(1348)은 상기 슬롯 안테나(1346) 위쪽의 제 1 영역으로부터의 EM 에너지를 상기 슬롯 안테나(1346) 아래의 제 2 영역에 결합하도록 하며, 상기에서 플라즈마는 상기 EM파 발진기(1332) 상의 플라즈마 표면(1360)에 인접하여 형성된다. 상기 EM파 발진기(1332)는 서파판(slow wave plate, 1344), 및 공진기 판(resonator plate, 1350)을 더 포함할 수 있다.
상기 슬롯들(1348)의 수, 기하형태(geometry), 크기, 및 분포(distribution)는 상기 플라즈마 처리 영역(545)(도 11 참조)에 형성된 상기 플라즈마의 공간적 균일성(spatial uniformity)에 기여할 수 있는 모든 인자(factor)들이다. 따라서, 상기 슬롯 안테나(1346)의 상기 설계는 상기 플라즈마 처리 영역(545)(도 11 참조)에 형성된 상기 플라즈마의 공간적 균일성을 제어하기 위해 이용될 수 있다.
도 13a에 나타낸 바와 같이, 상기 EM파 발진기(1332)는 상기 EM파 발진기(1332)의 온도 제어를 위한 온도 제어 유체를 흐르게 하도록 구성된 유체 채널(fluid channel, 1356)을 포함할 수 있다. 도시되진 않았지만, 상기 EM파 발진기(1332)는 공정 가스를 상기 플라즈마 표면(1360)을 통해 상기 플라즈마로 투입하도록 더 구성될 수 있다. 도시되진 않았지만, 도 11의 상기 가스 분배 시스템(540)과 같은 가스 분배 시스템이 상기 EM파 발진기(1332) 및/또는 공정 가스를 상기 공정 챔버 내로 투입하기 위한 상기 챔버 벽(1352)에 연결될 수 있다.
계속해서 도 13a를 참조하면, 상기 EM파 발진기(1332)는 플라즈마 처리 시스템의 상부 챔버 부분에 결합될 수 있으며, 상기에서 진공 밀봉이 밀봉 장치(sealing device, 1354)를 사용하여 상부 챔버 벽(1352)과 상기 EM파 발진기(1332) 간에 형성될 수 있다. 상기 밀봉 장치(1354)는 엘라스토머 O-링(elastomer O-ring)을 포함할 수 있다; 그러나, 다른 알려진 밀봉 메커니즘들이 이용될 수 있다.
일반적으로, 상기 동축 피드(1338)의 상기 내부 전도체(1340) 및 외부 전도체(1342)는 금속과 같은 전도성 물질을 포함하나, 반면에 상기 서파판(1344) 및 상기 공진기 판(1350)은 유전 물질을 포함한다. 후자에 있어서, 상기 서파판(1344) 및 상기 공진기 판(1350)은 바람직하게는 동일한 물질을 포함한다; 그러나, 상이한 물질이 사용될 수 있다. 상기 서파판(1344)의 제조를 위해 선택되는 물질은 상응하는 자유공간 파장에 대해 상대적으로 전파되는 전자기(EM)파의 파장을 감소시키도록 선택되며, 및 상기 서파판(1344) 및 상기 공진기 판(1350)의 치수들은 EM 에너지를 상기 플라즈마 영역(545)(도 11 참조) 내로 방출하는 데 효과적인 정상파의 형성을 보장하도록 선택된다.
상기 서파판(1344) 및 상기 공진기 판(1350)은, 석영(quartz, 실리콘 이산화물(silicon dioxide))과 같은 실리콘(silicon) 함유 물질들, 또는 고유전율(고 k)(high dielectric constant(high-k)) 물질들을 포함하는, 유전 물질(dielectric material)로부터 제조될 수 있다. 예를 들면, 상기 고 k 물질은 4보다 큰 유전율을 가질 수 있다. 특히, 상기 플라즈마 처리 시스템이 에칭 공정 응용에 이용되는 경우, 석영(quartz)이 상기 에칭 공정과의 호환성을 위해 종종 선택된다.
예를 들면, 상기 고 k 물질은 고유 결정 실리콘(intrinsic crystal silicon), 알루미나 세라믹(alumina ceramic), 알루미늄 질화물, 및 사파이어(sapphire)를 포함할 수 있다. 그러나, 다른 고 k 물질들이 사용될 수 있다. 또한, 특정 고 k 물질이 특정 공정의 파라미터들에 따라 선택될 수 있다. 예를 들면, 상기 공진기 판(1350)이 고유 결정 실리콘으로부터 제조된 경우, 상기 플라즈마 주파수는 섭씨 45도의 온도에서 2.45 GHz를 초과한다. 그러므로, 고유 결정 실리콘은 저온 공정들(즉, 섭씨 45도 미만)에 적절하다. 고온 공정들에 대해, 상기 공진기 판(1350)은 알루미나(Al2O3) 또는 사파이어로 제조될 수 있다.
플라즈마 균일성 및 플라즈마 안정성은 상기에서 설명한 바와 같은 SWP 소스의 실제 구현에 대한 도전 과제로 남을 수 있다. 후자에 있어서, 상기 공진기 판-플라즈마 계면에서, 즉, 상기 플라즈마 표면(1360)에서의 상기 정상파는 플라즈마 파라미터들의 변화(shift)로서 모드 점프들(mode jumps)이 일어나기 쉬울 수 있다.
도 13a 및 도 13b에 나타낸 바와 같이, 일 실시예에 따라, 상기 EM파 발진기(1332)는 상기 플라즈마 표면(1360)에 형성된 제 1 리세스 구성(1362) 및 선택적으로 상기 플라즈마 표면(1360)에 형성된 제 2 리세스 구성(1364)으로 제조될 수 있다.
상기 제 1 리세스 구성(1362)은 복수의 제 1 리세스들을 포함할 수 있다. 상기 제 1 리세스 구성(1362)에서 각 리세스는 상기 플라즈마 표면(1360) 내에 형성된 고유의 식별자(identification) 또는 딤플(dimple)을 포함할 수 있다. 예를 들면, 상기 제 1 리세스 구성(1362)에서의 리세스는 원통형(cylindrical) 기하형태(geometry), 원뿔형(conical) 기하형태, 절단된 원뿔형(frusto-conical) 기하형태, 구형 기하형태, 비구면(aspherical) 기하형태, 직사각형 기하형태, 피라미드형 기하형태, 또는 어떠한 임의의 형태를 포함할 수 있다. 상기 제 1 리세스 구성(1362)은 제 1 크기(예를 들면, 횡방향 치수(또는 폭)), 및/또는 종방향 치수(또는 깊이))에 의해 특징지어지는 리세스들을 포함할 수 있다.
상기 제 2 리세스 구성(1364)은 복수의 리세스들을 포함할 수 있다. 상기 제 2 리세스 구성(1364)에서 각 리세스는 상기 플라즈마 표면(1360) 내에 형성된 고유한 식별자(identification) 또는 딤플(dimple)을 포함할 수 있다. 예를 들면, 상기 제 2 리세스 구성(1364)에서의 리세스는 원통형(cylindrical) 기하형태, 원뿔형(conical) 기하형태, 절단된 원뿔형(frusto-conical) 기하형태, 구형 기하형태, 비구면(aspherical) 기하형태, 직사각형 기하형태, 피라미드형 기하형태, 도는 어떠한 임의의 형태를 포함할 수 있다. 상기 제 2 리세스 구성(1364)은 제 2 크기(예를 들면, 횡방향 치수(또는 폭), 및/또는 종방향 치수(또는 깊이))에 의해 특징지어지는 리세스들을 포함할 수 있다. 상기 제 1 리세스 구성(1362)에서의 리세스들의 상기 제 1 크기는 상기 제 2 리세스 구성(1364)에서의 리세스들의 상기 제 2 크기와 동일할 수 있거나 또는 동일하지 않을 수 있다. 예를 들면, 상기 제 2 크기는 상기 제 1 크기보다 더 작을 수 있다.
도 13a 및 도 13b에 나타낸 바와 같이, 상기 공진기 판(1350)은 판 직경(plate diameter) 및 판 두께(plate thickness)를 갖는 유전체 판(dielectric plate)을 포함한다. 여기서, 공진기 판(1350) 상의 상기 플라즈마 표면(1360)은 상기 제 1 리세스 구성(1362) 및 상기 제 2 리세스 구성(1364)이 형성되는 평면(planar surface, 1366)을 포함한다. 대안적으로, 상기 공진기 판(1350)은 비평면(non-planar) 기하형태 또는 임의의 기하형태를 포함한다. 여기서, 상기 플라즈마 표면(1360)은 상기 제 1 리세스 구성(1362) 및 상기 제 2 리세스 구성(1364)이 형성되는 비평면(non-planar surface)을 포함할 수 있다(미도시). 예를 들면, 상기 비평면은 오목하거나, 볼록하거나, 또는 이들의 조합일 수 있다.
상기 공진기 판(1350)에서 EM 에너지의 전파는 EM 에너지의 주어진 주파수에 대한 유효 파장(effective wavelength)(λ) 및 상기 공진기 판(1350)에 대한 유전율(dielectric constant)에 의해 특징지어질 수 있다. 상기 판 두께는 1/4(quarter) 파장의 정수 배(nλ/4, 여기서 n은 0보다 큰 정수이다) 또는 1/2(half) 파장의 정수 배(mλ/2, 여기서 m은 0보다 큰 정수이다)일 수 있다. 예를 들면, 상기 판 두께는 유효 파장의 약 1/2이거나(λ/2) 또는 유효 파장의 1/2보다 클 수 있다(>λ/2). 대안적으로, 판 두께는 유효 파장의 비정수 분수 배(non-integral fraction)(즉, 1/2 또는 1/4 파장의 비정수 배)일 수 있다. 또 달리 대안적으로, 상기 판 두께는 약 25 mm(밀리미터) 내지 약 45 mm 범위를 가질 수 있다.
일 예로서, 상기 제 1 리세스 구성(1362)은 복수의 제 1 원통형 리세스들을 포함할 수 있으며, 상기 복수의 제 1 원통형 리세스들은 각각 제 1 깊이 및 제 1 직경에 의해 특징지어진다. 도 13b에 나타낸 바와 같이, 상기 제 1 리세스 구성(1362)은 상기 플라즈마 표면(1360)의 외부 영역 근방에 위치한다.
상기 제 1 직경은 1/4 파장의 정수 배(nλ/4, 여기서 n은 0보다 큰 정수이다), 또는 1/2 파장의 정수 배(mλ/2, 여기서 m은 0보다 큰 정수이다), 또는 상기 유효 파장의 비정수 분수 배일 수 있다. 또한, 상기 판 두께와 상기 제 1 깊이 간의 제 1 차이는 1/4 파장의 정수 배(nλ/4, 여기서 n은 0보다 큰 정수이다), 또는 1/2 파장의 정수 배(mλ/2, 여기서 m은 0보다 큰 정수이다), 또는 상기 유효 파장의 비정수 분수 배일 수 있다. 예를 들면, 상기 제 1 직경은 유효 파장의 약 1/2(λ/2)이고, 상기 판 두께와 상기 제 1 깊이 간의 상기 제 1 차이는 상기 유효 파장의 약 1/2(λ/2) 또는 상기 유효 파장의 약 1/4(λ/4)일 수 있다. 또한, 예를 들면, 상기 판 두께는 유효 파장의 약 1/2이거나(λ/2) 또는 유효 파장의 1/2보다 클 수 있다(>λ/2).
대안적으로, 상기 제 1 직경은 약 25 mm 내지 약 35 mm의 범위를 가질 수 있으며, 상기 판 두께와 상기 제 1 깊이 간의 상기 제 1 차이는 약 10 mm 내지 약 35 mm의 범위를 가질 수 있다. 또 달리 대안적으로, 상기 제 1 직경은 약 30 mm 내지 약 35 mm의 범위를 가질 수 있으며, 상기 제 1 차이는 약 10 mm 내지 약 20 mm의 범위를 가질 수 있다. 또 달리 대안적으로, 상기 제 1 직경 및/또는 상기 제 1 깊이는 상기 판 두께의 분수 배일 수 있다.
상기 제 1 리세스 구성(1362)에서, 챔퍼들(chamfers), 라운드들(rounds) 및/또는 필렛들(fillets)(즉, 표면/코너 반경 또는 베벨(surface/corner radius or bevel))이 인접한 표면들 간에 매끄러운 표면 전이(smooth surface transitions)에 영향을 주기 위해 이용될 수 있다. 원통형 리세스에서, 표면 반경(surface radius)은 원통형 측벽과 상기 리세스의 하단(bottom) 간의 코너에 배치될 수 있다. 또한, 원통형 리세스에서, 표면 반경은 원통형 측벽과 상기 플라즈마 표면(1360) 간의 코너에 배치될 수 있다. 예를 들면, 상기 표면 반경은 약 1 mm 내지 약 3 mm의 범위를 가질 수 있다.
다른 예로서, 상기 제 2 리세스 구성(1364)은 복수의 제 2 원통형 리세스들을 포함할 수 있으며, 상기 복수의 제 2 원통형 리세스들은 각각 제 2 깊이 및 제 2 직경에 의해 특징지어진다. 도 13b에 나타낸 바와 같이, 상기 제 2 리세스 구성(1364)은 상기 플라즈마 표면(1360)의 내부 영역 근방에 위치한다.
상기 제 2 직경은 1/4 파장의 정수 배(nλ/4, 여기서 n은 0보다 큰 정수이다), 또는 1/2 파장의 정수 배(mλ/2, 여기서 m은 0보다 큰 정수이다), 또는 상기 유효 파장의 비정수 분수 배일 수 있다. 또한, 상기 판 두께와 상기 제 2 깊이 간의 제 2 차이는 1/4 파장의 정수 배(nλ/4, 여기서 n은 0보다 큰 정수이다), 또는 1/2 파장의 정수 배(mλ/2, 여기서 m은 0보다 큰 정수이다), 또는 상기 유효 파장의 비정수 분수 배일 수 있다. 예를 들면, 상기 제 2 직경은 유효 파장의 약 1/2(λ/2)이고, 상기 판 두께와 상기 제 2 깊이 간의 상기 제 2 차이는 상기 유효 파장의 약 1/2(λ/2) 또는 상기 유효 파장의 약 1/4(λ/4)일 수 있다. 또한, 예를 들면, 상기 판 두께는 유효 파장의 약 1/2이거나(λ/2) 또는 유효 파장의 1/2보다 클 수 있다(>λ/2).
대안적으로, 상기 제 2 직경은 약 25 mm 내지 약 35 mm의 범위를 가질 수 있으며, 상기 판 두께와 상기 제 2 깊이 간의 상기 제 2 차이는 약 10 mm 내지 약 35 mm의 범위를 가질 수 있다. 또 달리 대안적으로, 상기 제 2 직경은 약 30 mm 내지 약 35 mm의 범위를 가질 수 있으며, 상기 제 2 차이는 약 10 mm 내지 약 20 mm의 범위를 가질 수 있다. 또 달리 대안적으로, 상기 제 2 직경 및/또는 상기 제 2 깊이는 상기 판 두께의 분수 배일 수 있다.
상기 제 2 리세스 구성(1364)에서, 챔퍼들, 라운드들 및/또는 필렛들(즉, 표면/코너 반경 또는 베벨)이 인접한 표면들 간에 매끄러운 표면 전이에 영향을 주기 위해 이용될 수 있다. 원통형 리세스에서, 표면 반경은 원통형 측벽과 상기 리세스의 하단 간의 코너에 배치될 수 있다. 또한, 원통형 리세스에서, 표면 반경은 원통형 측벽과 상기 플라즈마 표면(1360) 간의 코너에 배치될 수 있다. 예를 들면, 상기 표면 반경은 약 1 mm 내지 약 3 mm의 범위를 가질 수 있다.
다시 도 13b를 참조하면, 도 13a에 묘사된 EM파 발진기(1332)의 저면도(bottom view)가 제공된다. 슬롯 안테나(1346)에서의 복수의 슬롯들(1348)은 마치 공진기 판(1350)을 통해 상기 슬롯 안테나(1346)까지 볼 수 있는 것처럼 도시되어 있다. 도 13b에 나타낸 바와 같이, 상기 복수의 슬롯들(1348)은 쌍으로 배열될 수 있으며, 상기 슬롯들의 쌍들은 각각 제 2 슬롯에 직각으로 배향된 제 1 슬롯을 포함한다. 그러나, 상기 복수의 슬롯들(1348)에서 슬롯들의 배향(orientation)은 임의적일 수 있다. 예를 들면, 상기 복수의 슬롯들(1348)에서 슬롯들의 배향(orientation)은 플라즈마 균일성 및/또는 플라즈마 안정성을 위한 정해진 패턴에 따를 수 있다.
상기 제 1 리세스 구성(1362)은 상기 복수의 슬롯들(1348)에서 슬롯들의 제 1 배열에 실질적으로 정렬된다. 여기서, 상기 제 1 리세스 구성(1362) 중 적어도 하나의 리세스는 상기 복수의 슬롯들(1348) 중 하나 이상의 슬롯들과 정렬되거나, 부분적으로 정렬되거나, 또는 정렬되지 않을 수 있다. 상기 제 2 리세스 구성(1364)은 상기 복수의 슬롯들(1348)에서 슬롯들의 제 2 배열과 부분적으로 정렬되거나 아니면 상기 복수의 슬롯들(1348)에서 슬롯들의 제 2 배열과 정렬되지 않는다. 도 13b에 나타낸 바와 같이, 상기 제 2 리세스 구성(1364)은 상기 복수의 슬롯들(1348)에서 슬롯들의 제 2 배열과 정렬되지 않는다.
결과적으로, 상기 제 1 및 제 2 리세스 구성들(1362, 1364)의 배열 및 상기 복수의 슬롯들(1348) 중 하나 이상의 슬롯들과 이들의 정렬은 플라즈마 균일성 및/또는 안정성을 제어하고 및/또는 향상시키기 위해 최적화될 수 있다. 상기 플라즈마 표면(1360) 및 상기 EM파 발진기(1332)의 설계에 관한 추가적인 세부 사항들은, 본 명세서에 그 내용이 참조로서 전부 포함된, 2009년 9월 8일에 출원되고, "안정적인 표면파 플라즈마 소스(Stable surface wave plasma source)"로 명명된, 출원 계속 중인 미국 특허 공개 제2011/0057562호에서 찾아볼 수 있다.
이제 도 14를 참조하면, 다른 실시예에 따른, EM파 발진기(1432)의 개략적인 단면도가 제공된다. 도 14에 나타낸 바와 같이, 상기 EM파 발진기(1432)는 내부 전도체(inner conductor, 1440), 외부 전도체(outer conductor, 1442), 및 에어 갭(air gap)과 같은 절연체(insulator, 1441)를 갖는 동축 피드(1438), 및 상기 내부 전도체(1440)와 상기 외부 전도체(1442) 간에 결합된 복수의 슬롯들(slots, 1448)을 갖는 슬롯 안테나(1446)를 포함한다. 상기 복수의 슬롯들(1448)은 상기 슬롯 안테나(1446) 위쪽의 제 1 영역으로부터의 EM 에너지를 상기 슬롯 안테나(1446) 아래의 제 2 영역에 결합되도록 하며, 상기에서 플라즈마는 상기 EM파 발진기(1432) 상의 플라즈마 표면(1460)에 인접하여 형성된다. 상기 EM파 발진기(1432)는 서파판(slow wave plate, 1444), 및 공진기 판(resonator plate, 1450)을 더 포함할 수 있다.
상기 슬롯들(1448)의 수, 기하형태(geometry), 크기, 및 분포(distribution)는 상기 플라즈마 처리 영역(545)(도 11 참조)에 형성된 상기 플라즈마의 공간적 균일성(spatial uniformity)에 기여할 수 있는 모든 인자(factor)들이다. 따라서, 상기 슬롯 안테나(1446)의 상기 설계는 상기 플라즈마 처리 영역(545)(도 11 참조)에 형성된 상기 플라즈마의 공간적 균일성을 제어하기 위해 이용될 수 있다.
도 14에 나타낸 바와 같이, 상기 EM파 발진기(1432)는 상기 EM파 발진기(1432)의 온도 제어를 위한 온도 제어 유체(temperature control fluid)를 흐르게 하도록 구성된 유체 채널(fluid channel, 1456)을 포함할 수 있다. 도시되진 않았지만, 도 11의 상기 가스 분배 시스템(540)과 같은 가스 분배 시스템이 상기 EM파 발진기(1432) 및/또는 공정 가스를 상기 공정 챔버 내로 투입하기 위한 상기 챔버 벽(chamber wall, 1452)에 연결될 수 있다.
계속해서 도 14를 참조하면, 상기 EM파 발진기(1432)는 플라즈마 처리 시스템의 상부 챔버 부분에 결합될 수 있으며, 상기에서 진공 밀봉이 밀봉 장치(sealing device, 1454)를 사용하여 상부 챔버 벽(1452)과 상기 EM파 발진기(1432) 간에 형성될 수 있다. 상기 밀봉 장치(1454)는 엘라스토머 O-링(elastomer O-ring)을 포함할 수 있다; 그러나, 다른 알려진 밀봉 메커니즘들이 이용될 수 있다.
일반적으로, 상기 동축 피드(1438)의 상기 내부 전도체(1440) 및 외부 전도체(1442)는 금속과 같은 전도성 물질을 포함하나, 반면에 상기 서파판(1444) 및 상기 공진기 판(1450)은 유전 물질(dielectric material)을 포함한다. 후자에 있어서, 상기 서파판(1444) 및 상기 공진기 판(1450)은 바람직하게는 동일한 물질을 포함한다; 그러나, 상이한 물질이 사용될 수 있다. 상기 서파판(1444)의 제조를 위해 선택되는 물질은 상응하는 자유공간 파장(free-space wavelength)에 대해 상대적으로 전파되는 전자기(electromagnetic, EM)파의 파장을 감소시키도록 선택되며, 및 상기 서파판(1444) 및 상기 공진기 판(1450)의 치수들(dimensions)은 EM 에너지를 상기 플라즈마 영역(545)(도 11 참조) 내로 방출하는 데 효과적인 정상파(standing wave)의 형성을 보장하도록 선택된다.
상기 서파판(1444) 및 상기 공진기 판(1450)은, 석영(quartz, 실리콘 이산화물(silicon dioxide))과 같은 실리콘(silicon) 함유 물질들, 또는 고유전율(고 k)(high dielectric constant(high-k)) 물질들을 포함하는, 유전 물질(dielectric material)로부터 제조될 수 있다. 예를 들면, 상기 고 k 물질은 4보다 큰 유전율을 가질 수 있다. 특히, 상기 플라즈마 처리 시스템이 에칭 공정 응용에 이용되는 경우, 석영(quartz)이 상기 에칭 공정과의 호환성을 위해 종종 선택된다.
예를 들면, 상기 고 k 물질은 고유 결정 실리콘(intrinsic crystal silicon), 알루미나 세라믹(alumina ceramic), 알루미늄 질화물, 및 사파이어(sapphire)를 포함할 수 있다. 그러나, 다른 고 k 물질들이 사용될 수 있다. 또한, 특정 고 k 물질이 특정 공정의 파라미터들에 따라 선택될 수 있다. 예를 들면, 상기 공진기 판(1450)이 고유 결정 실리콘으로부터 제조된 경우, 상기 플라즈마 주파수는 섭씨 45도의 온도에서 2.45 GHz를 초과한다. 그러므로, 고유 결정 실리콘은 저온 공정들(즉, 섭씨 45도 미만)에 적절하다. 고온 공정들에 대해, 상기 공진기 판(1450)은 알루미나(Al2O3) 또는 사파이어로 제조될 수 있다.
플라즈마 균일성 및 플라즈마 안정성은 상기에서 설명한 바와 같은 SWP 소스의 실제 구현에 대한 도전 과제로 남을 수 있다. 후자에 있어서, 상기 공진기 판-플라즈마 계면에서, 즉, 상기 플라즈마 표면(1460)에서의 상기 정상파는 플라즈마 파라미터들의 변화(shift)로서 모드 점프들(mode jumps)이 일어나기 쉬울 수 있다.
도 14에 나타낸 바와 같이, 일 실시예에 따라, 상기 EM파 발진기(1432)는 상기 플라즈마 표면(1460)에 형성된 제 1 리세스 구성(1462) 및 선택적으로 상기 플라즈마 표면(1460)에 형성된 제 2 리세스 구성(1464)으로 제조될 수 있다.
상기 제 1 리세스 구성(1462)은 제 1 채널 리세스를 포함할 수 있다. 예를 들면, 상기 제 1 리세스 구성(1462)에서의 상기 제 1 채널 리세스는 절단된 원뿔형(frusto-conical) 기하형태를 갖는 단면을 포함할 수 있다. 그러나, 다른 기하형태들이 이용될 수 있는데, 예들 들면, 구형 기하형태, 비구면(aspherical) 기하형태, 직사각형 기하형태, 피라미드형 기하형태, 또는 어떠한 임의의 형태가 이용될 수 있다. 상기 제 1 리세스 구성(1462)은 제 1 크기(예를 들면, 횡방향 치수(또는 폭)), 및/또는 종방향 치수(또는 깊이))에 의해 특징지어지는 채널 리세스를 포함할 수 있다.
상기 제 2 리세스 구성(1464)은 제 2 채널 리세스를 포함할 수 있다. 예를 들면, 상기 제 2 리세스 구성(1464)에서의 상기 제 2 채널 리세스는 절단된 원뿔형(frusto-conical) 기하형태를 갖는 단면(cross-section)을 포함할 수 있다. 그러나, 다른 기하형태들이 이용될 수 있는데, 예들 들면, 구형 기하형태, 비구면(aspherical) 기하형태, 직사각형 기하형태, 피라미드형 기하형태, 또는 어떠한 임의의 형태가 이용될 수 있다. 상기 제 2 리세스 구성(1464)은 제 2 크기(예를 들면, 횡방향 치수(또는 폭)), 및/또는 종방향 치수(또는 깊이))에 의해 특징지어지는 채널 리세스를 포함할 수 있다. 상기 제 1 리세스 구성(1462)에서의 상기 제 1 채널 리세스의 상기 제 1 크기는 상기 제 2 리세스 구성(1464)에서의 상기 제 2 채널 리세스의 상기 제 2 크기와 동일할 수 있거나 또는 동일하지 않을 수 있다. 예를 들면, 상기 제 2 크기는 상기 제 1 크기보다 더 클 수 있다.
도 14에 나타낸 바와 같이, 상기 공진기 판(1450)은 판 직경(plate diameter) 및 판 두께(plate thickness)를 갖는 유전체 판(dielectric plate)을 포함한다. 여기서, 공진기 판(1450) 상의 상기 플라즈마 표면(1460)은 상기 제 1 리세스 구성(1462) 및 상기 제 2 리세스 구성(1464)이 형성되는 평면(planar surface, 1466)을 포함한다. 대안적으로, 상기 공진기 판(1450)은 비평면(non-planar) 기하형태 또는 임의의 기하형태를 포함한다. 여기서, 상기 플라즈마 표면(1460)은 상기 제 1 리세스 구성(1462) 및 상기 제 2 리세스 구성(1464)이 형성되는 비평면(non-planar surface)을 포함할 수 있다(미도시). 예를 들면, 상기 비평면은 오목하거나, 볼록하거나, 또는 이들의 조합일 수 있다.
상기 제 1 및 제 2 리세스 구성들(1462, 1464)의 배열 및 상기 복수의 슬롯들(1448) 중 하나 이상의 슬롯들과 이들의 정렬은 플라즈마 균일성 및/또는 안정성을 제어하고 및/또는 향상시키기 위해 최적화될 수 있다. 상기 플라즈마 표면(1460) 및 상기 EM파 발진기(1432)의 설계에 관한 추가적인 세부 사항들은, 본 명세서에 그 내용이 참조로서 전부 포함된, 2006년 12월 19일에 출원되고, 미국 특허공개 제 2007/0113788A1호로 공개되며, "플라즈마 처리 장비(Plasma processing equipment)"로 명명된, 출원 계속 중인 미국 출원 제10/570,631호에서 찾아볼 수 있다.
본 발명의 특정 실시예들만이 상기에서 상세히 설명되었지만, 본 발명이 속하는 기술분야의 숙련된 자들이라면 본 발명의 새로운 기술사상 및 이점들을 실질적으로 벗어나지 않고 상기 실시예들에서 많은 변경이 가능하다는 것을 쉽게 알 수 있을 것이다. 따라서, 그러한 모든 변경은 본 발명의 범위에 포함되는 것으로 보아야 할 것이다.

Claims (20)

  1. 스페이서 에칭 공정을 수행하는 방법에 있어서,
    기판 상의 게이트 구조 위에 스페이서 물질을 등각적으로(conformally) 도포하는 단계와,
    상기 게이트 구조의 측벽을 따라 위치한 스페이서 측벽을 유지하면서, 상기 게이트 구조의 캡핑 영역 및 상기 게이트 구조의 베이스에 인접한 상기 기판 상의 기판 영역으로부터 상기 스페이서 물질을 부분적으로 제거하기 위해 스페이서 에칭 공정 순서(sequence)를 수행하는 단계를 포함하며,
    상기 스페이서 에칭 공정 순서는,
    스페이서 산화층을 형성하기 위해 상기 스페이서 물질의 노출면을 산화시키는 단계와,
    상기 게이트 구조의 상기 측벽을 따라 상기 스페이서 물질 상의 상기 스페이서 산화층을 유지하면서, 상기 기판 상의 상기 기판 영역에서의 상기 스페이서 물질 및 상기 게이트 구조의 상기 캡핑 영역에서의 상기 스페이서 물질로부터 상기 스페이서 산화층을 이방적으로(anisotropically) 제거하기 위해 제 1 에칭 공정을 수행하는 단계와,
    상기 게이트 구조의 상기 측벽에 상기 스페이서 측벽을 남겨 두기 위해 상기 기판 상의 상기 기판 영역 및 상기 게이트 구조의 상기 캡핑 영역으로부터 상기 스페이서 물질을 선택적으로 제거하도록 제 2 에칭 공정을 수행하는 단계를 포함하고,
    상기 게이트 구조 위에 등각적으로 도포된 상기 스페이서 물질은, 10 나노미터(nm) 이하의 두께를 갖는 것인 스페이서 에칭 공정을 수행하는 방법.
  2. 제 1 항에 있어서, 상기 스페이서 물질은, 실리콘 질화물(SixNz), 실리콘 탄화물(SixCy), 또는 실리콘 탄질화물(silicon carbonitride, SixCyNz)을 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 스페이서 물질의 상기 노출면을 산화시키는 단계는, 상기 스페이서 물질을 산소 함유 환경에 노출시키는 단계를 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  5. 제 4 항에 있어서, 상기 산소 함유 환경은 산소 함유 플라즈마를 함유하는 것인 스페이서 에칭 공정을 수행하는 방법.
  6. 제 4 항에 있어서, 상기 산소 함유 환경은 O, O2, O3, CO, CO2, NO, N2O, 또는 NO2, 또는 이들의 둘 이상의 임의의 조합을 함유하는 것인 스페이서 에칭 공정을 수행하는 방법.
  7. 제 1 항에 있어서, 상기 제 1 에칭 공정을 수행하는 단계는, 할로메탄(halomethane) 가스 및 불활성 가스를 함유하는 제 1 에칭 공정 조성물(composition)로부터 플라즈마를 형성하는 단계를 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  8. 제 7 항에 있어서, 상기 제 1 에칭 공정을 수행하는 단계는,
    CF4 및 Ar을 함유하는 상기 제 1 에칭 공정 조성물을 플라즈마 처리 시스템에 도입하는 단계와,
    상기 플라즈마 처리 시스템에서의 압력을 50 mTorr 이하로 설정하는 단계와,
    상기 제 1 에칭 공정 조성물로부터 제 1 에칭 플라즈마를 형성하는 단계와,
    상기 기판을 상기 제 1 에칭 플라즈마에 노출시키는 단계를 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  9. 제 8 항에 있어서, 상기 제 1 에칭 공정을 수행하는 단계는,
    래디얼 라인 슬롯 안테나(radial line slot antenna, RLSA)로부터의 전자기 (electromagnetic, EM) 방사(radiation)를 상기 제 1 에칭 공정 조성물에 결합시킴으로써 상기 제 1 에칭 플라즈마를 형성하는 단계와,
    무선 주파수(RF) 파워를 상기 기판이 놓인 기판 홀더에 결합시킴으로써 상기 기판에 전기적 바이어스를 인가하는 단계를 더 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  10. 제 9 항에 있어서, 상기 제 1 에칭 플라즈마를 형성하는 단계는, 상기 제 1 에칭 플라즈마에 인접한 EM파 발진기(launcher)의 플라즈마 표면 상에 표면파를 발생시킴으로써 원하는 EM파 모드의 마이크로파 주파수에서의 전자기(EM) 에너지를 상기 제 1 에칭 플라즈마에 결합시키는 단계를 포함하며,
    상기 EM파 발진기는 슬롯 안테나를 포함하며, 상기 슬롯 안테나는 상기 슬롯 안테나 위쪽의 제 1 영역으로부터의 상기 EM 에너지를 상기 슬롯 안테나 아래의 제 2 영역에 결합시키도록 구성된, 슬롯 안테나를 통해 형성된 복수의 슬롯들을 갖는 것인 스페이서 에칭 공정을 수행하는 방법.
  11. 제 1 항에 있어서, 상기 제 2 에칭 공정을 수행하는 단계는, 할로메탄(halomethane) 가스, 산소 함유 가스, 및 불활성 가스를 함유하는 제 2 에칭 공정 조성물로부터 플라즈마를 형성하는 단계를 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  12. 제 11 항에 있어서, 상기 제 2 에칭 공정을 수행하는 단계는,
    CH3F, O2, 및 Ar을 함유하는 상기 제 2 에칭 공정 조성물을 플라즈마 처리 시스템에 도입하는 단계와,
    상기 플라즈마 처리 시스템에서의 압력을 50 mTorr 이상으로 설정하는 단계와,
    상기 제 2 에칭 공정 조성물로부터 제 2 에칭 플라즈마를 형성하는 단계와,
    상기 기판을 상기 제 2 에칭 플라즈마에 노출시키는 단계를 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  13. 제 12 항에 있어서, 상기 제 2 에칭 공정을 수행하는 단계는,
    래디얼 라인 슬롯 안테나(RLSA)로부터의 EM 방사를 상기 제 2 에칭 공정 조성물에 결합시킴으로써 상기 제 2 에칭 플라즈마를 형성하는 단계와,
    RF 파워를 상기 기판이 놓인 기판 홀더에 결합시킴으로써 상기 기판에 전기적 바이어스를 인가하는 단계를 더 포함하는 것인 스페이서 에칭 공정을 수행하는 방법.
  14. 제 13 항에 있어서, 상기 제 2 에칭 플라즈마를 형성하는 단계는,
    상기 제 2 에칭 플라즈마에 인접한 EM파 발진기의 플라즈마 표면 상에 표면파를 발생시킴으로써 원하는 EM파 모드의 마이크로파 주파수에서의 전자기(EM) 에너지를 상기 제 2 에칭 플라즈마에 결합시키는 단계를 포함하며,
    상기 EM파 발진기는, 슬롯 안테나를 포함하며, 상기 슬롯 안테나는, 상기 슬롯 안테나 위쪽의 제 1 영역으로부터의 상기 EM 에너지를 상기 슬롯 안테나 아래의 제 2 영역에 결합시키도록 구성된, 슬롯 안테나를 통해 형성된 복수의 슬롯들을 갖는 것인 스페이서 에칭 공정을 수행하는 방법.
  15. 제 1 항에 있어서,
    1.5 nm 이하의 값을 갖는 상기 게이트 구조의 상기 베이스에 인접한 상기 기판 상의 상기 기판 영역에 기판 리세스(substrate recess)를 달성하기 위해 상기 스페이서 에칭 공정 순서에 대한 공정 조건들을 선택하는 단계를 더 포함하는 스페이서 에칭 공정을 수행하는 방법.
  16. 제 1 항에 있어서,
    1 nm 이하의 값을 갖는 상기 게이트 구조의 상기 베이스에 인접한 상기 기판 상의 상기 기판 영역에 기판 리세스를 달성하기 위해 상기 스페이서 에칭 공정 순서에 대한 공정 조건들을 선택하는 단계를 더 포함하는 스페이서 에칭 공정을 수행하는 방법.
  17. 제 1 항에 있어서,
    5 nm 이하의 값을 갖는 상기 게이트 구조 상의 상기 측벽 스페이서의 상부에서 상부 리세스(top recess)를 달성하기 위해 상기 스페이서 에칭 공정 순서에 대한 공정 조건들을 선택하는 단계를 더 포함하는 스페이서 에칭 공정을 수행하는 방법.
  18. 제 1 항에 있어서,
    2 nm 이하의 값을 갖는 상기 측벽 스페이서의 CD 감소를 달성하기 위해 상기 스페이서 에칭 공정 순서에 대한 공정 조건들을 선택하는 단계를 더 포함하는 스페이서 에칭 공정을 수행하는 방법.
  19. 제 1 항에 있어서,
    상기 게이트 구조의 상기 베이스에서 푸팅(footing)이 없는 것을 달성하기 위해 상기 스페이서 에칭 공정 순서에 대한 공정 조건들을 선택하는 단계를 더 포함하는 스페이서 에칭 공정을 수행하는 방법.
  20. 스페이서 에칭 공정을 수행하는 방법에 있어서,
    기판 상의 게이트 구조 위에 등각적으로 도포된 스페이서 물질을 갖는 상기 기판을 수용하는 단계와,
    상기 게이트 구조의 측벽을 따라 위치한 스페이서 측벽을 유지하면서, 상기 게이트 구조의 캡핑 영역 및 상기 게이트 구조의 베이스에 인접한 상기 기판 상의 기판 영역으로부터 상기 스페이서 물질을 부분적으로 제거하기 위해 스페이서 에칭 공정 순서를 수행하는 단계를 더 포함하며,
    상기 스페이서 에칭 공정 순서는,
    스페이서 산화층을 형성하기 위해 상기 스페이서 물질의 노출면을 산화시키는 단계와,
    상기 게이트 구조의 상기 측벽을 따라 상기 스페이서 물질 상의 상기 스페이서 산화층을 유지하면서, 상기 기판 상의 상기 기판 영역에서의 상기 스페이서 물질 및 상기 게이트 구조의 상기 캡핑 영역에서의 상기 스페이서 물질로부터 상기 스페이서 산화층을 이방적으로 제거하기 위해 제 1 에칭 공정을 수행하는 단계와,
    상기 게이트 구조의 상기 측벽에 상기 스페이서 측벽을 남겨 두기 위해 상기 기판 상의 상기 기판 영역 및 상기 게이트 구조의 상기 캡핑 영역으로부터 상기 스페이서 물질을 선택적으로 제거하도록 제 2 에칭 공정을 수행하는 단계를 포함하고,
    상기 게이트 구조 위에 등각적으로 도포된 상기 스페이서 물질은, 10 나노미터(nm) 이하의 두께를 갖는 것인 스페이서 에칭 공정을 수행하는 방법.
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