TWI524419B - 具有減小的側壁間隔物薄型化之高選擇性間隔物蝕刻程序 - Google Patents

具有減小的側壁間隔物薄型化之高選擇性間隔物蝕刻程序 Download PDF

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TWI524419B
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安潔莉 丹尼斯 萊利
森琢哉
大竹浩人
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東京威力科創股份有限公司
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Description

具有減小的側壁間隔物薄型化之高選擇性間隔物蝕刻程序
本發明有關備製用於基板上之電晶體閘極的側壁間隔物之方法。
在半導體製造中以及電晶體閘極的製作期間，間隔物材料係保形地塗佈在電晶體閘極，並隨後部份移除以便在電晶體閘極的側壁上形成側壁間隔物。在從電晶體閘極頂部及基板部份移除間隔物材料期間，間隔物蝕刻製程的成功與否係藉由量測除了其他項目以外之下列性能指標而決定：(a)側壁間隔物底腳的尺寸；(b)基板凹入的深度；(c)側壁間隔物臨界尺寸(CD)縮減量；以及(d)間隔物頂部凹入的深度。習知間隔物蝕刻製程在這些性能指標其中至少一項中產生無法接受的結果。
本發明之實施例有關備製側壁間隔物，尤其關於備製用於基板上之電晶體閘極的側壁間隔物。
根據一實施例來描述用於執行間隔物蝕刻製程的方法。該方法包括：將間隔物材料保形地塗佈在基板上之閘極結構上方；以及執行間隔物蝕刻製程序列以便從閘極結構之覆蓋區域、以及基板上鄰近閘極結構的基部之基板區域部份移除間隔物材料，而保留位於沿著閘極結構之側壁的間隔物側壁。間隔物蝕刻製程序列可包括：氧化間隔物材料之曝露表面以形成間隔物氧化層；執行第一蝕刻製程以便從在基板上之基板區域處的 間隔物材料、以及在閘極結構之覆蓋區域處的間隔物材料非等向移除間隔物氧化層；以及執行第二蝕刻製程以便從基板上之基板區域、以及閘極結構之覆蓋區域選擇性移除間隔物材料，從而在閘極結構之側壁上留下間隔物側壁。
根據另一實施例來描述用於執行間隔物蝕刻製程的方法。該 方法包括：接收一基板，該基板具有保形地塗佈在該基板上之閘極結構上方的間隔物材料；以及執行間隔物蝕刻製程序列以便從閘極結構之覆蓋區域、以及基板上鄰近該閘極結構的基部之基板區域部份移除間隔物材料，而保留位於沿著閘極結構之側壁的間隔物側壁。間隔物蝕刻製程序列可包括：氧化間隔物材料之曝露表面以形成間隔物氧化層；執行第一蝕刻製程以便從在基板上之基板區域處的間隔物材料、以及在閘極結構之覆蓋區域處的間隔物材料非等向移除間隔物氧化層；以及執行第二蝕刻製程以便從基板上之基板區域、以及閘極結構之覆蓋區域選擇性移除該間隔物材料，從而在閘極結構之側壁上留下間隔物側壁。
100、101、102‧‧‧閘極結構
110‧‧‧基板
112A、112B‧‧‧基板凹入深度
120‧‧‧閘極介電層
121‧‧‧初始閘極介電層厚度
130‧‧‧閘極電極
131‧‧‧初始閘極電極厚度
140、140A‧‧‧閘極蓋層
140B‧‧‧最終閘極蓋層
141‧‧‧初始閘極蓋層厚度
141A、141B‧‧‧最終閘極蓋層厚度
150‧‧‧間隔物材料層
150A、150B‧‧‧側壁間隔物
151‧‧‧初始間隔物材料層CD
151A、151B‧‧‧最終間隔物材料層CD
152A‧‧‧側壁間隔物底腳
152B‧‧‧側壁間隔物底腳
153A、153B‧‧‧間隔物凹入深度
200‧‧‧閘極結構
201‧‧‧覆蓋區域
202‧‧‧基板區域
210‧‧‧基板
230‧‧‧層
232‧‧‧基部
235‧‧‧側壁
250‧‧‧間隔物材料
252‧‧‧曝露表面
255‧‧‧側壁間隔物材料
260‧‧‧間隔物氧化層
265‧‧‧側壁間隔物氧化層
270‧‧‧減小的側壁間隔物氧化層
280‧‧‧間隔物側壁
300‧‧‧流程圖
310、320‧‧‧步驟
400‧‧‧流程圖
410、420、430‧‧‧步驟
500‧‧‧電漿處理系統
510‧‧‧電漿處理腔室
520‧‧‧基板支撐器
522‧‧‧電極
525‧‧‧基板
526‧‧‧背面氣體供應系統
528‧‧‧夾持系統
530‧‧‧RF產生器
532‧‧‧阻抗匹配網路
540‧‧‧氣體分配系統
545‧‧‧電漿處理區域
550‧‧‧真空唧氣系統
555‧‧‧控制器
600‧‧‧電漿處理系統
660‧‧‧磁場系統
700‧‧‧電漿處理系統
770‧‧‧上電極
772‧‧‧RF產生器
774‧‧‧阻抗匹配網路
800‧‧‧電漿處理系統
900‧‧‧電漿處理系統
980‧‧‧感應線圈
982‧‧‧RF產生器
984‧‧‧阻抗匹配網路
1000‧‧‧電漿處理系統
1080‧‧‧感應線圈
1100‧‧‧電漿處理系統
1130‧‧‧表面波電漿源
1190‧‧‧電力耦合系統
1230‧‧‧SWP源
1232‧‧‧電磁波發射器
1238‧‧‧同軸饋送
1260‧‧‧電漿表面
1290‧‧‧電力耦合系統
1292‧‧‧微波源
1294‧‧‧波導
1296‧‧‧隔離器
1298‧‧‧同軸轉換器
1332‧‧‧EM波發射器
1338‧‧‧同軸饋送
1340‧‧‧內導體
1341‧‧‧絕緣體
1342‧‧‧外導體
1344‧‧‧緩波板
1346‧‧‧槽孔天線
1348‧‧‧槽孔
1350‧‧‧共振板
1352‧‧‧腔室壁
1354‧‧‧密封元件
1356‧‧‧流體通道
1360‧‧‧電漿表面
1362‧‧‧第一凹部配置
1364‧‧‧第二凹部配置
1366‧‧‧平面
1432‧‧‧EM波發射器
1438‧‧‧同軸饋送
1440‧‧‧內導體
1441‧‧‧絕緣體
1442‧‧‧外導體
1444‧‧‧緩波板
1446‧‧‧槽孔天線
1448‧‧‧槽孔
1450‧‧‧共振板
1452‧‧‧腔室壁
1454‧‧‧密封元件
1456‧‧‧流體通道
1460‧‧‧電漿表面
1462‧‧‧第一凹部配置
1464‧‧‧第二凹部配置
1466‧‧‧平面
在附圖中：圖1A至1C繪示備製基板上之閘極結構的側壁間隔物之示意圖。
圖2A至2D繪示根據一實施例之用於執行間隔物蝕刻製程的方法之示意圖。
圖3提供根據一實施例繪示用於執行間隔物蝕刻製程的方法之流程圖。
圖4提供根據額外實施例繪示用於執行間隔物蝕刻製程的方法之流程圖。
圖5顯示根據一實施例之電漿處理系統的示意圖。
圖6顯示根據另一實施例之電漿處理系統的示意圖。
圖7顯示根據另一實施例之電漿處理系統的示意圖。
圖8顯示根據另一實施例之電漿處理系統的示意圖。
圖9顯示根據另一實施例之電漿處理系統的示意圖。
圖10顯示根據另一實施例之電漿處理系統的示意圖。
圖11顯示根據另一實施例之電漿處理系統的示意圖。
圖12繪示依據一實施例之電漿源的橫剖面圖。
圖13A及13B繪示依據另一實施例之電漿源的橫剖面圖及仰視圖。
圖14繪示依據又另一實施例之電漿源的橫剖面圖。
在以下敘述中，為了說明而非限制的目的而提出如處理系統的詳細幾何構造、各種元件的描述、及其中使用的製程之具體細節。然而，應瞭解到本發明可在離開這些具體細節的其他實施例中實施。
同樣地，為了說明的目的而提出具體數字、材料、及配置以提供對本發明之徹底了解。然而，本發明可在不具具體細節的情況下實施。此外，應瞭解到顯示在圖示中的各種實施例係說明性的表示並且未必按比例繪製。
各種操作將以最有利於瞭解本發明的方式而依次敘述為多個分離的操作。然而，敘述的順序不應理解為暗示這些操作係必需順序相依的。尤其，這些操作不必以敘述的順序執行。所描述的操作可以不同於所描述之實施例的順序執行。可執行各種額外操作並且/或者所描述之操作可在額外實施例中省略。
依據本發明，於此使用之「基板」一般稱為待處理物體。基板可包括元件(尤其半導體或其他電子元件)的任何材料部分或結構，並且可例如為基底基板結構(如半導體晶圓)、或在基底基板結構上或上方之層(如薄膜)。因此，不欲使基板限於任何特定基底結構、下方層或上方層、圖形化或非圖形化，而是預期包括任何如此之層或基底結構、以及層及/或基底結構之任何組合。以下敘述會涉及特定類型的基板，但此僅為說明性的目的而非限制。
如以上提及在半導體製造中，在製作電晶體閘極時，間隔物 材料係保形地塗佈在電晶體閘極，並隨後部份移除以便在電晶體閘極的側壁上形成側壁間隔物。例如，圖1A提供了形成在基板110上之閘極結構100的圖例，其中閘極結構100包括閘極介電層120、閘極電極130、及閘極蓋層140。其中，閘極介電層120可以初始閘極介電層厚度121(例如約10nm-40nm(奈米))為特徵，並且閘極電極130可以初始閘極電極厚度131(例如約30nm-100nm)為特徵。此外，閘極蓋層140可以初始閘極蓋層厚度141(例如約10nm-20nm)為特徵。
以初始間隔物材料層臨界尺寸(CD)151為特徵之間隔物材料層150係隨後形成在閘極結構100上方。如圖1A所繪示，間隔物材料層150可經由氣相沉積製程塗佈以便與閘極結構100的表面狀態一致。例如，可利用化學氣相沉積(CVD)製程、電漿輔助CVD(PECVD)製程、原子層沉積(ALD)製程、電漿輔助ALD(PEALD)製程、物理氣相沉積(PVD)製程、濺鍍製程等等來沉積間隔物材料層150。初始間隔物材料層CD 151範圍可從約2nm(奈米)至約20nm、或較佳地從約5nm至約15nm、或更佳地從約8nm至約12nm(例如9nm-10nm)。
在從閘極結構100及基板110部份移除間隔物材料層150以產生側壁間隔物(150A、150B)期間，間隔物蝕刻製程係藉由量測除了其他項目以外之下列性能指標來評估：(a)沿著閘極結構100之側壁的間隔物材料層150之CD減小或縮減量；(b)側壁間隔物底腳的存在及/或尺寸；(c)呈現在基板之曝露表面中的基板凹入量；(d)呈現在接近閘極結構100的頂部之間隔物材料層150中的間隔物凹入量；以及(e)由閘極蓋層140之頂面所消耗的蓋層材料量。
如圖1B所繪示，習知間隔物蝕刻製程在這些性能指標其中至少一項中產生無法接受的結果。例如，在習知間隔物蝕刻製程之後，產生具有以最終間隔物材料層CD 151A為特徵之側壁間隔物150A的閘極結構101。最終間隔物材料層CD 151A與初始間隔物材料層CD 151之間的差距係間隔物材料層150之CD減小或縮減量的程度。CD減小或縮減量可能過度，且往往會超出初始間隔物材料層CD 151的20%、30%、且甚至50%。
此外，例如閘極結構101可能呈現側壁間隔物底腳152A。 再者，例如閘極結構101可能呈現以下任一者：(i)形成在基板110之曝露表面中、並且以可能超過1 nm、2 nm、且甚至5 nm之基板凹入深度112A為特徵之基板凹部；(ii)在接近閘極結構101的頂部之間隔物材料層150中、並且以可能超過1 nm、2 nm、且甚至5 nm之間隔物凹入深度153A為特徵之間隔物凹部；以及(iii)由閘極蓋層140A之頂面所消耗、並且以可能超過5 nm之最終閘極蓋層厚度141A與初始閘極蓋層厚度141之間的差距為特徵之蓋層材料量。
如圖1C所示並且更描述如下，提出在這些性能指標其中至 少一者中產生可接受結果之間隔物蝕刻製程。例如，在間隔物蝕刻製程之後，產生具有以最終間隔物材料層CD 151B為特徵之側壁間隔物150B的閘極結構102。最終間隔物材料層CD 151B與初始間隔物材料層CD 151之間的差距係間隔物材料層150之CD減小或縮減量的程度。CD減小或縮減量可降低至小於2 nm，並且欲小於1 nm。或者，CD減小或縮減量可降低至小於初始間隔物材料層CD 151的20%、並且欲小於其10%。
此外，例如閘極結構102可能呈現縮小的、或實質上沒有側 壁間隔物底腳152B。再者，例如閘極結構102可能呈現以下任一者：(i)形成在基板110之曝露表面中、並且以可能小於3 nm、2 nm、且甚至1 nm之基板凹入深度112B為特徵之減小的基板凹部；(ii)在接近閘極結構102的頂部之間隔物材料層150中、並且以可能小於5 nm、2 nm、且甚至1 nm之間隔物凹入深度153B為特徵之間隔物凹部；以及(iii)由閘極蓋層140之頂面所消耗而產生以可能小於5 nm之最終閘極蓋層厚度141B與初始閘極蓋層厚度141之間的差距為特徵之最終閘極蓋層140B的蓋層材料量。
因此，根據各種實施例來描述用於執行隔物蝕刻製程的方 法。該方法係圖示在圖2A至2D中，並且經由圖3中的流程圖300加以敘述。如圖3所示，流程圖300以將間隔物材料250保形地塗佈在基板210上之閘極結構200上方的步驟310為開始(見圖2A)。間隔物材料250可包括如矽氮化物(SixNy)之氮化物。此外，間隔物材料250可包括如矽碳化物(SixCy)之碳化物。再者，間隔物材料250可包括如矽碳氮化物(SixCyNz)之碳氮化物。又再者，保形地塗佈在閘極結構200上方之間隔物材料250 可具有小於或等於約20 nm、或者小於或等於約10 nm的厚度。
閘極結構200包含一或更多層230之圖案化膜堆疊，該層 230可包括除了其他物件以外之閘極蓋層、閘極電極層、閘極介電層、閘極介面層等等。閘極蓋層可包括如SiO2之氧化物。
閘極電極層可包括多結晶矽(多晶矽、或多晶Si)層及/或 含金屬層。含金屬層可包括金屬、金屬合金、金屬氮化物、或金屬氧化物，並且可包含例如鈦、鈦鋁合金、鉭、鉭鋁合金、鈦氮化物、鈦矽氮化物、鈦鋁氮化物、鉭氮化物、鉭矽氮化物、鉿氮化物、鉿矽氮化物、鋁氮化物、或鋁氧化物。含金屬層可取代或結合習知多晶S1閘極電極層。
閘極介電層可包括SiO2、或高k值(高介電常數)層，並且可例如包括如鑭氧化物(LaO)之含鑭層、或如鉿氧化物層(例如HfOx、HfO2)之含鉿層、鉿矽酸鹽層(例如HfSiO)、或氮化鉿矽酸鹽(例如HfSiO(N))。此外，例如高k值層可結合金屬矽酸鹽或氧化物(例如Ta2O5(k~26)、TiO2(k~80)、ZrO2(k~25)、Al2O3(k~9)、HfSiO、HfO2(k~25))。再者，例如高k值層可包括混合稀土氧化物、混合稀土鋁酸鹽、混合稀土氮化物、混合稀土鋁氮化物、混合稀土氧氮化物、或混合稀土鋁氧氮化物。閘極介面層可包括配置在高k值層與基板210之間的二氧化矽(SiO2)薄層。
基板210可包括塊體矽基板、單晶矽(摻雜或不摻雜)基板、絕緣層上半導體(SOI)基板、或任何包含例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其他III/V或II/VI化合物半導體之其他半導體基板、或其任何組合(II、III、V、VI族指元素週期表中標準或舊IUPAC符號；根據修訂或新IUPAC符號，這些族將分別指2、13、15、16族)。基板可為任何尺寸，例如200 mm(毫米)基板、300 mm基板、450 mm基板、或甚至更大的基板。
在步驟320中，執行間隔物蝕刻製程序列以便從閘極結構200的覆蓋區域201、以及基板210上鄰近閘極結構200之基部232的基板區域202部份移除間隔物材料250，而保留位於沿著閘極結構200的側壁235之間隔物側壁280。如圖4所示，描述用於執行間隔物蝕刻製程序列的方法。
該方法包括以氧化間隔物材料250之曝露表面252而形成間 隔物氧化層260之步驟410為開始的流程圖400(見圖2B)。可藉由將間隔物材料250曝露至含氧環境來形成間隔物氧化層260。含氧環境可包括單原子氧(O)、雙原子氧(O2)、三原子氧(臭氧，O3)、含氧分子、離子化氧、介穩態氧、或氧的任何激發狀態、或其二或更多者之任何組合。例如，含氧環境可包括含氧電漿。此外，例如含氧環境可包含O、O2、O3、CO、NO、N2O、或NO2、或其二或更多者之任何組合。含氧環境可相對基板210而原位或異位產生。
在步驟420中，執行第一蝕刻製程以便從在基板210上的基 板區域202處之間隔物材料250、以及在閘極結構200的覆蓋區域201處之間隔物材料250非等向移除間隔物氧化層260，從而留下側壁間隔物氧化層265(見圖2C)。
第一蝕刻製程可包括從包含鹵素甲烷氣體之第一蝕刻製程 組成物來形成電漿。鹵素甲烷氣體可包括單取代鹵素甲烷(例如CH3F)、雙取代鹵素甲烷(例如CH2F2)、三取代鹵素甲烷(例如CHF3)、或四取代鹵素甲烷(例如CF4)。
此外，例如第一蝕刻製程組成物可包括氫碳化合物(即 CxHy，其中x及y係等於一或更大)。或者，例如第一蝕刻製程組成物可包括氟碳化合物(即CxFy，其中x及y係等於一或更大)。又或者，例如第一蝕刻製程組成物可包括具有化學式CxHyRz之添加氣體，其中R係鹵素元素，x及y係等於一或更大，並且z係等於零或更大。
第一蝕刻製程組成物可包括稀有氣體。第一蝕刻製程組成物 可包括含氧氣體、含氫氣體、含氮氣體、或含碳氣體、或其二或更多者之任何組合。例如，第一蝕刻製程組成物可包括H2、O2、N2、CO、CO2、NH3、NO、N2O、或NO2、或其二或更多者之任何組合。第一蝕刻製程組成物可更包括含氟氣體、含氯氣體、含溴氣體、或鹵化物氣體。例如，第一蝕刻製程組成物可更包括HBr、F2、Cl2、Br2、BCl3、NF3、或SF6。
為了在第一蝕刻製程中形成電漿，蝕刻製程組成物的成份應 選擇在大氣及/或真空壓力下單獨或結合載體氣體(例如稀有氣體元素或氮)以氣態及/或氣相存在之成份。
在一實施例中，第一蝕刻製程組成物可包括CH3F及Ar。在另一實施例中，第一蝕刻製程組成物可包括CF4及Ar。
如以上所述，基板210係曝露至電漿以便從間隔物材料250非等向移除間隔物氧化層260。第一蝕刻製程可包括第一蝕刻製程配方之準備。第一蝕刻製程配方可包括由一或更多製程參數所定義之一或更多製程條件。一或更多製程條件可藉由設定下列之一或更多製程參數來建立，例如：設定製程組成物的流速；設定電漿處理系統中的壓力；設定施加至用於支撐並電性偏壓基板的基板支撐器內之下電極的第一射頻(RF)信號之第一RF功率位準；設定施加至在基板上方、相對下電極之源天線或電極的第二RF信號之第二RF(或微波)功率位準；設定電漿處理系統之溫度條件；設定基板或基板支撐器的溫度條件；設定蝕刻時間；及/或設定過蝕刻時間。於第一蝕刻製程期間，可修改任一製程參數。
在一實施例中，第一蝕刻製程可包含製程參數空間，該製程參數空間包括：範圍高達約1000 mTorr(毫托)(例如高達約200 mTorr、或範圍從約30至約100 mTorr、或小於50 mTorr、或小於40 mTorr、或小於30 mTorr、或小於25 mTorr)之腔室壓力、範圍高達約2000 sccm(每分鐘標準立方公分)(例如高達約1000 sccm、或約1 sccm至約200 sccm)之處理氣體(例如CF4)流速、範圍高達約2000 sccm(例如高達約1000 sccm、或高達約100 sccm、或高達約10 sccm)之選擇性添加氣體流速、範圍高達約2000 sccm(例如高達約2000 sccm、或高達約1000 sccm)之選擇性稀有氣體(例如He或Ar)流速、範圍高達約3000 W(瓦)(例如高達約2500 W、或範圍從約1500 W至約2500 W)之SWP(表面波電漿)源(例如圖11中的元件1130)功率、以及範圍高達約1000 W(例如高達約500 W、或高達約300 W、或高達250 W)之用於電性偏壓基板的下電極(例如圖11中的元件522)RF功率位準。又，SWP源可操作在例如2.48 GHz的微波頻率下。此外，下電極偏壓頻率範圍可從約0.1 MHz至約100 MHz(例如約2 MHz或13.56 MHz)。
在步驟430中，執行第二蝕刻製程以便從基板210上的基板區域202、以及閘極結構200的覆蓋區域201選擇性移除間隔物材料250， 從而留下在閘極結構200之側壁235上的間隔物側壁280，間隔物側壁280可包括側壁間隔物材料255以及減小的側壁間隔物氧化層270(見圖2D)。
第二蝕刻製程可包括從包含鹵素甲烷氣體之第二蝕刻製程組成物形成電漿。鹵素甲烷氣體可包括單取代鹵素甲烷(例如CH3F)、雙取代鹵素甲烷(例如CH2F2)、三取代鹵素甲烷(例如CHF3)、或四取代鹵素甲烷(例如CF4)。
此外，例如第二蝕刻製程組成物可包括氫碳化合物(即CxHy，其中x及y係等於一或更大)。或者，例如第二蝕刻製程組成物可包括氟碳化合物(即CxFy，其中x及y係等於一或更大)。又或者，例如第二蝕刻製程組成物可包括具有化學式CxHyRz之添加氣體，其中R係鹵素元素，x及y係等於一或更大，並且z係等於零或更大。
第二蝕刻製程組成物可包括稀有氣體。第二蝕刻製程組成物可包括含氧氣體、含氫氣體、含氮氣體、或含碳氣體、或其二或更多者之任何組合。例如，第二蝕刻製程組成物可包括H2、O2、N2、CO、CO2、NH3、NO、N2O、或NO2、或其二或更多者之任何組合。第二蝕刻製程組成物可更包括含氟氣體、含氯氣體、含溴氣體、或鹵化物氣體。例如，第二蝕刻製程組成物可更包括HBr、F2、Cl2、Br2、BCl3、NF3、或SF6。
為了在第二蝕刻製程中形成電漿，蝕刻製程組成物的成份應選擇在大氣及/或真空壓力下單獨或結合載體氣體(例如稀有氣體元素或氮)以氣態及/或氣相存在之成份。
在一實施例中，第二蝕刻製程組成物可包括CH3F、O2、及Ar。
如以上所述，基板210係曝露至電漿以便從基板210上的基板區域202、以及閘極結構200的覆蓋區域201選擇性移除間隔物材料250。第二蝕刻製程可包括第二蝕刻製程配方之準備。第二蝕刻製程配方可包括由一或更多製程參數所定義之一或更多製程條件。一或更多製程條件可藉由設定下列之一或更多製程參數來建立，例如：設定製程組成物的流速；設定電漿處理系統中的壓力；設定施加至用於支撐並電性偏壓基板的基板支撐器內之下電極的第一射頻(RF)信號之第一RF功率位準；設定施加至 在基板上方、相對下電極之源天線或電極的第二RF信號之第二RF(或微波)功率位準；設定電漿處理系統之溫度條件；設定基板或基板支撐器的溫度條件；設定蝕刻時間；及/或設定過蝕刻時間。於第二蝕刻製程期間，可修改任一製程參數。
在一實施例中，第二蝕刻製程可包含製程參數空間，該製程參數空間包括：範圍高達約1000mTorr(毫托)(例如高達約200mTorr、或範圍從約30至約150mTorr、或約50mTorr至約120mtorr)之腔室壓力、範圍高達約2000sccm(每分鐘標準立方公分)(例如高達約1000sccm、或約1sccm至約200sccm、或約1sccm至約100sccm、或約1sccm至約50sccm)之處理氣體(例如CH3F)流速、範圍高達約2000sccm(例如高達約1000sccm、或高達約100sccm、或高達約20sccm)之選擇性添加氣體(例如O2)流速、範圍高達約2000sccm(例如高達約2000sccm、或高達約1000sccm)之選擇性稀有氣體(例如He或Ar)流速、範圍高達約3000W(瓦)(例如高達約2500W、或範圍從約1500W至約2500W)之SWP(表面波電漿)源(例如圖11中的元件1130)功率、以及範圍高達約1000W(例如高達約500W、或高達約300W、或高達250W)之用於電性偏壓基板的下電極(例如圖11中的元件522)RF功率位準。又，SWP源可操作在例如2.48GHz的微波頻率下。此外，下電極偏壓頻率範圍可從約0.1MHz至約100MHz(例如約2MHz或13.56MHz)。
在一實施例中，氧化製程、第一蝕刻製程、及第二蝕刻製程係在同一電漿處理系統中執行。在一替代實施例中，氧化製程、第一蝕刻製程、及第二蝕刻製程係在各別電漿處理系統中執行。
在另一實施例中，氧化製程、第一蝕刻製程、及第二蝕刻製程係重複多個循環(例如二或更多循環)直到將間隔物材料250從基板210上的基板區域202、以及閘極結構200的覆蓋區域201移除，而留下間隔物側壁280為止。
在又另一實施例中，可執行過蝕刻製程。
在一範例中，表1提供用於間隔物蝕刻製程序列的示範性製程條件。間隔物蝕刻製程序列包括：(A)利用包含O2之含氧電漿的氧化製 程；(B)利用由包含CF4及Ar之製程組成物所形成之電漿的第一蝕刻製程；以及(C)利用由包含CH3F、O2、及Ar之製程組成物所形成之電漿的第二蝕刻製程。氧化製程、第一蝕刻製程、及第二蝕刻製程係在如圖11所示之電漿處理系統中執行。
圖11所示之電漿處理系統包括表面波電漿(SWP)源，該表面波電漿源包含如輻射線槽孔天線(RLSA)之槽孔天線。利用RLSA來形成電漿具有包括(但不限於)相較於利用其他電漿源具有更低電子溫度及離子能量之電漿的許多特徵。對於一給定之基板偏壓，RLSA電漿將具有相較習知射頻(RF)電漿更低的離子能量。發明人相信此特徵對於在過蝕刻步驟期間達到淺凹部會特別有幫助。
發明人察覺到入射在基板上的離子能量與由於蝕刻所產生之氧化層厚度直接相關，進而導致凹部形成。在間隔物蝕刻製程序列中，低離子能量對於最小凹部會是重要的。此特徵對表1所述之序列而言可能不具特別意義，但其對於過蝕刻步驟會是重要的。
針對各蝕刻製程詳述製程條件，包括各蝕刻製程的蝕刻步驟順序、上電極(UEL)功率(瓦，W；例如至上電極或天線之微波或RF功率)、下電極(LEL)功率(瓦，W)、電漿處理腔室中的氣體壓力(毫托，mTorr)、針對電漿處理腔室中的元件所設定之溫度(℃)(「LEC-C」=下電極中央溫度；「LEL-E」=下電極邊緣溫度)、CF4流速(每分鐘標準立方公分，sccm)、Ar流速、O2流速、CH3F流速、及時間(sec，秒)。針對第二蝕刻製程，對於塊體矽基板之蝕刻時間為20秒、並且對於完全空乏絕緣層上矽(SOI)基板之蝕刻時間為30秒。
表2提供在塊體矽pFET(正通道場效電晶體)以及完全空 乏SOI pFET上執行間隔物蝕刻製程序列的結果。間隔物材料包括矽氮化物、並且以9nm的初始間隔物材料CD來沈積。表2提供間隔物蝕刻要求、以及關於FDSOI pFET及塊體Si pFET兩者的實際資料(包括中央(C)-邊緣(E)資料)。使用表1的間隔物蝕刻製程序列，從而產生具有小於1nm間隔物材料CD減小或縮減之側壁間隔物。側壁間隔物呈現沒有可觀察到的底腳、並且實質上在基板的基板區域處沒有凹部(例如<1nm)。再者，間隔物凹部小於5%且均勻度小於10% C/E。包括SiO2之閘極蓋層具有約15nm的初始蓋層厚度，並且在兩種情況下皆縮減至11.6nm。
一或更多用於執行上述間隔物蝕刻製程序列的方法可利用如圖11所述之電漿處理系統來執行。然而，所討論的方法不限於此範例性描述的範圍。根據上述各種實施例之用於執行間隔物蝕刻製程序列的方法可在圖5至11所繪示且敘述如下之任一電漿處理系統中執行。
根據一實施例，配置成執行以上確認之製程條件的電漿處理系統500係繪示在包含電漿處理腔室510、其上固定待處理基板525之基板支撐器520、及真空唧氣系統550的圖5中。基板525可為半導體基板、晶圓、平板顯示器、或液晶顯示器。電漿處理腔室510可配置成促進在基板525的表面附近之電漿處理區域545中產生電漿。可離子化氣體或處理氣體混合物係經由氣體分配系統540導入。針對給定流量之處理氣體，製程壓力係利用真空唧氣系統550加以調整。電漿可用以產生預定材料製程之特定材料，及/或有助於從基板525的曝露表面移除材料。電漿處理系統500 可配置成處理任何期望尺寸的基板，如200 mm基板、300 mm基板、或更大。
基板525可經由如機械夾持系統或電子夾持系統(例如靜電 夾持系統)之夾持系統528而固定至基板支撐器520。此外，基板支撐器520可包括配置以調整及/或控制基板支撐器520和基板525之溫度的加熱系統(未顯示)或冷卻系統(未顯示)。加熱系統或冷卻系統可包含當冷卻時自基板支撐器520接收熱能並轉移熱能至熱交換系統(未顯示)、或當加熱時自熱交換系統轉移熱能至基板支撐器520之重複循環流動之傳熱流體。在其他實施例中，加熱/冷卻元件(如電阻式加熱元件)或熱電式加熱器/冷卻器可包括在基板支撐器520、及電漿處理腔室510之腔室壁、以及任何其他電漿處理系統500內的元件之中。
此外，傳熱氣體可經由背面氣體供應系統526遞送至基板 525的背面以改善基板525與基板支撐器520之間的氣隙熱傳導。當需要基板的溫度控制時，如此之系統可用來提高或降低溫度。例如，背面氣體供應系統可包含二區域氣體分配系統，其中氦氣隙壓力可在基板525的中央與邊緣之間獨立變化。
在圖5所示的實施例中，基板支撐器520可包含RF電力藉 以耦合至電漿處理區域545中之處理電漿的電極522。例如，基板支撐器520可經由自RF產生器530經過選擇性阻抗匹配網路532至基板支撐器520的RF電力傳輸而電性偏壓在一RF電壓。RF電性偏壓可用來對電子加熱以形成並維持電漿。在此配置中，該系統可操作為反應性離子蝕刻(RIE)反應器，其中腔室及上氣體注入電極作為接地面。RF偏壓的典型頻率範圍可從約0.1 MHz至約100 MHz。用於電漿處理之RF系統係本領域中具有通常技術者所熟知。
此外，可利用脈衝偏壓信號控制器531使電極522的電性偏 壓在一RF電壓產生脈衝。自RF產生器530輸出之RF電力可在例如關閉狀態與開啟狀態之間產生脈衝。
或者，RF電力係以多頻率施加至基板支撐器電極。此外， 阻抗匹配網路532可藉由降低反射電力來改善RF電力傳送至電漿處理腔室 510中之電漿。匹配網路結構(例如L型、π型、T型等等)及自動控制方法係本領域中具有通常技術者所熟知。
氣體分配系統540可包含用於導入處理氣體之混合物的噴 淋頭設計。或者，氣體分配系統540可包含用於導入處理氣體之混合物並調整基板525上方處理氣體之混合物的分佈之多區域噴淋頭設計。例如，多區域噴淋頭設計可配置成相對於至基板525上方實質中央區域之處理氣體流量或組成物的數量來調整至基板525上方實質週圍區域之處理氣體流量或組成物。
真空唧氣系統550可包括能具有高達約每秒鐘5000公升(且 更大)之唧氣速度的渦輪分子真空泵(TMP)、以及用以調節腔室壓力的閘閥。在用於乾電漿蝕刻之習知電漿處理裝置中，可採用每秒鐘1000至3000公升的TMP。TMP對於通常低於約50 mTorr之低壓處理係有用的。對於高壓處理(即高於約100 mTorr)，可使用機械升壓泵及乾粗抽泵。再者，用於監控腔室壓力之裝置(未顯示)可耦接至電漿處理腔室510。
控制器555包含微處理器、記憶體、以及能產生足以溝通並 啟動至電漿處理系統500之輸入、並且監控自電漿處理系統500之輸出的控制電壓之數位I/O埠。此外，控制器555可與下列元件耦接並可交換資訊：RF產生器530、脈衝偏壓信號控制器531、阻抗匹配網路532、氣體分配系統540、真空唧氣系統550、以及基板加熱/冷卻系統(未顯示)、背面氣體供應系統526、及/或靜電夾持系統528。例如，可根據製程配方利用儲存在記憶體中的程式來啟動至前述電漿處理系統500的元件之輸入，以便在基板525上執行如電漿蝕刻製程之電漿輔助製程。
控制器555可相對電漿處理系統500而本地設置，或其可相 對電漿處理系統500而遠端設置。例如，控制器555可利用直接連接、內部網路、及/或網際網路與電漿處理系統500交換資料。控制器555可在例如客戶端(即裝置製造者等等)耦接至內部網路，或其可在例如供應端(即設備製造者)耦接至內部網路。替代性地或附加性地，控制器555可耦接至網際網路。再者，另一電腦(即控制器、伺服器等等)可經由直接連接、內部網路、及/或網際網路來存取控制器555以便交換資料。
在圖6所示的實施例中，除了有關圖5所述的那些元件以 外，電漿處理系統600可類似圖5之實施例且更包含固定式、機械式、或電子式旋轉磁場系統660，以便潛在地增加電漿密度及/或改善電漿處理均勻度。此外，控制器555可耦接至磁場系統660以調節旋轉速度及場強度。旋轉磁場的設計及實施係本領域中具有通常技術者所熟知。
在圖7所示的實施例中，電漿處理系統700可類似圖5或圖 6之實施例，並且可更包含其為RF電力可從RF產生器772經由選擇性阻抗匹配網路774所耦接之上電極770。施加至上電極之RF電力的頻率範圍可從約0.1 MHz至約200 MHz。此外，施加至下電極之電力的頻率範圍可從約0.1 MHz至約100 MHz。再者，控制器555係耦接至RF產生器772及阻抗匹配網路774以控制施加至上電極770之RF電力。上電極的設計及實施係本領域中具有通常技術者所熟知。上電極770及氣體分配系統540可如所示般設計在同一腔室組件內。或者，上電極770可包含用於調整耦接至基板525上方之電漿的RF電力分配之多區域電極設計。例如，上電極770可分割成中央電極和邊緣電極。
在圖8所示的實施例中，電漿處理系統800可類似圖7之實 施例，並且可更包含耦接至相對基板525之上電極770的直流(DC)電力供應890。上電極770可包含電極板。電極板可包含含矽電極板。此外，電極板可包含摻雜矽電極板。DC電力供應890可包括可變DC電力供應。此外，DC電力供應890可包括雙極性DC電力供應。DC電力供應890可更包括配置成執行監控、調整、或控制DC電力供應890的極性、電流、電壓、或開啟/關閉狀態其中至少一者之系統。一旦形成電漿，則DC電力供應890有助於彈道電子束的形成。電子濾波器(未顯示)可用以從DC電力供應890解耦RF電力。
例如，由DC電力供應890施加至上電極770的DC電壓範 圍可從約-2000伏特(V)至約1000V。理想地，DC電壓的絕對值具有等於或大於約100 V的數值，且更理想地，DC電壓的絕對值具有等於或大於約500 V的數值。此外，理想上DC電壓具有負極性。再者，理想上DC電壓係具有大於產生在上電極770的表面上之自偏壓電壓的絕對值之負電 壓。面對基板支撐器520之上電極770的表面可由含矽材料組成。
在圖9所示的實施例中，電漿處理系統900可類似圖5及圖 6之實施例，並且可更包含其為RF電力經由RF產生器982通過選擇性阻抗匹配網路984所耦接之感應線圈980。RF電力係從感應線圈980經由介電窗(未顯示)感應式耦合至電漿處理區域545。施加至感應線圈980之RF電力的頻率範圍可從約10 MHz至約100 MHz。同樣地，施加至夾持電極之電力的頻率範圍可從約0.1 MHz至約100 MHz。此外，可採用槽孔式Faraday遮蔽件(未顯示)以降低感應線圈980與電漿處理區域545中之電漿的電容性耦合。此外，控制器555可耦接至RF產生器982及阻抗匹配網路984以控制施加至感應線圈980的電力。
在如圖10所示之替代性實施例中，電漿處理系統1000可類 似圖9之實施例，並且可更包含感應線圈1080，感應線圈1080係如同在變壓耦合電漿(TCP)反應器中從上方與電漿處理區域545連接之「螺旋」線圈或「平繞」線圈。感應式耦合電漿(ICP)源(或變壓耦合電漿(TCP)源)之設計及實施係本領域中具有通常技術者所熟知。
或者，電漿可利用電子迴旋加速共振器(ECR)來形成。在 又另一實施例中，電漿係從Helicon波之發射而形成。在又另一實施例中，電漿係由傳導表面波形成。上述之各電漿源係本領域中具有通常技術者所熟知。
在圖11所示的實施例中，電漿處理系統1100可類似圖5之 實施例，並且可更包含表面波電漿(SWP)源1130。SWP源1130可包含微波電力經由電力耦合系統1190所耦合之槽孔天線(如輻射線槽孔天線(RLSA))。
此刻參考圖12，根據實施例提供SWP源1230之示意圖。SWP 源1230包含配置成藉由在鄰近電漿之EM波發射器1232的電漿表面1260上產生表面波而以期望之EM波模式將EM能量耦合至電漿的電磁(EM)波發射器1232。此外，SWP源1230包含耦接至EM波發射器1232並配置成提供EM能量至EM波發射器1232以形成電漿之電力耦合系統1290。
EM波發射器1232包括配置成發射微波電力至電漿處理區 域545中的微波發射器(見圖11)。EM波發射器1232係經由微波能量藉以傳送之同軸饋送1238而耦接至電力耦合系統1290。電力耦合系統1290包括如2.45 GHz微波電源之微波源1292。由微波源1292所產生之微波能量係經由波導1294引導至隔離器1296，從而吸收反射回微波源1292之微波能量。之後，微波能量經由同軸轉換器1298轉換成同軸TEM(橫向電磁)模式。
調節器可用於阻抗批配，並且改善電力傳送。微波能量係經 由同軸饋送1238耦接至EM波發射器1232，其中在同軸饋送1238中發生從TEM模式至TM(橫向磁)模式之另一模式變換。關於同軸饋送1238及EM波發射器1232之設計的額外細節可在名為”Plasma processing apparatus for etching,ashing,and film-formation”之美國專利第5024716號中得知；其內容係於此全部併入作為參考。
此刻參考圖13A及13B，根據實施例提供分別為EM波發射 器1332之示意橫剖面圖及仰視圖。如圖13A所示，EM波發射器1332包含具有內導體1340、外導體1342、及絕緣體1341(如氣隙)之同軸饋送1338、以及具有耦接在內導體1340與外導體1342之間的複數槽孔1348之槽孔天線1料6。複數槽孔1348允許EM能量從槽孔天線1346上方之第一區域耦合至槽孔天線1346下方之第二區域，其中電漿係形成在EM波發射器1332上鄰近電漿表面1360處。EM波發射器1332可更包含緩波板1344及共振板1350。
槽孔1348的數目、幾何構造、尺寸、及分佈皆為可幫助形 成在電漿處理區域545中之電漿的空間均勻度之因素(見圖11)。因此，槽孔天線1346之設計可用以控制電漿處理區域545中之電漿的空間均勻度(見圖11)。
如圖13A所示，EM波發射器1332可包含配置成流通用於 EM波發射器1332之溫度控制的溫度控制流體之流體通道1356。雖然未顯示，但EM波發射器1332可進一步配置成將處理氣體經由電漿表面1360導至電漿。雖然未顯示，但氣體分配系統(如圖11之氣體分配系統(540))可連接至EM波發射器1332及/或腔室壁1352，從而將處理氣體導入處理腔室。
仍參考圖13A，EM波發射器1332可耦接至電漿處理系統的 上腔室部份，其中可利用密封元件1354在上腔室壁1352及EM波發射器1332之間形成真空密封件。密封元件1354可包括彈性體O形環；然而，也可使用其他已知密封件機構。
一般而言，同軸饋送1338的內導體1340及外導體1342包 含如金屬之導電材料，而緩波板1344及共振板1350則包含介電材料。後者之中，緩波板1344及共振板1350較佳地包含相同材料；然而，亦可使用不同材料。針對製作緩波板1344所選擇的材料係經過挑選以相對於對應自由空間波長而縮短傳導電磁(EM)波的波長，並且緩波板1344及共振板1350的尺寸係經過挑選以確保有效發射EM能量至電漿處理區域545中之駐波的形成(見圖11)。
緩波板1344及共振板1350可由介電材料(包括如石英(二 氧化矽)之含矽材料)、或高介電常數(高k值)材料製作而成。例如，高k值材料可具有大於數值為4之介電常數。尤其，當電漿處理系統用於蝕刻製程應用時，為了與蝕刻製程相容而通常挑選石英。
例如，高k值材料可包括本質結晶矽、氧化鋁陶瓷、鋁氮化 物、及藍寶石。然而，亦可使用其他高k值材料。此外，可依據特定製程的參數來選擇特定的高k值材料。舉例而言，當共振板1350係由本質結晶矽製成時，在攝氏45度的溫度下電漿頻率超過2.45 GHz。因此，本質結晶矽適合低溫製程(即低於攝氏45度)。對於較高溫製程，共振板1350可由氧化鋁(Al2O3)、或藍寶石製成。
電漿均勻度及電漿穩定性可能留作如上述SWP源之實際實 施的挑戰。後者之中，當電漿參數變動時，於共振板-電漿介面處(即於電漿表面1360處)之駐波可能傾向於模式跳動。
如圖13A及13B所示，EM波發射器1332可根據一實施例 而製作成具有形成在電漿表面1360中之第一凹部配置1362，以及選擇性地具有形成在電漿表面1360中之第二凹部配置1364。
第一凹部配置1362可包含第一複數凹部。第一凹部配置 1362中之每一凹部可包含形成在電漿表面1360內之唯一凹口或凹陷。例 如，第一凹部配置1362中的凹部可包含圓柱形幾何構造、圓錐形幾何構造、截頂圓錐形幾何構造、球形幾何構造、非球形幾何構造、矩形幾何構造、角錐形幾何構造、或任何任意形狀。第一凹部配置1362可包含以第一尺寸(例如橫向尺寸(或寬度)、及/或縱向尺寸(或深度))為特徵之凹部。
第二凹部配置1364可包含複數凹部。第二凹部配置1364中 之每一凹部可包含形成在電漿表面1360內之唯一凹口或凹陷。例如，第二凹部配置1364中的凹部可包含圓柱形幾何構造、圓錐形幾何構造、截頂圓錐形幾何構造、球形幾何構造、非球形幾何構造、矩形幾何構造、角錐形幾何構造、或任何任意形狀。第二凹部配置1364可包含以第二尺寸(例如橫向尺寸(或寬度)、及/或縱向尺寸(或深度))為特徵之凹部。第一凹部配置1362中之凹部的第一尺寸可(或可不)與第二凹部配置1364中之凹部的第二尺寸相同。例如，第二尺寸可小於第一尺寸。
如圖13A及13B所示，共振板1350包含具有板直徑及板厚 度之介電板。其中，共振板1350上之電漿表面1360包含其內形成第一凹部配置1362及第二凹部配置1364之平面1366。選擇性地，共振板1350包含非平面幾何構造或任意幾何構造。其中，電漿表面1360可包含其內形成第一凹部配置及第二凹部配置之非平面表面(未顯示)。例如，非平面表面可為凹面、凸面、或其組合。
共振板1350中EM能量的傳播可以給定頻率之EM能量的 有效波長(λ)及共振板1350的介電常數為特徵。板厚度可為四分之一波長的整數倍(nλ/4，其中n係大於零的整數)、或二分之一波長的整數倍(m λ/2，其中m係大於零的整數)。例如，板厚度可為約二分之一有效波長(λ/2)、或大於二分之一有效波長(>λ/2)。或者，板厚度可為有效波長的非整數分數倍(即非二分之一或四分之一波長的整數倍)。又或者，板厚度範圍可從約25 mm(毫米)至約45 mm。
作為一範例，第一凹部配置1362可包含第一複數圓柱形凹 部，其中各第一複數圓柱形凹部係以第一深度及第一直徑為特徵。如圖13B所示，第一凹部配置1362係設置在電漿表面1360的外部區域附近。
第一直徑可為四分之一波長的整數倍(n λ/4，其中n係大 於零的整數)、或二分之一波長的整數倍(m λ/2，其中m係大於零的整數)、或有效波長的非整數分數倍。此外，板厚度與第一深度之間的第一差距可為四分之一波長的整數倍(n λ/4，其中n係大於零的整數)、或二分之一波長的整數倍(m λ/2，其中m係大於零的整數)、或有效波長的非整數分數倍。例如，第一直徑可為約二分之一有效波長(λ/2)，並且板厚度與第一深度之間的第一差距可為約二分之一有效波長(λ/2)或約四分之一有效波長(λ/4)。此外，例如板厚度可為約二分之一有效波長(λ/2)或大於二分之一有效波長(>λ/2)。
或者，第一直徑範圍可從約25 mm至約35 mm，並且板厚 度與第一深度之間的第一差距範圍可從約10 mm至約35 mm。又或者，第一直徑範圍可從約30 mm至約35 mm，並且第一差距範圍可從約10 mm至約20 mm。又或者，第一直徑及/或第一深度可為板厚度的分數倍。
在第一凹部配置1362中，切角、圓角及/或填角(即面/角半 徑或斜角)可用來影響相鄰表面之間的平坦表面過渡。在圓柱形凹部中，可在圓柱側壁與凹部底部之間的角設置表面半徑。此外，在圓柱形凹部中，可在圓柱側壁與電漿表面1360之間的角設置表面半徑。例如，表面半徑範圍可從約1 mm至約3 mm。
作為另一範例，第二凹部配置1364可包含第二複數圓柱形 凹部，第二複數圓柱形凹部之每一者係以第二深度及第二直徑為特徵。如圖13B所示，第二凹部配置1364係設置在電漿表面1360的內部區域附近。
第二直徑可為四分之一波長的整數倍(n λ/4，其中n係大 於零的整數)、或二分之一波長的整數倍(m λ/2，其中m係大於零的整數)、或有效波長的非整數分數倍。此外，板厚度與第二深度之間的第二差距可為四分之一波長的整數倍(n λ/4，其中n係大於零的整數)、或二分之一波長的整數倍(m λ/2，其中m係大於零的整數)、或有效波長的非整數分數倍。例如，第二直徑可為約二分之一有效波長(λ/2)，並且板厚度與第二深度之間的第二差距可為約二分之一有效波長(λ/2)、或約四分之一有效波長(λ/4)。此外，例如板厚度可為約二分之一有效波長(λ/2)、或大於二分之一有效波長(>λ/2)。
或者，第二直徑範圍可從約25 mm至約35 mm，並且板厚 度與第二深度之間的第二差距範圍可從約10 mm至約35 mm。又或者，第二直徑範圍可從約30 mm至約35 mm，並且第二差距範圍可從約10 mm至約20 mm。又或者，第二直徑及/或第二深度可為板厚度的分數倍。
在第二凹部配置1364中，切角、圓角及/或填角(即面/角半 徑或斜角)可用來影響相鄰表面之間的平坦表面過渡。在圓柱形凹部中，可在圓柱側壁與凹部底部之間的角設置表面半徑。此外，在圓柱形凹部中，可在圓柱側壁與電漿表面1360之間的角設置表面半徑。例如，表面半徑範圍可從約1 mm至約3 mm。
再次參考圖13B，其提供了圖13A所繪示之EM波發射器 1332的仰視圖。槽孔天線1346中的複數槽孔1348係繪示成似乎可透過共振板1350而看到槽孔天線1346。如圖13B所示，複數槽孔1348可成對配置，其中每一對槽孔包含定位成與第二槽孔正交之第一槽孔。然而，複數槽孔1348中之槽孔的定位可係任意的。例如，複數槽孔1348中之槽孔的定位可根據針對電漿均勻度及/或電漿穩定性之預定圖案。
第一凹部配置1362實質上與複數槽孔1348中之槽孔的第一 配置對齊。其中，第一凹部配置1362其中至少一凹部可與複數槽孔1348其中一或更多者對齊、部份對齊、或不對齊。第二凹部配置1364係與複數槽孔1348中之槽孔的第二配置部份對齊、或不與複數槽孔1348中之槽孔的第二配置對齊。如圖13B所示，第二凹部配置1364係不與複數槽孔1348中之槽孔的第二配置對齊。
因此，第一及第二凹部配置1362、1364之配置及其與複數 槽孔1348其中一或更多者之對齊可最佳化以控制及/或改善電漿均勻度及/或穩定性。關於電漿表面1360及EM波發射器1332之設計的額外細節可在申請於2009年9月8日、名為”Stable surface wave plasma source”之美國公開專利申請案第2011/0057562號中得知；其內容係於此全部併入作為參考。
此刻參考圖14，根據另一實施例提供EM波發射器1432之 示意剖面圖。如圖14所示，EM波發射器1432包含具有內導體1440、外導體1442、及絕緣體1441(如氣隙)之同軸饋送1438、以及具有耦接在內導 體1440與外導體1442之間的複數槽孔1448之槽孔天線1446。複數槽孔1448允許EM能量從槽孔天線1446上方之第一區域耦合至槽孔天線1446下方之第二區域，其中電漿係形成在EM波發射器1432上鄰近電漿表面1460處。EM波發射器1432可更包含緩波板1444及共振板1450。
槽孔1448的數目、幾何構造、尺寸、及分佈皆為可提供形 成在電漿處理區域545中之電漿的空間均勻度之因數(見圖11)。因此，槽孔天線1446之設計可用以控制電漿處理區域545中之電漿的空間均勻度(見圖11)。
如圖14所示，EM波發射器1432可包含配置成流通用於EM 波發射器1432之溫度控制的溫度控制流體之流體通道1456。雖然未顯示，但氣體分配系統(如圖11之氣體分配系統(540))可連接至EM波發射器1432及/或腔室壁1452，從而將處理氣體導入處理腔室。
仍參考圖14，EM波發射器1432可耦接至電漿處理系統的 上腔室部份，其中可利用密封元件1454在上腔室壁1452及EM波發射器1432之間形成真空密封件。密封元件1454可包括彈性體O形環；然而，也可使用其他已知密封件機構。
一般而言，同軸饋送1438的內導體1440及外導體1442包 含如金屬之導電材料，而緩波板1444及共振板1450則包含介電材料。後者之中，緩波板1444及共振板1450較佳地包含相同材料；然而，亦可使用不同材料。針對製作緩波板1444所選擇的材料係經過挑選以相對於對應自由空間波長而縮短傳導電磁(EM)波的波長，並且緩波板1444及共振板1450的尺寸係經過挑選以確保有效發射EM能量至電漿處理區域545中之駐波的形成(見圖11)。
緩波板1444及共振板1450可由介電材料(包括如石英(二 氧化矽)之含矽材料)、或高介電常數(高k值)材料製作而成。例如，高k值材料可具有大於數值為4之介電常數。尤其，當電漿處理系統用於蝕刻製程應用時，為了與蝕刻製程相容而通常挑選石英。
例如，高k值材料可包括本質結晶矽、氧化鋁陶瓷、鋁氮化物、及藍寶石。然而，亦可使用其他高k值材料。此外，可依據特定製程 的參數來選擇特定的高k值材料。舉例而言，當共振板1450係由本質結晶矽製成時，在攝氏45度的溫度下電漿頻率超過2.45 GHz。因此，本質結晶矽適合低溫製程(即低於攝氏45度)。對於較高溫製程，共振板1450可由氧化鋁(Al2O3)、或藍寶石製成。
電漿均勻度及電漿穩定性可能仍為如上述SWP源之實際實 施的挑戰。後者之中，當電漿參數變動時，於共振板-電漿介面處(即於電漿表面1460處)之駐波可能傾向於模式跳動。
如圖14所示，EM波發射器1432可根據一實施例而製作成 具有形成在電漿表面1460中之第一凹部配置1462、以及選擇性地具有形成在電漿表面1460中之第二凹部配置1464。
第一凹部配置1462可包含第一通道凹部。例如，第一凹部 配置1462中之第一通道凹部可包括具有截頂圓錐形幾何構造之橫剖面。然而，亦可使用其他幾何構造，例如球形幾何構造、非球形幾何構造、矩形幾何構造、角錐形幾何構造、或任何任意形狀。第一凹部配置1462可包含以第一尺寸(例如橫向尺寸(或寬度)、及/或縱向尺寸(或深度))為特徵之通道凹部。
第二凹部配置1464可包含第二通道凹部。例如，第二凹部 配置1464中之第二通道凹部可包括具有截頂圓錐形幾何構造之橫剖面。然而，亦可使用其他幾何構造，例如球形幾何構造、非球形幾何構造、矩形幾何構造、角錐形幾何構造、或任何任意形狀。第二凹部配置1464可包含以第二尺寸(例如橫向尺寸(或寬度)、及/或縱向尺寸(或深度))為特徵之通道凹部。第一凹部配置1462中之第一通道凹部的第一尺寸可(或可不)與第二凹部配置1464中之第二通道凹部的第二尺寸相同。例如，第二尺寸可大於第一尺寸。
如圖14所示，共振板1450包含具有板直徑及板厚度之介電 板。其中，共振板1450上之電漿表面1460包含其內形成第一凹部配置1462及第二凹部配置1464之平面1466。選擇性地，共振板1450包含非平面幾何構造或任意幾何構造。其中，電漿表面1460可包含其內形成第一凹部配置及第二凹部配置之非平面表面(未顯示)。例如，非平面表面可為凹面、凸 面、或其組合。
第一及第二凹部配置(1462、1464)之配置及其與複數槽孔 1448其中一或更多者之對齊可最佳化以控制及/或改善電漿均勻度及/或穩定性。關於電漿表面1460及EM波發射器1432之設計的額外細節可在申請於2006年12月19日、名為”Plasma processing equipment”之申請中美國專利申請案第10/570631號，並公開為美國公開專利申請案第2007/0113788A1號中得知；其內容係於此全部併入作為參考。
雖然上文已僅就本發明的一些實施例加以詳細敘述，惟本領 域中具有通常技術者將輕易地瞭解到在實質上不離開本發明之新穎教示及優點的情況下能做許多修改。因此，欲使所有如此之修改包括在本發明的範圍內。
300‧‧‧流程圖
310、320‧‧‧步驟

Claims (20)

  1. 一種執行間隔物蝕刻製程的方法，包含：將間隔物材料保形地塗佈在基板上之閘極結構上方；以及執行間隔物蝕刻製程序列以便從該閘極結構之覆蓋區域、以及該基板上鄰近該閘極結構的基部之基板區域部份移除該間隔物材料，而保留位於沿著該閘極結構之側壁的間隔物側壁，該間隔物蝕刻製程序列包含：氧化該間隔物材料之曝露表面以形成間隔物氧化層，執行第一蝕刻製程以便從在該基板上之該基板區域處的該間隔物材料、以及在該閘極結構之該覆蓋區域處的該間隔物材料非等向移除該間隔物氧化層，而實質上保留沿著該閘極結構之該側壁的該間隔物材料上之該間隔物氧化層，以及執行第二蝕刻製程以便從該基板上之該基板區域、以及該閘極結構之該覆蓋區域選擇性移除該間隔物材料，從而在該閘極結構之該側壁上留下該間隔物側壁。
  2. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，其中該間隔物材料包含矽氮化物(SixNz)、矽碳化物(SixCy)、或矽碳氮化物(SixCyNz)。
  3. 如申請專利範圍第2項之執行間隔物蝕刻製程的方法，其中保形地塗佈在該閘極結構上方之該間隔物材料具有小於或等於約10奈米(nm)的厚度。
  4. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，其中該氧化該間隔物材料之該曝露表面包含：曝露該間隔物材料至含氧環境。
  5. 如申請專利範圍第4項之執行間隔物蝕刻製程的方法，其中該含氧環境包含含氧電漿。
  6. 如申請專利範圍第4項之執行間隔物蝕刻製程的方法，其中該含氧環境包含O、O2、O3、CO、CO2、NO、N2O、或NO2、或其二或更多者之任何組合。
  7. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，其中該執行該第一蝕刻製程包含：從第一蝕刻製程組成物形成電漿，該第一蝕刻製程組成物包含鹵素甲烷氣體及稀有氣體。
  8. 如申請專利範圍第7項之執行間隔物蝕刻製程的方法，其中該執行該第一蝕刻製程包含：將包含CF4及Ar之該第一蝕刻製程組成物導入電漿處理系統，將該電漿處理系統中的壓力設定在等於或小於約50 mTorr，從該第一蝕刻製程組成物形成第一蝕刻電漿，以及曝露該基板至該第一蝕刻電漿。
  9. 如申請專利範圍第8項之執行間隔物蝕刻製程的方法，其中該執行該第一蝕刻製程更包含：藉由將電磁(EM)輻射從輻射線槽孔天線(RLSA)耦合至該第一蝕刻製程組成物來形成該第一蝕刻電漿，以及藉由將射頻(RF)功率耦合至其上放置該基板之基板支撐器，來施加電性偏壓至該基板。
  10. 如申請專利範圍第9項之執行間隔物蝕刻製程的方法，其中該形成該第一蝕刻電漿包含：藉由在鄰近該第一蝕刻電漿之EM波發射器的電漿表面上產生表面波，從而以期望之EM波模式在一微波頻率下將電磁(EM)能量耦合至該第一蝕刻電漿，該EM波發射器包含槽孔天線，該槽孔天線具有形成通過其之複數槽孔，該複數槽孔係配置成將該EM能量從該槽孔天線上方之第一區域耦合至該槽孔天線下方之第二區域。
  11. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，其中該執行該第二蝕刻製程包含：從第二蝕刻製程組成物形成電漿，該第二蝕刻製程組成物包含鹵素甲烷氣體、含氧氣體、及稀有氣體。
  12. 如申請專利範圍第11項之執行間隔物蝕刻製程的方法，其中該執行該第二蝕刻製程包含：將包含CH3F、O2、及Ar之該第二蝕刻製程組成物導入電漿處理系統，將該電漿處理系統中的壓力設定在等於或大於約50mTorr，從該第二蝕刻製程組成物形成第二蝕刻電漿，以及曝露該基板至該第二蝕刻電漿。
  13. 如申請專利範圍第12項之執行間隔物蝕刻製程的方法，其中該執行該第二蝕刻製程更包含：藉由將EM輻射從輻射線槽孔天線(RLSA)耦合至該第二蝕刻製程組成物來形成該第二蝕刻電漿，以及藉由將RF功率耦合至其上放置該基板之基板支撐器，從而施加電性偏壓至該基板。
  14. 如申請專利範圍第13項之執行間隔物蝕刻製程的方法，其中該形成該第二蝕刻電漿包含：藉由在鄰近該第二蝕刻電漿之EM波發射器的電漿表面上產生表面波，從而以期望之EM波模式在一微波頻率下將電磁(EM)能量耦合至該第二蝕刻電漿，該EM波發射器包含槽孔天線，該槽孔天線具有形成通過其之複數槽孔，該複數槽孔係配置成將該EM能量從該槽孔天線上方之第一區域耦合至該槽孔天線下方之第二區域。
  15. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，更包含：針對該間隔物蝕刻製程序列來選擇製程條件，以達到具有1.5nm或更小的值之在該基板上鄰近該閘極結構的該基部之該基板區域處的基板凹部。
  16. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，更包含：針對該間隔物蝕刻製程序列來選擇製程條件，以達到具有1nm或更小的值之在該基板上鄰近該閘極結構的該基部之該基板區域的基板凹部。
  17. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，更包含： 針對該間隔物蝕刻製程序列來選擇製程條件，以達到具有5nm或更小的值之在該閘極結構上之該間隔物側壁的頂部之頂部凹部。
  18. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，更包含：針對該間隔物蝕刻製程序列來選擇製程條件，以達到具有2nm或更小的值之該間隔物側壁的CD縮減。
  19. 如申請專利範圍第1項之執行間隔物蝕刻製程的方法，更包含：針對該間隔物蝕刻製程序列來選擇製程條件，以實質上達到在該閘極結構的該基部處沒有底腳。
  20. 一種執行間隔物蝕刻製程的方法，包含：接收一基板，該基板具有保形地塗佈在該基板上之閘極結構上方的間隔物材料；以及執行間隔物蝕刻製程序列以便從該閘極結構之覆蓋區域、以及該基板上鄰近該閘極結構的基部之基板區域部份移除該間隔物材料，而保留位於沿著該閘極結構之側壁的間隔物側壁，該間隔物蝕刻製程序列包含：氧化該間隔物材料之曝露表面以形成間隔物氧化層，執行第一蝕刻製程以便從在該基板上之該基板區域處的該間隔物材料、以及在該閘極結構之該覆蓋區域處的該間隔物材料非等向移除該間隔物氧化層，而實質上保留沿著該閘極結構之該側壁的該間隔物材料上之該間隔物氧化層，以及執行第二蝕刻製程以便從該基板上之該基板區域、以及該閘極結構之該覆蓋區域選擇性移除該間隔物材料，從而在該閘極結構之該側壁上留下該間隔物側壁。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US9496359B2 (en) 2011-03-28 2016-11-15 Texas Instruments Incorporated Integrated circuit having chemically modified spacer surface
JP6097192B2 (ja) * 2013-04-19 2017-03-15 東京エレクトロン株式会社 エッチング方法
JP2015050433A (ja) * 2013-09-04 2015-03-16 東京エレクトロン株式会社 プラズマ処理方法
US9177875B2 (en) * 2013-11-15 2015-11-03 Taiwan Seminconductor Manufacturing Co., Ltd. Advanced process control method for controlling width of spacer and dummy sidewall in semiconductor device
FR3013895B1 (fr) * 2013-11-25 2017-04-14 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9171736B2 (en) 2014-03-03 2015-10-27 Tokyo Electron Limited Spacer material modification to improve K-value and etch properties
JP6163446B2 (ja) * 2014-03-27 2017-07-12 株式会社東芝 半導体装置の製造方法
FR3025938B1 (fr) * 2014-09-17 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'espaceurs au niveau de flancs d'une grille de transistor
US9502412B2 (en) * 2014-09-19 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure with gate spacer having protruding bottom portion and method for forming the same
US20160307772A1 (en) * 2015-04-15 2016-10-20 Applied Materials, Inc. Spacer formation process with flat top profile
US9711359B2 (en) * 2015-08-13 2017-07-18 Lam Research Corporation Shadow trim line edge roughness reduction
US9818621B2 (en) 2016-02-22 2017-11-14 Applied Materials, Inc. Cyclic oxide spacer etch process
US10032906B2 (en) * 2016-04-29 2018-07-24 Samsung Electronics Co., Ltd. Vertical field effect transistor and method of fabricating the same
US10340123B2 (en) * 2016-05-26 2019-07-02 Tokyo Electron Limited Multi-frequency power modulation for etching high aspect ratio features
KR20190038945A (ko) 2016-08-29 2019-04-09 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 준원자 층 에칭 방법
US9704991B1 (en) 2016-10-31 2017-07-11 International Business Machines Corporation Gate height and spacer uniformity
TWI760421B (zh) * 2017-01-18 2022-04-11 日商東京威力科創股份有限公司 使用六氟化硫之優先氮化矽蝕刻方法
WO2018156985A1 (en) * 2017-02-23 2018-08-30 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
KR102537097B1 (ko) * 2017-02-23 2023-05-25 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 유사 원자층 에칭 방법
US11270889B2 (en) * 2018-06-04 2022-03-08 Tokyo Electron Limited Etching method and etching apparatus
JP7325224B2 (ja) * 2018-06-04 2023-08-14 東京エレクトロン株式会社 エッチング処理方法およびエッチング処理装置
US11417526B2 (en) 2020-02-03 2022-08-16 Tokyo Electron Limited Multiple patterning processes

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5024716A (en) 1988-01-20 1991-06-18 Canon Kabushiki Kaisha Plasma processing apparatus for etching, ashing and film-formation
US6207544B1 (en) 1998-12-09 2001-03-27 Advanced Micro Devices, Inc. Method of fabricating ultra thin nitride spacers and device incorporating same
US6242334B1 (en) 1999-03-23 2001-06-05 United Microelectronics Corp. Multi-step spacer formation of semiconductor devices
US6277700B1 (en) 2000-01-11 2001-08-21 Chartered Semiconductor Manufacturing Ltd. High selective nitride spacer etch with high ratio of spacer width to deposited nitride thickness
US6261913B1 (en) 2000-08-23 2001-07-17 Micron Technology, Inc. Method for using thin spacers and oxidation in gate oxides
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US6756313B2 (en) 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
KR100416628B1 (ko) * 2002-06-22 2004-01-31 삼성전자주식회사 게이트 스페이서를 포함하는 반도체 소자 제조 방법
JP4563729B2 (ja) 2003-09-04 2010-10-13 東京エレクトロン株式会社 プラズマ処理装置
DE10355575B4 (de) * 2003-11-28 2010-01-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
US7064085B2 (en) * 2004-07-20 2006-06-20 Taiwan Semiconductor Manufacturing Company Feed forward spacer width control in semiconductor manufacturing
KR100609035B1 (ko) * 2004-07-31 2006-08-02 주식회사 하이닉스반도체 반도체 장치의 모스트랜지스터 게이트 제조방법
US7288482B2 (en) * 2005-05-04 2007-10-30 International Business Machines Corporation Silicon nitride etching methods
US7393788B2 (en) 2006-02-10 2008-07-01 Cook Julie A Method and system for selectively etching a dielectric material relative to silicon
US7618868B2 (en) * 2006-05-03 2009-11-17 Samsung Electronics Co., Ltd. Method of manufacturing field effect transistors using sacrificial blocking layers
CN101405846B (zh) * 2006-08-28 2010-09-29 国立大学法人名古屋大学 等离子体氧化处理方法及装置
JP5309601B2 (ja) * 2008-02-22 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US7967995B2 (en) * 2008-03-31 2011-06-28 Tokyo Electron Limited Multi-layer/multi-input/multi-output (MLMIMO) models and method for using
US20100062592A1 (en) 2008-09-09 2010-03-11 Tokyo Electron Limited Method for forming gate spacers for semiconductor devices
US8298949B2 (en) * 2009-01-07 2012-10-30 Lam Research Corporation Profile and CD uniformity control by plasma oxidation treatment
US8863029B2 (en) 2009-09-01 2014-10-14 Oracle International Corporation Method and system for providing graphical user interface having filtering capability
US8415884B2 (en) * 2009-09-08 2013-04-09 Tokyo Electron Limited Stable surface wave plasma source

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