TW201349458A - 半導體元件與其形成方法 - Google Patents

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Abstract

本發明提供具有五個閘極堆疊於基板的不同區上之半導體元件與其形成方法。元件包括半導體基板，與隔離結構以分隔基板上的不同區域如p型場效電晶體核心區、p型場效電晶體輸入/輸出區、n型場效電晶體核心區、n型場效電晶體輸入/輸出區、與高電阻區。

Description

半導體元件與其形成方法
本發明係關於半導體元件，更特別關於半導體基板之不同區域上的閘極堆疊。
半導體積體電路(IC)產業快速成長。IC材料與設計的技術進步，使IC更小且其電路更複雜。新一代的IC具有較大的功能密度(比如固定晶片面積中的內連線元件數目)，與較小的尺寸(比如製程形成的最小構件或連線)。製程尺寸縮小往往有利於增加製程效率並降低相關成本，但亦增加製程複雜度。然而製程尺寸縮小的優點顯而易見，因此需要更小的IC製程。
場效電晶體(FET)已見於習知IC設計。由於技術節點縮小，高介電常數(HK)之介電材料與金屬常用於形成FET的閘極堆疊。當多種高介電常數之介電材料與金屬閘極(MG)的FET形成於單一IC晶片時，將存在整合問題。上述結構包含p型FET核心、n型FET核心、輸入/輸出n型FET、輸入/輸出p型FET、與高電阻的HK/MG。如此一來，目前亟需兼具製程彈性與可行性的製程以製作多種HK/MG結構。
本發明一實施例提供之半導體元件，包括：半導體基板；多個隔離結構，分隔半導體基板上的不同區域；p型 場效電晶體核心區，具有第一閘極堆疊於半導體基板上，且第一閘極堆疊包括界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層；p型場效電晶體輸入/輸出區，具有第二閘極堆疊於半導體基板上，且第二閘極堆疊包括介電層、位於介電層上的界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層；n型場效電晶體核心區，具有第三閘極堆疊於半導體基板上，且第三閘極堆疊包括界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層；n型場效電晶體輸入/輸出區，具有第四閘極堆疊於半導體基板上，且第四閘極堆疊包括介電層、位於介電層上的界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層；以及高電阻區，具有第五閘極堆疊於半導體基板上，且第五閘極堆疊包括界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層。
本發明一實施例提供之半導體元件，包括：半導體基板；多個隔離結構，分隔半導體基板上的不同區域；p型場效電晶體核心區，具有第一閘極堆疊於半導體基板上，且第一閘極堆疊包括界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層；p型場效電晶體輸入/輸出區，具有第二閘極堆疊於半導體基板上，且第二閘極堆疊包括介電層、位於介電層上的界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層；高電阻區，具有第三閘極堆疊於半導體基板上，且第三閘極堆疊包括界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層；n 型場效電晶體核心區，具有第四閘極堆疊於半導體基板上，且第四閘極堆疊包括界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層；以及n型場效電晶體輸入/輸出區，具有第五閘極堆疊於半導體基板上，且第五閘極堆疊包括介電層、位於介電層上的界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層。
本發明一實施例提供之半導體元件的形成方法，包括：提供半導體基板，且半導體基板具有n型場效電晶體核心區、n型場效電晶體輸入/輸出區、p型場效電晶體核心區、p型場效電晶體輸入/輸出區、與高電阻區；形成氧化物層於n型場效電晶體輸入/輸出區與p型場效電晶體輸入/輸出區上；形成界面層於半導體基板與氧化物層上；沉積第一蓋層於界面層上；沉積第二蓋層於界面層與第一蓋層上；沉積高介電常數介電層於第二蓋層上；沉積功函數金屬層於高介電常數介電層上；沉積多晶矽層於功函數金屬層上；以及形成多個閘極堆疊於半導體基板的n型場效電晶體核心區、n型場效電晶體輸入/輸出區、p型場效電晶體核心區、p型場效電晶體輸入/輸出區、與高電阻區上。
100‧‧‧方法
102、104、106、108、110、112、114、116‧‧‧步驟
200‧‧‧半導體元件
202‧‧‧半導體基板
203‧‧‧STI
204‧‧‧介電層
206‧‧‧界面層
208、210‧‧‧蓋層
212‧‧‧HK介電層
214‧‧‧WF金屬層
216‧‧‧多晶矽層
218‧‧‧硬遮罩層
230、280、330、380‧‧‧第一閘極堆疊
240、290、340、390‧‧‧第二閘極堆疊
250、300、350、400‧‧‧第三閘極堆疊
260、310、360、410‧‧‧第四閘極堆疊
270、320、370、420‧‧‧第五閘極堆疊
第1圖係本發明多種實施例中，製作具有多種閘極堆疊的半導體元件之方法流程圖；第2至9圖係本發明多種實施例中，製作具有多種閘極堆疊的半導體元件之製程剖視圖； 第10至13圖係本發明多種實施例中，製作具有多種閘極堆疊的半導體元件之製程剖視圖；第14至15圖係本發明多種實施例中，製作具有多種閘極堆疊的半導體元件之製程剖視圖；以及第16至17圖係本發明多種實施例中，製作具有多種閘極堆疊的半導體元件之製程剖視圖。
可以理解的是，下述揭露內容提供的不同實施例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明而非侷限本發明。另一方面，本發明之多個實例可重複採用相同標號以求簡潔，但具有相同標號的元件並不必然具有相同的對應關係。此外，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。
第1圖係本發明多種實施例中，製作具有閘極堆疊的半導體元件之方法100的流程圖。第2至9圖係具有閘極堆疊之半導體元件200的一製程剖視圖。第10至13圖係半導體元件200的另一製程剖視圖。第14至15圖係半導體元件200的又一製程剖視圖。第16至17圖係半導體元件的再一製程剖視圖。半導體元件200與方法100將搭配第1至17圖說明如下。
方法100之起始步驟102提供半導體基板202。半導體基板202可為矽。在另一實施例中，半導體基板202可為鍺或矽鍺合金。在另一實施例中，半導體基板202可包含磊晶層。舉例來說，半導體基板202可具有磊晶層於基體半導體上。此 外，半導體基板202可具有應力以提升效能。舉例來說，磊晶層之半導體材料可不同於基體半導體，比如矽鍺合金層位於基體矽上，或矽層位於基體矽鍺合金上。上述應力基板的形成方法可為選擇性磊晶成長(SEG)。此外，半導體基板202可為絕緣層上半導體(SOI)基板。在另一實施例中，半導體基板202可包含埋置介電層如埋置氧化層，其形成方法可為氧佈植隔離(SIMOX)技術、晶圓接合、SEG、或其他合適方法。
半導體基板202亦包含多種掺雜區如n型井與p型井，其形成方法為合適技術如離子佈植。半導體基板202亦包含多種隔離結構如STI(淺溝槽隔離)203形成於基板中，以分隔多種元件區。STI 203的形成方法可包含蝕刻溝槽於基板中，以及將絕緣材料如氧化矽、氮化矽、或氮氧化矽填入溝槽。填入溝槽的材料可為多層結構，比如熱氧化襯墊層與後續填入溝槽的氮化矽層。在一實施例中，STI 203的製程順序包括：成長墊氧化物、形成低壓化學氣相沉積(LPCVD)的氮化物層、以微影與遮罩層圖案化STI開口、蝕刻溝槽於基板中、視情況成長熱氧化溝槽襯墊以改良溝槽界面、將CVD氧化物填入溝槽、以及採用化學機械研磨(CMP)平坦化上述結構。
半導體基板202包含多種元件區，其具有多種n型與p型場效電晶體以及一或多個電阻。在此實施例中，半導體基板202包含nFET(n型場效電晶體)核心區、nFET I/O(輸入/輸出)區、pFET(p型場效電晶體)核心區、pFET I/O區、與高電阻區。
如第2圖所示，方法100之步驟104形成介電層204 於半導體基板202之輸入/輸出區上，其形成方法可為合適技術如沉積、光阻圖案化、與蝕刻等製程。介電層204包含化學氧化物或任何其他合適材料。在第3圖中，下一步驟106形成界面層206於基板202與介電層204上(未圖示)。界面層206可為氧化矽，其形成方法可為適當技術如原子層沉積(ALD)、熱氧化、紫外光臭氧氧化、或化學氣相沉積(CVD)。
如第4圖所示，步驟108沉積蓋層208於界面層206上。蓋層208可為p型功函數金屬或金屬氧化物，比如氧化鋁、氧化鎂、氧化鈣、或上述之混合物。在此實施例中，蓋層208包含氧化鋁。蓋層208之形成方法可為適當技術如ALD、CVD、或物理氣相沉積(PVD)。在一實施例中，蓋層208之厚度小於50Å。
在第5圖中，以微影製程圖案化蓋層208，移除半導體基板202之nFET核心區、nFET IO區、與高電阻區的蓋層208。微影製程可包含圖案化光阻、顯影、與剝離光阻。在此製程中，圖案化的光阻層係形成於蓋層208上。圖案化之光阻層具有多個開口以露出部份蓋層208，再經上述開口進行後續蝕刻。蝕刻製程可為乾蝕刻、濕蝕刻、或上述之組合。乾蝕刻製程可採用含氟氣體如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷，含氯氣體如氯氣、氯仿、四氯化碳、及/或三氯化硼，含溴氣體如溴化氫及/或溴仿、含碘氣體、其他合適氣體及/或電漿、及/或上述之組合。蝕刻製程可為多重步驟的蝕刻，以達蝕刻選擇性、彈性、與所需的蝕刻形狀。
如第6圖所示，步驟110沉積蓋層210於nFET核心 區、nFET IO區、與高電阻區中的界面層206上，以及pFET核心區與pFET IO區中的蓋層208上。蓋層210可包含n型功函數金屬或氧化物，比如氧化鑭、氧化鈧、氧化釔、氧化鍶、氧化鋇、氧化鉭、氧化鈦、氧化鑭鋁、氧化鋯、氧化釓、或上述之混合物。在此實施例中，蓋層210包含氧化鑭。蓋層210的形成方法可為合適技術，比如ALD、CVD、或PVD。在一實施例中，蓋層210的厚度小於50Å。
如第7圖所示，步驟112沉積HK(高介電常數)介電層212於蓋層210上。HK介電層212可為氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、其他合適的HK介電材料、或上述之組合。HK介電層212之形成方法可為合適製程如ALD、PVD、或CVD。形成HK介電層212的其他方法包含有機金屬化學氣相沉積(MOCVD)、紫外光臭氧氧化、或分子束磊晶(MBE)。在一實施例中，HK介電層212之厚度小於50Å。
如第8所示，步驟114沉積WF(功函數)金屬層214於HK介電層212上，並沉積多晶矽層216於WF金屬層214上。在此實施例中，WF金屬層214包含氮化鈦，其形成方法可為合適製程如PVD、ALD、或CVD。在其他實施例中，WF金屬層214包含氮化組、氮化鎢、或上述之組合。在一實施例中，WF金屬層214之厚度小於200Å。
多晶矽(或非晶矽)層216之形成方法可為CVD，其採用矽烷前驅物或其他矽為主的前驅物。非晶矽的沉積製程可在高溫下操作。在一實施例中，沉積溫度大於約400℃。在一 實施例中，可原位掺雜多晶矽(或非晶矽)層216，其採用的前驅物具有含掺質的氣體。
方法100之步驟116以圖案化與蝕刻製程形成不同的閘極堆疊。在第9圖中，圖案化閘極層以形成五個不同的閘極堆疊如nFET核心區上的第一閘極堆疊230、pFET核心區上的第二閘極堆疊240、nFET IO區上的第三閘極堆疊250、pFET IO區上的第四閘極堆疊260、與高電阻區上的第五閘極堆疊270。在此實施例中，第一閘極堆疊230自底部至頂部依序包含界面層206、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。第二閘極堆疊240自底部至頂部依序包含界面層206、蓋層208、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。第三閘極堆疊250自底部至頂部依序包含介電層204(未圖示)、界面層206、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。第四閘極堆疊260自底部至頂部依序包含介電層204(未圖示)、界面層206、蓋層208、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。第五閘極堆疊270自底部至頂部依序為界面層206、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。
形成閘極堆疊的圖案化製程包括微影圖案化與蝕刻製程。舉例來說，微影圖案化製程包括形成圖案化之光阻、顯影光阻、與剝除光阻。在另一實施例如第9圖所示，蝕刻製程進一步採用硬遮罩層218作為蝕刻遮罩。在這種情況下，硬遮罩層218係形成於閘極層上，而圖案化之光阻層(未圖示)係形成於硬遮罩層218上。對硬遮罩層218進行第一蝕刻製程，將圖 案化之光阻的圖案轉移至硬遮罩層218。以圖案化之硬遮罩作為蝕刻遮罩，對閘極層進行第二蝕刻製程。硬遮罩層218可為氮化矽及/或氧化矽。
如第9圖所示，pFET核心區上的第二閘極堆疊240與pFET IO區上的第四閘極堆疊260，包含蓋層208與210。蓋層208可具有p型功函數，且較接近半導體基板202。蓋層210可具有n型功函數，位於蓋層208上且較遠離半導體基板202。
第10至13圖係另一實施例中，製作半導體元件200的另一方法。此實施例包含額外步驟，如第10圖所示。在沉積HK介電層212的步驟112之前，已採用光微影與蝕刻製程移除pFET核心區與pFET IO區的蓋層210。在上述步驟後的其他步驟如沉積HK介電層212、WF金屬層214、多晶矽層216則與前述之第7至8圖相同，如第11至12圖所示。
第13圖係以圖案化與蝕刻製程製作不同的閘極堆疊。與第9圖類似，圖案化閘極層以形成五個不同的閘極堆疊如nFET核心區上的第一閘極堆疊280、pFET核心區上的第二閘極堆疊290、nFET IO區上的第三閘極堆疊300、pFET IO區上的第四閘極堆疊310、與高電阻區上的第五閘極堆疊320。
在此實施例中，第一閘極堆疊280由底部至頂部依序包含界面層206、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。第二閘極堆疊290由底部至頂部依序包含界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第三閘極堆疊300由底部至頂部依序包含介電層204(未圖示)、界面層206、蓋層210、HK介電層212、WF金屬層214、與 多晶矽層216。第四閘極堆疊310由底部至頂部依序包含介電層204(未圖示)、界面層206、蓋層208、HK介面層212、WF金屬層214、與多晶矽層216。第五閘極堆疊320由底部至頂部依序包含界面層206、蓋層210、HK介面層212、WF金屬層214、與多晶矽層216。
第14圖係方法100的另一實施例。方法100先進行步驟102至106如前述的第1至3圖。在此實施例中，方法進行的步驟與第4至8圖的步驟實質上類似，差別在於部份蓋層208與蓋層210的形成順序相反。舉例來說，第14圖與第4圖類似，差別在於先沉積蓋層210而非蓋層208。至於步驟108至114則與前述相同。此實施例自pFET核心區與pFET IO區移除蓋層210，而非如第5圖自nFET核心區與nFET IO區移除蓋層208。
如第15圖所示，步驟116進行前述的圖案化與蝕刻製程以形成不同閘極堆疊。圖案化閘極層以形成五個不同的閘極堆疊如nFET核心區上的第一閘極堆疊330、pFET核心區上的第二閘極堆疊340、nFET IO區上的第三閘極堆疊350、pFET IO區上的第四閘極堆疊360、與高電阻區上的第五閘極堆疊370。
在此實施例中，第一閘極堆疊330由底部至頂部依序包含界面層206、蓋層210、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第二閘極堆疊340由底部至頂部依序包含界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第三閘極堆疊350由底部至頂部依序包含介電層204(未圖示)、界面層206、蓋層210、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第四閘極堆疊360由底 部至頂部依序包含介面層204(未圖示)、界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第五閘極堆疊370由底部至頂部依序包含界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。
如第15圖所示，nFET核心區之第一閘極堆疊330與nFET IO區之第三閘極堆疊350包含蓋層208與210。蓋層210可具有n型功函數且較靠近半導體基板202。蓋層208可具有p型功函數，位於蓋層210上且較遠離半導體基板202。
第16至17圖係形成半導體元件200的另一實施例。在此實施例中，方法與第10至12圖所示的方法實質上相同，差別在於蓋層208與210的形成順序相反。另一方面，此實施例自nFET核心區與nFET IO區移除蓋層208，而非如第10圖自pFET核心區與pFET IO區移除蓋層210。
如第17圖所示，進行前述圖案化與蝕刻製程以形成不同閘極堆疊。與第15圖類似，圖案化閘極層以形成五個不同的閘極堆疊如nFET核心區上的第一閘極堆疊380、pFET核心區上的第二閘極堆疊390、nFET IO區上的第三閘極堆疊400、pFET IO區上的第四閘極堆疊410、與高電阻區上的第五閘極堆疊420。
在此實施例中，第一閘極堆疊380由底部至頂部依序包含界面層206、蓋層210、HK介面層212、WF金屬層214、與多晶矽層216。第二閘極堆疊390由底部至頂部依序包含界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第三閘極堆疊400由底部至頂部依序包含介電層204(未圖 示)、界面層206、蓋層210、HK介電層212、WF金屬層214、與多晶矽層216。第四閘極堆疊410由底部至頂部依序包含介電層204(未圖示)、界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。第五閘極堆疊420由底部至頂部依序包含界面層206、蓋層208、HK介電層212、WF金屬層214、與多晶矽層216。
在一或多個實施例中，方法100與半導體元件200具有多種優點。本發明提供用於閘極優先製程設計的新穎整合方案。方法提供四種製程流程，可用以製作多種半導體元件。上述方法具有製程彈性，藉由改變n型蓋層與p型蓋層的沉積與圖案化順序可形成不同元件。上述有效率的方法可同時形成多種閘極堆疊，比如同時沉積每一閘極堆疊中相同材料的層狀物。本發明的方法與元件提供可行的整合流程，不但整合CMOS元件與核心/IO/電阻，同時讓NMOS與PMOS維持合理的臨界電壓。
本發明關於一種半導體元件，其包括基板，與多個隔離結構以分隔基板上的不同區域。元件更包括五個不同閘極堆疊於不同區域上。p型場效電晶體核心區具有第一閘極堆疊，其包括界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層。p型場效電晶體輸入/輸出區具有第二閘極堆疊，其包括介電層、位於介電層上的界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層。n型場效電晶體核心區具有第三閘極堆疊，其包括界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電 層。n型場效電晶體輸入/輸出區具有第四閘極堆疊，其包括介電層、位於介電層上的界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層。高電阻區具有第五閘極堆疊，其包括界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層。
本發明亦關於另一半導體元件，其包括半導體基板，與多個隔離結構以分隔基板上的不同區域。元件更包括五個不同閘極堆疊於不同區域上。p型場效電晶體核心區具有第一閘極堆疊，其包括界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層。p型場效電晶體輸入/輸出區具有第二閘極堆疊，其包括介電層、位於介電層上的界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層。高電阻區具有第三閘極堆疊，其包括界面層、位於界面層上的第一蓋層、與位於第一蓋層上的高介電常數介電層。n型場效電晶體核心區具有第四閘極堆疊，其包括界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層。n型場效電晶體輸入/輸出區具有第五閘極堆疊，其包括介電層、位於介電層上的界面層、位於界面層上的第二蓋層、與位於第二蓋層上的高介電常數介電層。
本發明亦提供半導體元件的形成方法，包括：提供半導體基板，且半導體基板具有n型場效電晶體核心區、n型場效電晶體輸入/輸出區、p型場效電晶體核心區、p型場效電晶體輸入/輸出區、與高電阻區；形成氧化物層於n型場效電晶體輸入/輸出區與p型場效電晶體輸入/輸出區上；形成界面層於 基板與氧化物層上；沉積第一蓋層於界面層上；沉積第二蓋層於界面層與第一蓋層上；沉積高介電常數介電層於第二蓋層上；沉積功函數金屬層於高介電常數介電層上；沉積多晶矽層於功函數金屬層上；以及形成多個閘極堆疊於基板的n型場效電晶體核心區、n型場效電晶體輸入/輸出區、p型場效電晶體核心區、p型場效電晶體輸入/輸出區、與高電阻區上。
在方法100之前、之中、或之後可實施其他製程步驟。雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體元件
203‧‧‧STI
206‧‧‧界面層
208、210‧‧‧蓋層
212‧‧‧HK介電層
214‧‧‧WF金屬層
216‧‧‧多晶矽層
218‧‧‧硬遮罩層
280‧‧‧第一閘極堆疊
290‧‧‧第二閘極堆疊
300‧‧‧第三閘極堆疊
310‧‧‧第四閘極堆疊
320‧‧‧第五閘極堆疊

Claims (10)

  1. 一種半導體元件，包括：一半導體基板；多個隔離結構，分隔該半導體基板上的不同區域；一p型場效電晶體核心區，具有一第一閘極堆疊於該半導體基板上，且該第一閘極堆疊包括一界面層、位於該界面層上的一第一蓋層、與位於該第一蓋層上的一高介電常數介電層；一p型場效電晶體輸入/輸出區，具有一第二閘極堆疊於該半導體基板上，且該第二閘極堆疊包括一介電層、位於該介電層上的該界面層、位於該界面層上的該第一蓋層、與位於該第一蓋層上的該高介電常數介電層；一n型場效電晶體核心區，具有一第三閘極堆疊於該半導體基板上，且該第三閘極堆疊包括該界面層、位於該界面層上的一第二蓋層、與位於該第二蓋層上的該高介電常數介電層；一n型場效電晶體輸入/輸出區，具有一第四閘極堆疊於該半導體基板上，且該第四閘極堆疊包括該介電層、位於該介電層上的該界面層、位於該界面層上的該第二蓋層、與位於該第二蓋層上的該高介電常數介電層；以及一高電阻區，具有一第五閘極堆疊於該半導體基板上，且該第五閘極堆疊包括該界面層、位於該界面層上的該第二蓋層、與位於該第二蓋層上的該高介電常數介電層。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極 堆疊與第二閘極堆疊更包括位於該第一蓋層上的該第二蓋層，其中該高介電常數介電層位於該第二蓋層上。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一蓋層包括p型功函數的金屬或金屬氧化物，而該第二蓋層包括n型功函數的金屬或金屬氧化物。
  4. 一種半導體元件，包括：一半導體基板；多個隔離結構，分隔該半導體基板上的不同區域；一p型場效電晶體核心區，具有一第一閘極堆疊於該半導體基板上，且該第一閘極堆疊包括一界面層、位於該界面層上的一第一蓋層、與位於該第一蓋層上的一高介電常數介電層；一p型場效電晶體輸入/輸出區，具有一第二閘極堆疊於該半導體基板上，且該第二閘極堆疊包括一介電層、位於該介電層上的該界面層、位於該界面層上的該第一蓋層、與位於該第一蓋層上的該高介電常數介電層；一高電阻區，具有一第三閘極堆疊於該半導體基板上，且該第三閘極堆疊包括該界面層、位於該界面層上的該第一蓋層、與位於該第一蓋層上的該高介電常數介電層；一n型場效電晶體核心區，具有一第四閘極堆疊於該半導體基板上，且該第四閘極堆疊包括該界面層、位於該界面層上的一第二蓋層、與位於該第二蓋層上的該高介電常數介電層；以及一n型場效電晶體輸入/輸出區，具有一第五閘極堆疊於該半 導體基板上，且該第五閘極堆疊包括該介電層、位於該介電層上的該界面層、位於該界面層上的該第二蓋層、與位於該第二蓋層上的該高介電常數介電層。
  5. 如申請專利範圍第4項所述之半導體元件，其中該第四閘極堆疊與該第五閘極堆疊更包括位於該第二蓋層上的該第一蓋層，其中該高介電常數介電層位於該第一蓋層上。
  6. 如申請專利範圍第4項所述之半導體元件，其中該第一蓋層包括p型功函數的金屬或金屬氧化物，而該第二蓋層包括n型功函數的金屬或金屬氧化物。
  7. 一種半導體元件的形成方法，包括：提供一半導體基板，且該半導體基板具有一n型場效電晶體核心區、一n型場效電晶體輸入/輸出區、一p型場效電晶體核心區、一p型場效電晶體輸入/輸出區、與一高電阻區；形成一氧化物層於該n型場效電晶體輸入/輸出區與該p型場效電晶體輸入/輸出區上；形成一界面層於該半導體基板與該氧化物層上；沉積一第一蓋層於該界面層上；沉積一第二蓋層於該界面層與該第一蓋層上；沉積一高介電常數介電層於該第二蓋層上；沉積一功函數金屬層於該高介電常數介電層上；沉積一多晶矽層於該功函數金屬層上；以及形成多個閘極堆疊於該半導體基板的該n型場效電晶體核心區、該n型場效電晶體輸入/輸出區、該p型場效電晶體核心區、該p型場效電晶體輸入/輸出區、與該高電阻區上。
  8. 如申請專利範圍第7項所述之半導體元件的形成方法，更包括在沉積該第二蓋層前，先移除該n型場效電晶體核心區、該n型場效電晶體輸入/輸出區、與該高電阻區的該第一蓋層。
  9. 如申請專利範圍第7項所述之半導體元件的形成方法，更包括在沉積該第二蓋層前，先移除該p型場效電晶體核心區、該p型場效電晶體輸入/輸出區、與該高電阻區的該第一蓋層。
  10. 如申請專利範圍第7項所述之半導體元件的形成方法，更包括在沉積該高介電常數介電層前，先移除該p型場效電晶體核心區與該p型場效電晶體輸入/輸出區的該第二蓋層。
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