CN105280642A - 半导体器件及其形成方法 - Google Patents

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Abstract

根据示例性实施例，提供了形成垂直结构的方法。该方法包括以下操作：提供衬底；在衬底上方形成第一氧化物层；在第一氧化物层上方形成第一伪层；蚀刻第一氧化物层和第一伪层以形成凹槽；在凹槽中形成第二伪层(以及对第二伪层进一步实施CMP并停止在第一伪层上)；去除第一伪层；去除第一氧化物层；以及蚀刻衬底以形成垂直结构。根据示例性实施例，提供了半导体器件。该半导体器件包括：衬底、嵌入在衬底中的STI；以及具有与STI基本对准的源极的垂直晶体管。本发明涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体器件及其形成方法。
背景技术
诸如垂直全环栅晶体管的垂直半导体器件非常流行但产生非期望的器件特性。因此，需要改进其制造。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成垂直结构的方法，包括：提供衬底；在所述衬底上方形成第一氧化物层；形成浅沟槽隔离件以将所述衬底划分成第一区和第二区；在所述第一氧化物层和所述浅沟槽隔离件上方形成第一伪层；蚀刻所述第一氧化物层和所述第一伪层以在所述第一区中形成第一凹槽并在所述第二区中形成第二凹槽；在所述第一凹槽和所述第二凹槽中形成第二伪层；去除所述第一伪层；去除所述第一氧化物层；蚀刻所述浅沟槽隔离件的一部分；以及蚀刻所述衬底以使得所述衬底与所述浅沟槽隔离件的顶部对准，并且在所述第一区中形成第一垂直结构且在所述第二区中形成第二垂直结构。
在上述方法中，在所述衬底上方形成所述第一氧化物层还包括：在所述衬底上方形成由氧化硅制成的所述第一氧化物层。
在上述方法中，在所述第一氧化物层和所述浅沟槽隔离件上方形成所述第一伪层还包括：在所述第一氧化物层和所述浅沟槽隔离件上方形成由导电材料制成的所述第一伪层。
在上述方法中，在所述第一氧化物层和所述浅沟槽隔离件上方形成所述第一伪层还包括：在所述第一氧化物层和所述浅沟槽隔离件上方形成由介电材料制成的所述第一伪层。
在上述方法中，在所述第一凹槽和所述第二凹槽中形成所述第二伪层还包括：形成对所述第一伪层而言具有高蚀刻选择性的所述第二伪层。
在上述方法中，在所述第一凹槽和所述第二凹槽中形成所述第二伪层还包括：在所述第一凹槽和所述第二凹槽中形成由SiOCN制成的所述第二伪层。
在上述方法中，蚀刻所述衬底以使得所述衬底与所述浅沟槽隔离件的顶部对准并且在所述第一区中形成所述第一垂直结构和在所述第二区中形成所述第二垂直结构还包括：蚀刻所述衬底以使得所述浅沟槽隔离件的顶部和所述衬底之间的断层小于20埃至100埃。
在上述方法中，还包括：对所述第二伪层实施化学机械抛光并停止在所述第一伪层处。
在上述方法中，还包括：对所述第一垂直结构、所述第二垂直结构和所述衬底实施氢退火；对所述第一垂直结构、所述第二垂直结构和所述衬底实施原位蒸汽产生工艺以形成第三氧化物层；对所述浅沟槽隔离件实施STI致密退火；蚀刻所述第三氧化物层同时保留所述浅沟槽隔离件；在所述第一垂直结构、所述第二垂直结构和所述衬底上形成屏蔽氧化物；穿过所述屏蔽氧化物将第一掺杂剂离子注入至所述衬底的第一区内；穿过所述屏蔽氧化物将第二掺杂剂离子注入至所述衬底的第二区内；以及去除所述屏蔽氧化物。
在上述方法中，形成所述浅沟槽隔离件以将所述衬底划分成所述第一区和所述第二区还包括：在所述第一氧化物层上方形成停止层；在所述停止层上方形成第二氧化物层；在所述第二氧化物层上方形成平坦化层；蚀刻所述第一氧化物层、所述停止层、所述第二氧化物层和所述平坦化层以暴露所述衬底的一部分；去除所述平坦化层；去除所述第二氧化物层；蚀刻所述衬底的暴露部分以形成沟槽；在所述沟槽中形成第三氧化物层；抛光所述第三氧化物层并停止在所述停止层处；以及去除所述停止层。
根据本发明的另一方面，还提供了一种形成垂直结构的方法，包括：提供衬底；在所述衬底上方形成第一氧化物层；在所述第一氧化物层上方形成第一伪层；蚀刻所述第一氧化物层和所述第一伪层以形成凹槽；在所述凹槽中形成第二伪层；去除所述第一伪层；去除所述第一氧化物层；以及蚀刻所述衬底以形成所述垂直结构。
在上述方法中，在所述衬底上方形成所述第一氧化物层还包括：在所述衬底上方形成由氧化硅制成的所述第一氧化物层。
在上述方法中，在所述第一氧化物层上方形成所述第一伪层还包括：在所述第一氧化物层上方形成由导电材料制成的所述第一伪层。
在上述方法中，在所述第一氧化物层上方形成所述第一伪层还包括：在所述第一氧化物层上方形成由介电材料制成的所述第一伪层。
在上述方法中，在所述凹槽中形成所述第二伪层还包括：形成对所述第一伪层而言具有高蚀刻选择性的所述第二伪层。
在上述方法中，在所述凹槽中形成所述第二伪层还包括：在所述凹槽中形成由SiOCN制成的所述第二伪层。
在上述方法中，还包括：对所述第二伪层实施化学机械抛光并且停止在所述第一伪层处。
根据本发明的又一方面，还提供了一种半导体器件，包括：衬底；嵌入在所述衬底中的STI；以及垂直晶体管，具有与所述STI基本对准的源极。
在上述器件中，所述衬底和所述STI之间的对准具有低于20埃至100埃的断层。
在上述器件中，所述衬底和所述STI之间的对准具有低于20埃的断层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳理解本发明的各方面。应该注意，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以任意地增大或减小。
图1是根据一些实施例示出示例性半导体器件的截面图。
图2是根据一些实施例示出示例性半导体器件的截面图。
图3是根据一些实施例示出示例性半导体器件的截面图。
图4是根据一些实施例示出示例性半导体器件的截面图。
图5是根据一些实施例示出示例性半导体器件的截面图。
图6是根据一些实施例示出示例性半导体器件的截面图。
图7是根据一些实施例示出示例性半导体器件的截面图。
图8是根据一些实施例示出示例性半导体器件的截面图。
图9是根据一些实施例示出示例性半导体器件的截面图。
图10是根据一些实施例示出示例性半导体器件的截面图。
图11是根据一些实施例示出示例性半导体器件的截面图。
图12是根据一些实施例示出示例性半导体器件的截面图。
图13是根据一些实施例示出示例性半导体器件的截面图。
图14是根据一些实施例示出示例性半导体器件的截面图。
图15是根据一些实施例示出示例性半导体器件的截面图。
图16是根据一些实施例示出示例性半导体器件的截面图。
图17是根据一些实施例示出示例性半导体器件的截面图。
图18是根据一些实施例示出示例性半导体器件的截面图。
图19是根据一些实施例示出示例性半导体器件的截面图。
图20是根据一些实施例示出示例性半导体器件的截面图。
图21是根据一些实施例示出示例性半导体器件的截面图。
图22是示出具有断层的半导体器件的截面图。
图23是示出具有由断层导致的非期望的栅极长度的半导体器件的截面图。
图24是根据一些实施例示出示例性半导体器件的截面图。
图25是根据一些实施例示出示例性半导体器件的截面图。
图26是根据一些实施例示出示例性半导体器件的截面图。
图27是根据一些实施例示出示例性半导体器件的截面图。
图28是根据一些实施例示出示例性半导体器件的截面图。
图29是根据一些实施例示出示例性半导体器件的截面图。
图30是根据一些实施例的用于形成垂直结构的方法的流程图。
图31是根据一些实施例的用于形成垂直结构的方法的流程图。
具体实施方式
为了实施所提供主题的不同特征，以下公开提供了许多不同的实施例或实例。下面描述了组件和布置的特定示例以简化本发明。当然这些仅仅是实例而不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可包括在第一部件和第二部件之间可形成额外的部件，从而使得第一部件和第二部件可不直接接触的实施例。此外，本发明可在各个实例中重复参照数字和/或字母。该重复是为了简明和清楚的目的，而且其本身没有规定所讨论的各种实施例和/或结构之间的关系。
另外，可以在本文中使用诸如“下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对术语以便于说明书描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位之外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或处于其他方位)并且本文使用的空间相对描述符可以同样地作出相应的解释。
本发明描述形成垂直结构的方法。该方法可以进一步与浅沟槽隔离件形成和N/P阱注入工艺集成。为了形成垂直结构，该方法利用反向(reversed)图案化工艺，反向图案化工艺蚀刻第一伪层以在其中形成凹槽，然后在凹槽中填充第二伪层作为硬掩模，以及结合其他步骤以产生垂直结构。
在实施例中，由于垂直结构的上部被硬掩模保护，更容易实施其他工艺而不会损坏它。在实施例中，由于与现有的方法相比，更少地使用化学机械抛光，因此，硬掩模可以具有更少的损失。在实施例中，与STI的形成合并的方法提供垂直结构的漏极和STI之间的基本对准以增强对垂直结构的栅极长度的工艺控制。
而且，垂直结构可以指由例如Si、SiGe、Ge、或III-V族(InP、GaAs、AlAs、InAs、InAlAs、InGaAs、InSb、GaSb、InGaSb)的材料制成的垂直全环栅(VGAA)晶体管。此外，垂直结构可以通过利用例如硬掩模修整和原位蒸汽产生(ISSG)调整大小。
图1是根据一些实施例示出示例性半导体器件的截面图。如图1所示，提供了衬底100。在衬底100上方形成第一氧化物层102、CMP停止层104、第二氧化物层106、以及平坦化层108。硅抗反射涂层110和光刻胶层112用于蚀刻工艺。CMP停止层104可以由SiN制成。第二氧化物层106可以通过PECVD工艺形成。衬底100的材料可以包括例如Si、SiGe、Ge、或III-V族(InP、GaAs、AlAs、InAs、InAlAs、InGaAs、InSb、GaSb、InGaSb)材料。
在实施例中，衬底可以包括用于形成源极、沟道和漏极的若干层。在一些实施例中，可以在方法之后形成垂直结构的源极、沟道和漏极。
图2是根据一些实施例示出示例性半导体器件的截面图。如图2所示，蚀刻(例如，通过使用等离子体蚀刻)第一氧化物层102、CMP停止层104、第二氧化物层106、以及平坦化层108以暴露衬底100的部分202。等离子体蚀刻是指去除材料，尤其是半导体材料的掩蔽图案，材料的去除方法为：通过将材料暴露于离子(通常是诸如碳氟化合物、氧、氯、三氯化硼的反应气体的等离子体；有时加入氮气、氩气、氦气和其他气体)的轰击，该离子轰击从暴露表面去除部分材料。
图3是根据一些实施例示出示例性半导体器件的截面图。如图3所示，例如，通过使用等离子蚀刻去除平坦化层108以暴露作为临时的硬掩模的第二氧化物层106。
图4是根据一些实施例示出示例性半导体器件的截面图。如图4所示，在沟槽蚀刻期间消耗第二氧化物层106，并且蚀刻(例如，通过使用等离子体蚀刻)衬底100的暴露部分以形成沟槽402。
图5是根据一些实施例示出示例性半导体器件的截面图。如图5所示，通过CVD沉积和退火在CMP停止层104上方和沟槽402中形成第三氧化物层502。
图6是根据一些实施例示出示例性半导体器件的截面图。如图6所示，对第三氧化物层502实施CMP工艺并且停止在CMP停止层104附近。
图7是根据一些实施例示出示例性半导体器件的截面图。如图7所示，例如，通过使用湿蚀刻去除CMP停止层104以暴露第三氧化物层502和第一氧化物层102。
图8是根据一些实施例示出示例性半导体器件的截面图。如图8所示，第一伪层802形成在第一氧化物层102和浅沟槽隔离件502的上方。然后，另一平坦化层804也形成在第一伪层802上方。另一硅抗反射涂层806和另一光刻胶层808用于蚀刻工艺。例如，第一伪层802可以由介电材料(诸如氧化硅或氮化硅)和导电材料(诸如非晶硅或多晶硅)制成。
图9是根据一些实施例示出示例性半导体器件的截面图。如图9所示，例如，通过使用等离子体蚀刻和湿蚀刻来蚀刻第一氧化物层102、第一伪层802、平坦化层804、硅抗反射涂层806、以及光刻胶层808，并且进一步去除平坦化层804、硅抗反射涂层806以及光刻胶层808。在第一区904中形成第一凹槽902以及在第二区914中形成第二凹槽912。
图10是根据一些实施例示出示例性半导体器件的截面图。如图10所示，通过沉积工艺在第一伪层802上方以及第一凹槽902和第二凹槽912中形成第二伪层1002。第二伪层1002可以由SiOCN制成。对第一伪层802而言，第二伪层1002具有高蚀刻选择性。
图11是根据一些实施例示出示例性半导体器件的截面图。如图10和图11所示，对第二伪层1002实施CMP工艺并且停止在第一伪层802处。通过第一凹槽902和第二凹槽912中的第二伪层1002形成第一硬掩模1102和第二硬掩模1104。
图12是根据一些实施例示出示例性半导体器件的截面图。如图11和图12所示，通过使用等离子体蚀刻或湿蚀刻去除第一伪层802。然后，去除第一氧化物层102以暴露衬底100，以及蚀刻浅沟槽隔离件502以与衬底100对准。
图13是根据一些实施例示出示例性半导体器件的截面图。如图13所示，通过使用等离子体蚀刻或湿蚀刻回蚀刻浅沟槽隔离件502的一部分。
图14是根据一些实施例示出示例性半导体器件的截面图。如图14所示，修整第一硬掩模1102和第二硬掩模1104。回蚀刻衬底100以使得衬底100基本上与浅沟槽隔离件502的顶部1406对准和以在第一区904中形成第一垂直结构1402和在第二区914中形成第二垂直结构1404。
在实施例中，在该步骤中，垂直结构1402、1404可以尚未包括源极、沟道和漏极，并且源极、沟道和漏极可以随后形成。与STI502的形成合并的方法提供基本的对准(或者断层(divot)，其仅仅是衬底100的表面1408和浅沟槽隔离件502的顶部1406之间的小台阶高度)，以便在后面的工艺中提高对垂直结构1402的栅极长度的工艺控制。在一些实施例中，断层低于约20埃至100埃。
在一些实施例中，垂直结构1402、1404可以已经包括源极、沟道和漏极，其中表面1408包括在源极(未示出)中。与STI502的形成合并的方法提供基本的对准(或者断层(divot)，其仅仅是垂直结构1402的源极的表面1408和浅沟槽隔离件502的顶部1406之间的小台阶高度)，以便在后面的工艺中提高对垂直结构1402的栅极长度的工艺控制。在一些实施例中，断层低于20埃至100埃。
图14a至图14b是根据一些实施例示出示例性半导体器件的截面图。如图14a和图14b所示，与图14相比，垂直结构1410从其突出处具有锥形轮廓，而且垂直结构1420从其突出处具有底脚(footing)轮廓，而垂直结构1402从其突出处具有笔直轮廓。上部宽度1412、1422与底部宽度1414、1424的比率可以是约0.5至0.8。
图15是根据一些实施例示出示例性半导体器件的截面图。从图14继续，如图15所示，H2退火在衬底100、第一垂直结构1402、以及第二垂直结构1404上形成平滑表面。而且，原位蒸汽产生(ISSG)工艺修整第一垂直结构1402和第二垂直结构1404的尺寸。此外，持续5分钟至60分钟的高温(400℃至800℃)退火用于STI增强。如此，氧化物层1502生长并基本覆盖衬底100、第一垂直结构1402和第二垂直结构1404。
图16是根据一些实施例示出示例性半导体器件的截面图。如图15和16所示，再次蚀刻氧化物层1502以暴露衬底100和浅沟槽隔离件502。
图17是根据一些实施例示出示例性半导体器件的截面图。如图17所示，再次沉积作为屏蔽氧化物(例如SiO2)的另一氧化物层1702。本领域普通技术人员在阅读本发明时应该理解使用氧化物层1702作为屏蔽氧化物以用于后面阶段的离子注入。
图18是根据一些实施例示出示例性半导体器件的截面图。如图18所示，通过使用光刻胶和退火，形成用于NMOS的p-肼1802。
图19是根据一些实施例示出示例性半导体器件的截面图。如图19所示，通过使用光刻胶和退火，形成用于PMOS的n-肼1902。
图20是根据一些实施例示出示例性半导体器件的截面图。如图20所示，实施等离子体灰化以去除光刻胶(未示出)。去除屏蔽氧化物。因此，在第一垂直结构1402和第二垂直结构1404下面分别形成p-肼1802和n-肼1902。
图21是根据一些实施例示出示例性半导体器件的截面图。如图21所示，第一垂直结构1402包括可以在图1中的初始阶段或从图14开始的后期阶段形成的源极2111、漏极2115以及沟道2114。硅化物2112形成在源极2111上方。氮化硅层2113围绕源极2111。沟道2114设置在源极2111上方。漏极2115设置在沟道2114上方。围绕沟道2114的栅极2116包括高-k电介质、功函金属层以及金属材料。
与STI502的形成合并的方法提供基本的对准(或者断层，其仅仅是垂直结构1402的源极2111的表面1408和浅沟槽隔离件502的顶部1406之间的小台阶高度)，以便在后面的工艺中提高对垂直结构1402的栅极长度的工艺控制。
图22是示出具有断层或台阶高度的半导体器件的截面图。如图22所示，提供了半导体器件2200。半导体器件2200具有垂直器件2204、衬底2210、以及STI2202。垂直器件2204从衬底2210突出。STI2202嵌入在衬底2210中。与使用本发明中的方法的图14中的半导体器件相比，衬底2210的表面2208不与STI2202的表面2212对准。
在实施例中，垂直器件2204可以不包括可以之后形成的源极、沟道和漏极。半导体器件2200产生不对准(衬底2210的表面2208与STI2202的表面2212之间的大断层或台阶高度)，从而在随后的工艺中改变垂直结构2204的栅极长度使其偏离其预定值。在一些实施例中，断层或台阶高度是约20埃至约100埃。
在一些实施例中，垂直结构2204可以已经包括源极、沟道和漏极，其中表面2208包括在源极(未示出)中。半导体器件2200产生不对准(垂直结构2204的源极的表面2208与STI2202的表面2212之间的大断层)，从而在随后的工艺中改变垂直结构2204的栅极长度使其偏离其预定值。
图23是示出具有由断层或台阶高度导致的非期望栅极长度的半导体器件的截面图。如图23所示，从图22继续，对半导体器件2200实施多种工艺。第一垂直结构2204包括源极2311、漏极2315、栅极2316和沟道2314。硅化物2312形成在源极2311上方。氮化硅层2313围绕源极2311。沟道2314设置在源极2311上方。漏极2315设置在沟道2314上方。围绕沟道2314的栅极2316包括高-k电介质、功函金属层、以及金属材料。然而，与根据一些实施例的图21中的示例性半导体器件相比，由于垂直结构的范围(enclosure)小时由断层或不对准导致的栅极2316的非期望形状改变，栅极2316的栅极长度改变而偏离其预定值并且不满足期望的器件特性，诸如阈值电压或饱和电流。
图24是根据一些实施例示出示例性半导体器件的截面图。如图24所示，提供衬底2400。第一氧化物层2401形成在衬底2400上方。第一伪层2402形成在第一氧化物层2401上方。然后，另一平坦化层2404也形成在第一伪层2402上方。另一硅抗反射涂层2406和另一光刻胶层2408用于蚀刻工艺。第一伪层2402可以由介电材料(诸如氧化硅或氮化硅)和导电材料(诸如非晶硅或多晶硅)形成。
图25是根据一些实施例示出示例性半导体器件的截面图。如图25所示，例如，通过使用等离子体蚀刻和湿蚀刻来蚀刻第一氧化物层2401、第一伪层2402、平坦化层2404、硅抗反射涂层2406、以及光刻胶层2408，以及进一步去除平坦化层2404、硅抗反射涂层2406以及光刻胶层2408以形成第一凹槽2502。
图26是根据一些实施例示出示例性半导体器件的截面图。如图26所示，第二伪层2602通过沉积工艺形成在第一伪层2402上方和第一凹槽2502中。第二伪层2602可以由SiOCN制成。对第一伪层2402而言，第二伪层2602具有高蚀刻选择性。
图27是根据一些实施例示出示例性半导体器件的截面图。如图27所示，对第二伪层2602实施CMP工艺并且停止在第一伪层2402处。在第一凹槽2502中形成第一硬掩模2702。
图28是根据一些实施例示出示例性半导体器件的截面图。如图27和28所示，通过使用等离子体蚀刻或湿蚀刻去除第一伪层2402。然后，去除第一氧化物层2401以暴露衬底2400。
图29是根据一些实施例示出示例性半导体器件的截面图。如图29所示，修整第一硬掩模2702。回蚀刻衬底2400以形成第一垂直结构2902。图24至图29示出形成垂直结构2902的方法。与通常的光刻相比，该方法提供对垂直结构的临界尺寸的精确控制。
图30是根据一些实施例的用于形成垂直结构的方法的流程图。如图30所示，提供了方法3000。方法3000包括以下操作：提供衬底(3002)；在衬底上方形成第一氧化物层(3004)；形成浅沟槽隔离件以将衬底划分成第一区和第二区(3006)；在第一氧化物层和浅沟槽隔离件上方形成第一伪层(3008)；蚀刻第一氧化物层和第一伪层在第一区中形成第一凹槽和在第二区中形成第二凹槽(3010)；在第一凹槽和第二凹槽中形成第二伪层(以及进一步对第二伪层实施CMP并且停止在第一伪层上)(3012)；去除第一伪层(3014)；去除第一氧化物层(3016)；蚀刻浅沟槽隔离件的一部分(3018)；以及蚀刻衬底以使得衬底与浅沟槽隔离件的顶部对准并且在第一区中形成第一垂直结构和在第二区形成中形成第二垂直结构(3020)。
操作3004还可以包括在衬底上方形成由氧化硅制成的第一氧化物层。操作3008还可以包括在第一氧化物层和浅沟槽隔离件上方形成由导电材料制成的第一伪层。操作3008还可以包括在第一氧化物层和浅沟槽隔离件上方形成由介电材料制成的第一伪层。操作3012还可以包括形成对第一伪层而言具有高蚀刻选择性的第二伪层。操作3012还可以包括在第一凹槽和第二凹槽中形成由SiOCN制成的第二伪层。操作3020还可以包括蚀刻衬底以使得浅沟槽隔离件的顶部和衬底之间的断层低于约20埃至100埃。方法3000还可以包括对第二伪层实施化学机械抛光并且停止在第一伪层处。
方法3000还可以包括一种或多种以下工艺：对第一垂直结构、第二垂直结构以及衬底实施氢退火。对第一垂直结构、第二垂直结构以及衬底实施原位蒸汽产生工艺以形成第三氧化物层；对浅沟槽隔离件实施STI致密(densification)退火；蚀刻第三氧化物层同时保留浅沟槽隔离件；在第一垂直结构、第二垂直结构以及衬底上形成屏蔽氧化物；穿过屏蔽氧化物离子注入第一掺杂剂至衬底的第一区内；穿过屏蔽氧化物离子注入第二掺杂剂至衬底的第二区内；以及去除屏蔽氧化物。
操作3006还可以包括一种或多种以下工艺：在第一氧化物层上方形成停止层；在停止层上方形成第二氧化物层；在第二氧化物层上方形成平坦化层；蚀刻第一氧化物层、停止层、第二氧化物层以及平坦化层以暴露衬底的一部分；去除平坦化层；去除第二氧化物层；蚀刻衬底的暴露部分以形成沟槽；在沟槽中形成第三氧化物层；抛光第三氧化物层并停止在停止层处；以及去除停止层。
图31是根据一些实施例的用于形成垂直结构的方法的流程图。如图31所示，提供方法3100。方法3100包括以下操作：提供衬底(3102)；在衬底上方形成第一氧化物层(3104)；在第一氧化物层上方形成第一伪层(3106)；蚀刻第一氧化物层和第一伪层以形成凹槽(3108)；在凹槽中形成第二伪层(以及对第二伪层进一步实施CMP并且停止在第一伪层上)(3110)；去除第一伪层(3112)；去除第一氧化物层(3114)；以及蚀刻衬底以形成垂直结构(3116)。
操作3104还可以包括在衬底上方形成由氧化硅制成的第一氧化物层。操作3106还可以包括在第一氧化物层上方形成由导电材料制成的第一伪层。操作3106还可以包括在第一氧化物层上方形成由介电材料制成的第一伪层。操作3110还可以包括形成对第一伪层而言具有高蚀刻选择性的第二伪层。操作3110还可以包括在凹槽中形成由SiOCN制成的第二伪层。方法3100还可以包括对第二伪层实施化学机械抛光并且停止在第一伪层处。
根据示例性实施例，提供了形成垂直结构的方法。该方法包括以下操作：提供衬底；在衬底上方形成第一氧化物层；形成浅沟槽隔离件以将衬底划分成第一区和第二区；在第一氧化物层和浅沟槽隔离件上方形成第一伪层；蚀刻第一氧化物层和第一伪层以在第一区中形成第一凹槽和在第二区中形成第二凹槽；在第一凹槽和第二凹槽中形成第二伪层；去除第一伪层；去除第一氧化物层；蚀刻浅沟槽隔离件的一部分；以及蚀刻衬底以使得衬底与浅沟槽隔离件的顶部对准并且形成在第一区中形成第一垂直结构和在第二区中形成第二垂直结构。
根据示例性实施例，提供了形成垂直结构的方法。该方法包括以下操作：提供衬底；在衬底上方形成第一氧化物层；在第一氧化物层上方形成第一伪层；蚀刻第一氧化物层和第一伪层以形成凹槽；在凹槽中形成第二伪层(以及对第二伪层进一步实施CMP并停止在第一伪层上)；去除第一伪层；去除第一氧化物层；以及蚀刻衬底以形成垂直结构。
根据示例性实施例，提供了半导体器件。该半导体器件包括：衬底、嵌入衬底中的STI；以及具有与STI基本对准的源极的垂直晶体管。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成垂直结构的方法，包括：
提供衬底；
在所述衬底上方形成第一氧化物层；
形成浅沟槽隔离件以将所述衬底划分成第一区和第二区；
在所述第一氧化物层和所述浅沟槽隔离件上方形成第一伪层；
蚀刻所述第一氧化物层和所述第一伪层以在所述第一区中形成第一凹槽并在所述第二区中形成第二凹槽；
在所述第一凹槽和所述第二凹槽中形成第二伪层；
去除所述第一伪层；
去除所述第一氧化物层；
蚀刻所述浅沟槽隔离件的一部分；以及
蚀刻所述衬底以使得所述衬底与所述浅沟槽隔离件的顶部对准，并且在所述第一区中形成第一垂直结构且在所述第二区中形成第二垂直结构。
2.根据权利要求1所述的方法，其中，在所述衬底上方形成所述第一氧化物层还包括：在所述衬底上方形成由氧化硅制成的所述第一氧化物层。
3.根据权利要求1所述的方法，其中，在所述第一氧化物层和所述浅沟槽隔离件上方形成所述第一伪层还包括：在所述第一氧化物层和所述浅沟槽隔离件上方形成由导电材料制成的所述第一伪层。
4.根据权利要求1所述的方法，其中，在所述第一氧化物层和所述浅沟槽隔离件上方形成所述第一伪层还包括：在所述第一氧化物层和所述浅沟槽隔离件上方形成由介电材料制成的所述第一伪层。
5.根据权利要求1所述的方法，其中，在所述第一凹槽和所述第二凹槽中形成所述第二伪层还包括：形成对所述第一伪层而言具有高蚀刻选择性的所述第二伪层。
6.根据权利要求1所述的方法，其中，在所述第一凹槽和所述第二凹槽中形成所述第二伪层还包括：在所述第一凹槽和所述第二凹槽中形成由SiOCN制成的所述第二伪层。
7.根据权利要求1所述的方法，其中，蚀刻所述衬底以使得所述衬底与所述浅沟槽隔离件的顶部对准并且在所述第一区中形成所述第一垂直结构和在所述第二区中形成所述第二垂直结构还包括：蚀刻所述衬底以使得所述浅沟槽隔离件的顶部和所述衬底之间的断层小于20埃至100埃。
8.根据权利要求1所述的方法，还包括：对所述第二伪层实施化学机械抛光并停止在所述第一伪层处。
9.一种形成垂直结构的方法，包括：
提供衬底；
在所述衬底上方形成第一氧化物层；
在所述第一氧化物层上方形成第一伪层；
蚀刻所述第一氧化物层和所述第一伪层以形成凹槽；
在所述凹槽中形成第二伪层；
去除所述第一伪层；
去除所述第一氧化物层；以及
蚀刻所述衬底以形成所述垂直结构。
10.一种半导体器件，包括：
衬底；
嵌入在所述衬底中的STI；以及
垂直晶体管，具有与所述STI基本对准的源极。
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