TW201733016A - 半導體裝置與其製造方法 - Google Patents

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Abstract

一種半導體裝置包括基板、核心裝置及輸入/輸出(I/O)裝置。核心裝置設置在基板上。核心裝置包括第一閘電極，第一閘電極具有底表面及至少一側壁。第一閘電極之底表面及第一閘電極之側壁相交以形成第一內角。輸入/輸出裝置設置在基板上。輸入/輸出裝置包括第二閘電極，第二閘電極具有底表面及至少一側壁。第二閘電極之底表面及第二閘電極之側壁相交以形成大於第一閘電極之第一內角的第二內角。

Description

半導體裝置與其製造方法
本揭露是關於一種半導體裝置與其製造方法。
半導體裝置是在半導體晶圓基板上製造的較小電子組件。使用各種製造技術，將此等裝置製造且連接在一起形成積體電路。特定數量之積體電路可位於一個晶片上，且能夠在電子電器的操作中執行一組功能。此等電子電器之實例為行動電話、個人電腦及個人遊戲裝置。這些裝置之尺寸大小意味著形成於晶片上的組件具有較小體積。
根據一些實施例，半導體裝置包括基板、核心裝置及輸入/輸出(I/O)裝置。核心裝置設置在基板上。核心裝置包括第一閘電極，第一閘電極具有底表面及至少一側壁。第一閘電極之底表面及第一閘電極之側壁相交以形成第一內角。輸入/輸出裝置設置在基板上。輸入/輸出裝置包括第二閘電極，第二閘電極具有底表面及至少一側壁。第二閘電極之底表面及 第二閘電極之側壁相交以形成大於第一閘電極之第一內角的第二內角。
根據一些實施例，半導體裝置包括基板、核心裝置及輸入/輸出(I/O)裝置。核心裝置包括第一閘電極。第一閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第一頂部寬度，且底部部分具有第一底部寬度。輸入/輸出裝置設置在基板上。輸入/輸出裝置包括第二閘電極。第二閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第二頂部寬度，且底部部分具有第二底部寬度。第一閘電極及第二閘電極實質上滿足：(Wb1-Wt1)>(Wb2-Wt2)，其中Wb1為第一閘電極之底部部分的第一底部寬度，Wt1為第一閘電極之頂部部分的第一頂部寬度，Wb2為第二閘電極之底部部分的第二底部寬度，且Wt2為第二閘電極之頂部部分的第二頂部寬度。
根據一些實施例，用於製造半導體裝置之方法包括在基板上形成虛設層。虛設層在基板之核心區域上的部分經圖案化以形成第一虛設閘電極。第一虛設閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第一頂部寬度，且底部部分具有第一底部寬度。虛設層在基板之輸入/輸出區域上的另一部分經圖案化以形成第二虛設閘電極。第二虛設閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第二頂部寬度，底部部分具有第二底部寬度，且第一虛設閘電極及第二虛設閘電極實質上滿足： (Wb1-Wt1)>(Wb2-Wt2)，其中Wb1為第一虛設閘電極之底部部分的第一底部寬度，Wt1為第一虛設閘電極之頂部部分的第一頂部寬度，Wb2為虛設第二閘電極之底部部分的第二底部寬度，且Wt2為第二虛設閘電極之頂部部分的第二頂部寬度。
10‧‧‧核心裝置
20‧‧‧輸入/輸出裝置
102‧‧‧核心區域
104‧‧‧輸入/輸出區域
110‧‧‧基板
112‧‧‧半導體鰭
112e‧‧‧嵌入部分
112p‧‧‧突出部分
112r‧‧‧凹槽
114‧‧‧半導體鰭
114e‧‧‧嵌入部分
114p‧‧‧突出部分
114r‧‧‧凹槽
120‧‧‧層間介電質
122‧‧‧閘極介電質
124‧‧‧閘極介電質
130‧‧‧虛設層
132‧‧‧虛設閘電極
132b‧‧‧底表面
132s‧‧‧側壁
133b‧‧‧底部部分
133t‧‧‧頂部部分
134‧‧‧虛設閘電極
134b‧‧‧底表面
134s‧‧‧側壁
135b‧‧‧底部部分
135t‧‧‧頂部部分
142‧‧‧閘極間隔物
144‧‧‧閘極間隔物
152‧‧‧磊晶結構
154‧‧‧磊晶結構
160‧‧‧介電層
162‧‧‧開口
164‧‧‧開口
166‧‧‧溝槽
168‧‧‧溝槽
172‧‧‧閘電極
172b‧‧‧底表面
172s‧‧‧側壁
173b‧‧‧底部部分
173t‧‧‧頂部部分
174‧‧‧閘電極
174b‧‧‧底表面
174s‧‧‧側壁
175b‧‧‧底部部分
175t‧‧‧頂部部分
182‧‧‧觸點
184‧‧‧觸點
212‧‧‧遮罩
214‧‧‧遮罩
216‧‧‧遮罩
218‧‧‧遮罩
Wb1‧‧‧寬度
Wb1’‧‧‧寬度
Wb2‧‧‧寬度
Wb2’‧‧‧寬度
Wt1‧‧‧寬度
Wt1’‧‧‧寬度
Wt2‧‧‧寬度
Wt2’‧‧‧寬度
θ1‧‧‧內角
θ2‧‧‧內角
θ3‧‧‧內角
θ4‧‧‧內角
與隨附圖式一起閱讀時自以下詳細描述最好地理解本揭示案之態樣。應注意，根據工業中的標準實務，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增加或減少各種特徵之尺寸。
第1A圖至第1K圖為根據本揭示案之一些實施例，用於製造半導體裝置之方法在各製造階段的橫截面圖。
第2A圖及第2B圖為根據本揭示案之一些實施例，處於第1C圖之製造階段的半導體裝置之橫截面圖。
第3A圖及第3B圖為根據本揭示案之一些實施例，處於第1J圖之製造階段的半導體裝置之橫截面圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。下文描述組件及佈置之特定實例，以簡化本揭示案。當然此等內容僅為實例且不意欲限制。舉例而言，在隨後的描述中第一特徵形成於第二特徵上方或形成於第二特徵上可包括第一特徵及第二特徵直接接觸形成的 實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示案可重複各種實例中的元件符號及/或字母。此重複係出於簡單及清楚之目的且本質上並不規定所論述的各種實施例及/或配置之間的關係。
此外，為便於描述，本文可使用諸如「在下面」、「在下方」、「下部」、「在上方」、「上部」及類似術語之空間相對術語，以描述諸圖中所圖示的一個元件或一個特徵與另外一或多個元件或一或多個特徵的關係。除諸圖中所示方位之外，空間相對術語意欲涵蓋使用中或操作中元件之不同方位。設備可以另外方式定向(旋轉90度或處於其他方位)，且可同樣對本文所使用的空間相對描述詞相應地進行闡釋。
可根據本申請案之一或多個實施例改良的裝置之實例為半導體裝置。此裝置例如為鰭式場效電晶體(Fin field effect transistor；FinFET)裝置。以下揭示內容將繼續描述鰭式場效電晶體實例，以說明本申請案之各種實施例。然而，應理解，應用不應限於特定類型之裝置。
第1A圖至第1K圖為根據本揭示案之一些實施例，用於製造半導體裝置之方法在各製造階段的橫截面圖。參閱第1A圖。提供基板110。基板110具有至少一核心(core)區域102及至少一輸入/輸出(I/O)區域104。舉例而言，在第1A圖中，基板110具有一個核心區域102及一個輸入/輸出區域104。在一些實施例中，基板110包括矽。或者，基板110可包括鍺、矽鍺、砷化鎵或其他適當的半導體材料。亦或者，基板 110可包括磊晶層。舉例而言，基板110可具有覆蓋體半導體之磊晶層。此外，基板110可經應變以增強效能。舉例而言，磊晶層可包括不同於塊體半導體之半導體材料的半導體材料，諸如，覆蓋塊體矽之矽鍺層或覆蓋塊體矽鍺之矽層。此經應變基板可藉由選擇性磊晶成長(selective epitaxial growth；SEG)來形成。此外，基板110可包括絕緣體上半導體(semiconductor-on-insulator；SOI)結構。亦或者，基板110可包括埋入式介電層，諸如，埋入式氧化物(buried oxide；BOX)層，諸如，藉由佈植氧分離(separation by implantation of oxygen；SIMOX)技術、晶圓接合、選擇性磊晶成長或其他適當方法形成的埋入式介電層。
形成至少一半導體鰭112及至少一半導體鰭114在基板110上。半導體鰭112在基板110之核心區域102上形成，且半導體鰭114在基板110之輸入/輸出區域104上形成。在一些實施例中，半導體鰭112及半導體鰭114包括矽。半導體鰭112及半導體鰭114可例如藉由使用光微影技術圖案化及蝕刻基板110來形成。在一些實施例中，光阻劑材料層(未圖示)依序地沉積在基板110上方。根據所欲之圖案(在此情形下為半導體鰭112及半導體鰭114)照射(曝光)光阻劑材料層，且顯影光阻劑材料層以移除光阻劑材料之部分。餘留光阻劑材料保護下層材料以避免受後續處理步驟之影響(如：蝕刻)。應注意，氧化物遮罩或氮化矽遮罩等其他遮罩亦可用於蝕刻製程中。
形成層間介電質120以覆蓋半導體鰭112及半導體鰭114及基板110。層間介電質120可藉由熱氧化、化學氣相沉積、濺射或此技術中已知且使用的用於形成閘極介電質的其他方法來形成。依據介電層之形成技術，層間介電質120在半導體鰭112及半導體鰭114頂部上的厚度可不同於層間介電質120在半導體鰭112及半導體鰭114之側壁(未圖示)上的厚度。層間介電質120可包括例如高介電常數(high k)材料，諸如，金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯，或上述各者的組合。一些實施例可包括氧化鉿(HfO2)、矽氧化鉿(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鍶鈦(SrTiO3、STO)、氧化鋇鈦(BaTiO3、BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化物(SiON)，及上述各者的組合。層間介電質120可具有多層結構，諸如，一個氧化矽層(例如，界面層)及另一高介電常數材料層。可使用化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、熱氧化、臭氧氧化、其他適合製程或上述各者的組合來形成層間介電質120。
形成虛設層130在層間介電質120上。可藉由化學氣相沉積(chemical vapor deposition；CVD)、藉由濺射沉積或藉由此技術中用於沉積導電材料的其他習知技術來沉積虛設層130。虛設層130可包括多晶矽或多晶矽鍺。此外，虛設層130可為均勻摻雜或非均勻摻雜的多晶矽。
參閱第1B圖。在虛設層130上形成圖案化遮罩層。圖案化遮罩層包括遮罩212及遮罩214。遮罩212界定設置於半導體鰭112上的閘電極之輪廓，且遮罩214覆蓋設置於基板110之輸入/輸出區域104上的虛設層130。
參閱第1C圖。第1B圖之設置於基板110之核心區域102上的虛設層130隨後藉由使用遮罩212(參見第1B圖)來圖案化以形成虛設閘電極132。虛設層130可藉由蝕刻製程，諸如，乾式電漿蝕刻製程或濕式蝕刻製程來圖案化。可調整圖案化(或蝕刻)製作方法之至少一參數，諸如，蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源、射頻(RF)偏壓、蝕刻劑流動速率。
在圖案化製程之後，隨後可移除第1B圖之遮罩212及遮罩214。層間介電質120設置於基板110之核心區域102上且未由虛設閘電極132覆蓋的部分可或可不在蝕刻製程期間移除。在一些層間介電質120餘留在半導體鰭112上未由虛設閘電極132覆蓋的情形下，層間介電質120可隨後藉由乾式蝕刻或濕式蝕刻移除以形成閘極介電質122。
在第1C圖中，虛設閘電極132具有基腳輪廓。更詳細地，虛設閘電極132具有底表面132b及至少一側壁132s。 底表面132b及側壁132s相交以形成內角θ1。內角θ1為虛設閘電極132內部的角度。在第1C圖中，內角θ1為銳角。亦即，內角θ1小於90度。從另一觀點描述，虛設閘電極132包括頂部部分133t及設置在頂部部分133t與基板110之間的底部部分133b。頂部部分133t具有寬度Wt1，且底部部分133b具有寬度Wb1。底部部分133b之寬度Wb1大於頂部部分133t之寬度Wt1。
然而，虛設閘電極132之輪廓不在此方面受限。第2A圖及第2B圖為根據本揭示案之一些實施例，處於第1C圖之階段的半導體裝置之橫截面圖。在第2A圖中，內角θ1實質上為直角。亦即，內角θ1實質上為90度。此外，底部部分133b之寬度Wb1實質上與頂部部分133t之寬度Wt1相同。可應用本文所使用的術語「實質上」來修飾可容許地變化而不導致其相關的基本功能改變的任何定量表示。在第2B圖中，內角θ1為鈍角。亦即，內角θ1大於90度。此外，底部部分133b之寬度Wb1比頂部部分133t之寬度Wt1窄。因此，第2B圖中的虛設閘電極132具有凹口輪廓。
虛設閘電極132之輪廓可藉由圖案化製作方法來調整。亦即，圖案化(或蝕刻)設定影響輪廓。因此，藉由調整圖案化條件，諸如，蝕刻時間、蝕刻劑類型等，可調整虛設閘電極132之輪廓。
參閱第1D圖。另一圖案化遮罩層在餘留虛設層130及虛設閘電極132上形成。圖案化遮罩層包括遮罩216及遮 罩218。遮罩216界定設置於半導體鰭114上的閘電極之輪廓，且遮罩218覆蓋基板110之核心區域102。
參閱第1E圖。第1D圖之設置於基板110之輸入/輸出區域104上的餘留虛設層130隨後藉由使用遮罩216(參見第1D圖)來圖案化以形成虛設閘電極134。餘留虛設層130可藉由蝕刻製程，諸如，乾式電漿蝕刻製程或濕式蝕刻製程來圖案化。可調整圖案化(或蝕刻)製作方法之至少一參數，諸如，蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源、射頻(RF)偏壓、蝕刻劑流動速率。
在圖案化製程之後，隨後可移除第1D圖之遮罩216及遮罩218。層間介電質120未由虛設閘電極134覆蓋之部分可或可不在蝕刻製程期間移除。在一些層間介電質120餘留在半導體鰭114上未由虛設閘電極134覆蓋的情形下，層間介電質120可隨後藉由乾式蝕刻或濕式蝕刻移除以形成閘極介電質124。
在第1E圖中，虛設閘電極134具有底表面134b及至少一側壁134s。底表面134b及側壁134s相交以形成內角θ2。內角θ2為虛設閘電極134內部的角度。在第1E圖中，內角θ2實質上為直角。亦即，內角θ2實質上為90度。從另一觀點描述，虛設閘電極134包括頂部部分135t及設置在頂部部分135t與基板110之間的底部部分135b。頂部部分135t具有寬度Wt2，且底部部分135b具有寬度Wb2。底部部分135b之寬度Wb2實質上與頂部部分135t之寬度Wt2相同。
然而，虛設閘電極134之輪廓不在此方面受限。參閱第2A圖及第2B圖。在第2A圖及第2B圖中，內角θ2為鈍角。亦即，內角θ2大於90度。此外，底部部分135b之寬度Wb2比頂部部分135t之寬度Wt2窄。因此，第2A圖及第2B圖中的虛設閘電極134具有凹口輪廓。
虛設閘電極134之輪廓可由圖案化條件來調整。亦即，圖案化(或蝕刻)設定影響輪廓。因此，藉由調整圖案化條件，諸如，蝕刻時間、蝕刻劑類型等，可調整虛設閘電極134之輪廓。
在第1E圖、第2A圖及第2B圖中，內角θ1大於內角θ2。此外，寬度Wb1、寬度Wb2、寬度Wt1及寬度Wt2滿足關係：(Wb1-Wt1)>(Wb2-Wt2)。舉例而言，(Wb1-Wt1)-(Wb2-Wt2)之值處於約1埃至約100nm的範圍內。此外，虛設閘電極134之寬度Wt2大於虛設閘電極132之寬度Wt1。
參閱第1F圖。一對閘極間隔物142在基板110上且沿著虛設閘電極132形成，且一對閘極間隔物144在基板110上且沿著虛設閘電極134形成。在一些實施例中，閘極間隔物142及閘極間隔物144可包括氧化矽、氮化矽、氧氮化矽或其他適合材料。閘極間隔物142及閘極間隔物144可包括單層結構或多層結構。為形成閘極間隔物142及閘極間隔物144，可在基板110上藉由化學氣相沉積、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)或其他適合技術形成毯覆層。隨後，對毯覆層執行各向 異性蝕刻，以分別在虛設閘電極132及虛設閘電極134之兩側上形成閘極間隔物142及閘極間隔物144。在一些實施例中，閘極間隔物142及閘極間隔物144用以偏移隨後形成的經摻雜區域，諸如，源極/汲極區域。閘極間隔物142及閘極間隔物144可進一步用於設計或修改源極/汲極區域(接合面)輪廓。
參閱第1G圖。半導體鰭112及半導體鰭114之藉由虛設閘電極132及虛設閘電極134與閘極間隔物142及閘極間隔物144兩者曝露的部分經移除(開槽)以在基板110中形成凹槽112r及凹槽114r。可移除任何適合量之材料。餘留的半導體鰭112具有嵌入部分112e及突出部分112p，且餘留的半導體鰭114具有嵌入部分114e及突出部分114p。嵌入部分112e及嵌入部分114e嵌入基板110中，且嵌入部分112e及嵌入部分114e之部分經由凹槽112r及凹槽114r曝露。突出部分112p及突出部分114p分別設置在虛設閘電極132及虛設閘電極134下方。
移除半導體鰭112及半導體鰭114之部分可包括：在第1F圖之結構上方形成光阻劑層或覆蓋層(諸如，氧化物覆蓋層)；圖案化光阻劑層或覆蓋層以具有曝露半導體鰭112及半導體鰭114之部分的開口；以及回蝕來自半導體鰭112及半導體鰭114的材料。在一些實施例中，可使用乾式蝕刻製程蝕刻半導體鰭112及半導體鰭114。或者，蝕刻製程為濕式蝕刻製程或組合乾式及濕式蝕刻製程。移除可包括微影術製程以促進蝕刻製程。微影術製程可包括光阻劑塗覆(例如，旋塗)、軟烘焙、遮罩對準、曝光、曝光後烘焙、顯影光阻劑、清洗、 乾燥(例如，硬烘焙)、其他適合製程，或上述各者的組合。或者，藉由其他方法實施或替換微影術製程，諸如，無遮罩光微影術、電子束刻寫及離子束刻寫。在又一些其他實施例，微影術製程可實施奈米壓模技術。在一些實施例中，可執行預清洗製程來用氫氟酸(HF)或其他適合溶液清洗凹槽112r及凹槽114r。
參閱第1H圖。複數個磊晶結構152及磊晶結構154分別在凹槽112r及凹槽114r中以及半導體鰭112及半導體鰭114之嵌入部分112e及嵌入部分114e上形成。可使用一或多個磊晶法或磊晶(epi)製程形成磊晶結構152及磊晶結構154，以使得矽(Si)特徵、矽鍺(SiGe)特徵及/或其他適合特徵可在半導體鰭112及半導體鰭114之嵌入部分112e及嵌入部分114e上以結晶態形成。在一些實施例中，磊晶結構152及磊晶結構154之晶格常數不同於半導體鰭112及半導體鰭114之晶格常數，且磊晶結構152及磊晶結構154經受應變或經受應力以實現半導體裝置之載子移動率及增強裝置效能。磊晶法製程包括化學氣相沉積技術(例如，氣相磊晶法(vapor-phase epitaxy；VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶法及/或其他適合製程。磊晶法製程可使用與半導體鰭112及半導體鰭114之嵌入部分112e及114e的成分(例如，矽)相互作用的氣態及/或液態前驅物。因此，可實現經應變通道，以增加載子移動率及增強裝置效能。磊晶結構152及磊晶結構154可為原位摻雜的。摻雜物種包括p型摻雜劑，諸如，硼或二氟化硼(BF2)；n型摻雜劑，諸 如，磷或砷；及/或包括上述各者的組合的其他適合摻雜劑。若磊晶結構152及磊晶結構154不是原位摻雜的，則執行第二佈植製程(亦即，接合面佈植製程)以摻雜磊晶結構152及磊晶結構154。可執行一或多個退火製程以活化磊晶結構152及磊晶結構154。退火製程包括快速熱退火(rapid thermal annealing；RTA)及/或雷射退火製程。
隨後，介電層160在閘極間隔物142及閘極間隔物144之外側處以及基板110上形成。介電層160包括氧化矽、氮氧化物或其他適合材料。介電層160包括單層或多層。介電層160藉由諸如化學氣相沉積或原子層沉積之適合技術形成。可應用化學機械平坦化(chemical mechanical planarization；CMP)製程來移除過量的介電層160及曝露虛設閘電極132及虛設閘電極134之頂表面給後續虛設閘極移除製程。
參閱第1I圖，虛設閘電極132及虛設閘電極134(參見第1H圖)經移除以形成開口162及開口164，其中閘極間隔物142作為開口162之側壁，閘極間隔物144作為開口164之側壁。在一些其他實施例中，亦移除閘極介電質122及閘極介電質124。或者，在一些實施例中，移除虛設閘電極132及虛設閘電極134，而保持閘極介電質122及閘極介電質124。虛設閘電極132及虛設閘電極134(及閘極介電質122及閘極介電質124)可藉由乾式蝕刻、濕式蝕刻或乾式蝕刻及濕式蝕刻之組合來移除。舉例而言，濕式蝕刻製程可包括曝露於含有氫氧化物的溶液(例如，氫氧化銨)、去離子水及/或其他適合的蝕刻劑溶液。
參閱第1J圖。金屬閘電極172及金屬閘電極174分別在開口162及開口164中形成。閘電極172及閘電極174藉由沉積鋁或諸如銅、鎢或鈦之其他導電金屬形成。在一些實施例中，沉積開口162及開口164中之一者包括在沉積金屬填充層之前沉積功函數層。
在第1J圖中，金屬閘電極172具有基腳輪廓。更詳細而言，金屬閘電極172具有底表面172b及至少一側壁172s。底表面172b及側壁172s相交以形成內角θ3。內角θ3為金屬閘電極172內部的角度。在第1J圖中，內角θ3為銳角。亦即，內角θ3小於90度。從另一觀點描述，金屬閘電極172包括頂部部分173t及設置在頂部部分173t與基板110之間的底部部分173b。頂部部分173t具有寬度Wt1’，且底部部分173b具有寬度Wb1’。底部部分173b之寬度Wb1’大於頂部部分173t之寬度Wt1’。
然而，金屬閘電極172之輪廓不在此方面受限。第3A圖及第3B圖為根據本揭示案之一些實施例，處於第1J圖之階段的半導體裝置之橫截面圖。在第3A圖中，內角θ3實質上為直角。亦即，內角θ3實質上為90度。此外，底部部分173b之寬度Wb1’實質上與頂部部分173t之寬度Wt1’相同。可應用本文所使用的術語「實質上」來修飾可容許地變化而不導致其相關的基本功能改變的任何定量表示。在第3B圖中，內角θ3為鈍角。亦即，內角θ3大於90度。此外，底部部分173b之寬度Wb1’比頂部部分173t之寬度Wt1’窄。因此，第3B圖中的金屬閘電極172具有凹口輪廓。
此外，在第1J圖中，金屬閘電極174具有底表面174b及至少一側壁174s。底表面174b及側壁174s相交以形成內角θ4。內角θ4為金屬閘電極174內部的角度。在第1J圖中，內角θ4實質上為直角。亦即，內角θ4實質上為90度。從另一觀點描述，金屬閘電極174包括頂部部分175t及設置在頂部部分175t與基板110之間的底部部分175b。頂部部分175t具有寬度Wt2’，且底部部分175b具有寬度Wb2’。底部部分175b之寬度Wb2’實質上與頂部部分175t之寬度Wt2’相同。
然而，金屬閘電極174之輪廓不在此方面受限。參閱第3A圖及第3B圖。在第3A圖及第3B圖中，內角θ4為鈍角。亦即，內角θ4大於90度。此外，底部部分175b之寬度Wb2’比頂部部分175t之寬度Wt2’窄。因此，第3A圖及第3B圖中的金屬閘電極174具有凹口輪廓。於其他實施例中，內角θ4亦可為銳角，而底部部分之寬度Wb2’比頂部部分175t之寬度Wt2’寬。
在第1J圖中，半導體鰭112、磊晶結構152及金屬閘電極172(或第1E圖之虛設閘電極132)形成核心裝置10，且半導體鰭114、磊晶結構154及金屬閘電極174(或第1E圖之虛設閘電極134)形成輸入/輸出裝置20。在第1J圖中，核心裝置10及輸入/輸出裝置20兩者皆為鰭式場效電晶體。
參閱第1K圖。溝槽166及溝槽168在介電層160中形成。溝槽166曝露磊晶結構152，且溝槽168曝露磊晶結構154。諸如鎢之金屬隨後沉積至溝槽166及溝槽168中降至磊晶結構152及磊晶結構154，以形成源極及汲極觸點182及184。 當形成時，源極及汲極觸點182及184以導電方式耦接至磊晶結構152及磊晶結構154。
根據前文提及的實施例，核心裝置的閘電極(亦即，金屬閘電極或虛設閘電極)之內角可經調整為銳角、實質上直角或鈍角。又，輸入/輸出裝置的閘電極(亦即，金屬閘電極或虛設閘電極)之內角可經調整為實質上直角或鈍角。此外，輸入/輸出裝置的金屬閘電極(或虛設閘電極)之內角大於核心裝置的金屬閘電極(或虛設閘電極)之內角。因此，可改良核心裝置及輸入/輸出裝置之寄生電容。此外，核心裝置及輸入/輸出裝置之閘電極的輪廓可經調整以滿足核心裝置及輸入/輸出裝置兩者的電氣性質(諸如，崩潰電壓)。
根據一些實施例，半導體裝置包括基板、核心裝置及輸入/輸出(I/O)裝置。核心裝置設置在基板上。核心裝置包括第一閘電極，第一閘電極具有底表面及至少一側壁。第一閘電極之底表面及第一閘電極之側壁相交以形成第一內角。輸入/輸出裝置設置在基板上。輸入/輸出裝置包括第二閘電極，第二閘電極具有底表面及至少一側壁。第二閘電極之底表面及第二閘電極之側壁相交以形成大於第一閘電極之第一內角的第二內角。
根據一些實施例，半導體裝置包括基板、核心裝置及輸入/輸出(I/O)裝置。核心裝置包括第一閘電極。第一閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第一頂部寬度，且底部部分具有第一底部寬度。輸入/輸出裝置設置在基板上。輸入/輸出裝置包括第二閘 電極。第二閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第二頂部寬度，且底部部分具有第二底部寬度。第一閘電極及第二閘電極實質上滿足：(Wb1-Wt1)>(Wb2-Wt2)，其中Wb1為第一閘電極之底部部分的第一底部寬度，Wt1為第一閘電極之頂部部分的第一頂部寬度，Wb2為第二閘電極之底部部分的第二底部寬度，且Wt2為第二閘電極之頂部部分的第二頂部寬度。
根據一些實施例，用於製造半導體裝置之方法包括在基板上形成虛設層。虛設層在基板之核心區域上的部分經圖案化以形成第一虛設閘電極。第一虛設閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第一頂部寬度，且底部部分具有第一底部寬度。虛設層在基板之輸入/輸出區域上的另一部分經圖案化以形成第二虛設閘電極。第二虛設閘電極包括頂部部分及設置在此頂部部分與基板之間的底部部分。頂部部分具有第二頂部寬度，底部部分具有第二底部寬度，且第一虛設閘電極及第二虛設閘電極實質上滿足：(Wb1-Wt1)>(Wb2-Wt2)，其中Wb1為第一虛設閘電極之底部部分的第一底部寬度，Wt1為第一虛設閘電極之頂部部分的第一頂部寬度，Wb2為虛設第二閘電極之底部部分的第二底部寬度，且Wt2為第二虛設閘電極之頂部部分的第二頂部寬度。
上文概括若干實施例之特徵，以便熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可 容易地將本揭示案用作設計或修改用於執行與本文介紹的實施例相同的目的及/或達成相同的優點之其他製程及結構的基礎。熟習此項技術者亦應意識到，此等等效結構並不脫離本揭示案之精神及範疇，且熟習此項技術者可在不脫離本揭示案之精神及範疇的情形下對本文進行各種改變、替代及變更。
10‧‧‧核心裝置
20‧‧‧輸入/輸出裝置
102‧‧‧核心區域
104‧‧‧輸入/輸出區域
110‧‧‧基板
112‧‧‧半導體鰭
112e‧‧‧嵌入部分
112p‧‧‧突出部分
114‧‧‧半導體鰭
114e‧‧‧嵌入部分
114p‧‧‧突出部分
122‧‧‧閘極介電質
124‧‧‧閘極介電質
142‧‧‧閘極間隔物
144‧‧‧閘極間隔物
152‧‧‧磊晶結構
154‧‧‧磊晶結構
160‧‧‧介電層
162‧‧‧開口
164‧‧‧開口
172‧‧‧閘電極
172b‧‧‧底表面
172s‧‧‧側壁
173b‧‧‧底部部分
173t‧‧‧頂部部分
174‧‧‧閘電極
174b‧‧‧底表面
174s‧‧‧側壁
175b‧‧‧底部部分
175t‧‧‧頂部部分
Wb1’‧‧‧寬度
Wb2’‧‧‧寬度
Wt1’‧‧‧寬度
Wt2’‧‧‧寬度
θ3‧‧‧內角
θ4‧‧‧內角

Claims (20)

  1. 一種半導體裝置，包含：一基板；一核心裝置，設置在該基板上，其中該核心裝置包含具有一底表面及至少一側壁的一第一閘電極，且該第一閘電極之該底表面及該第一閘電極之該側壁相交以形成一第一內角；以及一輸入/輸出(I/O)裝置，設置在該基板上，其中該輸入/輸出裝置包含具有一底表面及至少一側壁的一第二閘電極，該第二閘電極之該底表面及該第二閘電極之該側壁相交以形成大於該第一閘電極的該第一內角的一第二內角。
  2. 如請求項1所述之半導體裝置，其中該第一閘電極之該第一內角為一銳角。
  3. 如請求項1所述之半導體裝置，其中該第一閘電極之該第一內角實質上為一直角。
  4. 如請求項1所述之半導體裝置，其中該第一閘電極之該第一內角為一鈍角。
  5. 如請求項1所述之半導體裝置，其中該第二閘電極之該第二內角為一銳角。
  6. 如請求項1所述之半導體裝置，其中該第二閘電極之該第二內角實質上為一直角。
  7. 如請求項1所述之半導體裝置，其中該核心裝置更包含一半導體鰭，設置在該第一閘電極與該基板之間
  8. 如請求項1所述之半導體裝置，其中該輸入/輸出裝置更包含：一半導體鰭，設置在該第一閘電極與該基板之間。
  9. 一種半導體裝置，包含：一基板；一核心裝置，設置在該基板上，其中該核心裝置包含一第一閘電極，該第一閘電極包含一頂部部分及設置在該頂部部分與該基板之間的一底部部分，該頂部部分具有一第一頂部寬度，且該底部部分具有一第一底部寬度；以及一輸入/輸出(I/O)裝置，設置在該基板上，其中該輸入/輸出裝置包含一第二閘電極，該第二閘電極包含一頂部部分及設置在該頂部部分與該基板之間的一底部部分，該頂部部分具有一第二頂部寬度，該底部部分具有一第二底部寬度，且該第一閘電極及該第二閘電極實質上滿足：(Wb1-Wt1)>(Wb2-Wt2)，其中Wb1為該第一閘電極之該底部部分的該第一底部寬度，Wt1為該第一閘電極之該頂部部分的該第一頂部寬度，Wb2為該第二閘電極之該底部部 分的該第二底部寬度，且Wt2為該第二閘電極之該頂部部分的該第二頂部寬度。
  10. 如請求項9所述之半導體裝置，其中該第一閘電極之該底部部分的該第一底部寬度實質上等於該第一閘電極之該頂部部分的該第一頂部寬度。
  11. 如請求項9所述之半導體裝置，其中該第一閘電極之該底部部分的該第一底部寬度小於該第一閘電極之該頂部部分的該第一頂部寬度。
  12. 如請求項9所述之半導體裝置，其中該第一閘電極之該底部部分的該第一底部寬度大於該第一閘電極之該頂部部分的該第一頂部寬度。
  13. 如請求項9所述之半導體裝置，其中該第二閘電極之該底部部分的該第二底部寬度實質上等於該第二閘電極之該頂部部分的該第二頂部寬度。
  14. 如請求項9所述之半導體裝置，其中該第二閘電極之該底部部分的該第二底部寬度小於該第二閘電極之該頂部部分的該第二頂部寬度。
  15. 如請求項9所述之半導體裝置，其中該第一閘電極之該頂部部分的該第一頂部寬度小於該第二閘電極之該頂部部分的該第二頂部寬度。
  16. 一種用於製造一半導體裝置之方法，該方法包含：在一基板上形成一虛設層；圖案化該虛設層在該基板之一核心區域上的一部分以形成一第一虛設閘電極，其中該第一虛設閘電極包含一頂部部分及設置在該頂部部分與該基板之間的一底部部分，該頂部部分具有一第一頂部寬度，且該底部部分具有一第一底部寬度；以及圖案化該虛設層在該基板之一輸入/輸出區域上的另一部分以形成一第二虛設閘電極，其中該第二虛設閘電極包含一頂部部分及設置在該頂部部分與該基板之間的一底部部分，該頂部部分具有一第二頂部寬度，該底部部分具有一第二底部寬度，且該第一虛設閘電極及該第二虛設閘電極實質上滿足：(Wb1-Wt1)>(Wb2-Wt2)，其中Wb1為該第一虛設閘電極之該底部部分的該第一底部寬度，Wt1為該第一虛設閘電極之該頂部部分的該第一頂部寬度，Wb2為該虛設第二閘電極之該底部部分的該第二底部寬度，且Wt2為該第二虛設閘電極之該頂部部分的該第二頂部寬度。
  17. 如請求項16所述之方法，更包含： 在該第一虛設閘電極之複數個該等側壁上形成複數個第一間隔物。
  18. 如請求項17所述之方法，更包含：移除該第一虛設閘電極，以在該等第一間隔物之間形成一第一開口；以及在該第一開口中形成一金屬閘電極。
  19. 如請求項16所述之方法，更包含：在該第二虛設閘電極之複數個該等側壁上形成複數個第二間隔物。
  20. 如請求項19所述之方法，更包含：移除該第二虛設閘電極，以在該等第二間隔物之間形成一第二開口；以及在該第二開口中形成一金屬閘電極。
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