JPS589518B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置、特に電界効果型トランジス
タを用いた半導体メモリ装置に関するものである。

近年半導体メモリに於いて電源を切っても書き込まれた
情報が消滅しないという不揮発性が強《要求され、この
要求を満たすべく様々な物理現象を利用したメモリ素子
が開発されている。

このうちＭＩＯＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ一
Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型と呼ばれ
るものは第１図の様な構造である。

すなわちＮ型基板１上に熱拡散やイオン注入法等の手段
で形成されたｐ十（ソース２、ドレイン３）領域を形成
し、これらソース・ドレイン領域にまたがるようにゲー
ト絶縁膜として２重層（４，５）が設けられたものであ
る。

これらゲート絶縁２重層膜としては通？層４にＳｉＯ２
膜、層５にＳｉ３Ｎ４膜等が使用され、例えばＳｉ０２
膜は２０〜７０人、Ｓｉ３Ｎ４膜は５００〜７００λ程
度に生成される。

６，７はソース、ドレイン電極、８はゲート電極である
。

このような２層の絶縁膜ではその両絶縁膜の界面、又は
その近傍に電荷をトラップする準位が作られることが知
られている。

この型のメモリではそのトラップ準位への電子の注入、
放出によってこの電界効果トランジスタのしきい値電圧
を変化させ、それぞれの状態を”Ｉ”、”０”に対応さ
せることによってメモリとしている。

電荷の注入、放出は、ゲート８に高電圧を印加すること
により酸化膜（ＳｉＯ）の厚みが３０人程度以下なら直
接トンネル現象、３０λ程度以上ならファウラーノルト
ハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネル
現象によるとされている。

通常トラップ準位にトンネリングにより注入された電荷
は再度トンネリングによって放出しない限りこ〜に長く
保持されており、不揮発性メモリとしての使用が可能な
わけである。

こ〜では本発明の説明を容易にするためこのメモリ素子
の動作、及びメモリ装置としての構成法を詳しく述べる
。

さてこのトランジスタをメモリとして使用する時は主に
次の４つの動作に分けられる。

（１）書き込み これは第２−ａ図のように電圧を印加した時の動作であ
る。

すなわち、ゲート８に負の大キな電圧（例えば−３０Ｖ
）を印加し、基板１を接地した状態ではシリコン表面に
はチャネルが形成され、ソース２、ドレイン３間は導通
状態となる。

この時ＳｉＯ２ 膜４を横切る電界はソース２からドレ
イン３に移るに従って小さ《なるが、ソース２に近い箇
所ではトンネル現象を生じる。

結果として両絶縁膜４，５の界面又はその近傍のトラッ
プ準位にある電子が基板にトンネル現象によって放電し
結果的にトラップ準位には正電荷が入り、この結果シリ
コン表面に電子の蓄積がおこり、しきい値電圧が負方向
にシフトする。

これが、”Ｉ”が書き込まれた状態である。

（２）消去 これは第２−ｂ図の様に電圧を印加した時の動作である
。

すなわち基板１にゲート電圧に対して負の大きな電圧を
印加すると今度はＳｉ基板中の電子がＳｉ０２膜４なト
ンネル現象により通過し、前述のトラップ準位に注入さ
れ、結果としてＳｉ基板チャネル領域に反転層を作り、
このトランジスタのしきい値電圧はＯｖ近傍又はデプレ
ツション型となる。

（３）書き込み阻止 これは第２−ｃ図のように書き込みモードでソース電極
６を浮かせた時の動作である。

この？は書き込みの時と同じくチャネルは形成されるが
、ソースが開放のためゲート８と基板間の電位差がこの
トランジスタのしきい値電圧以上にならずトンネル現象
は生じないため書き込みは禁止される。

（４）読み出し これは第２−ｄ図のように書き込みで得られたしきい値
電圧と消去で得られたしきい値電圧の中間値のゲート電
圧を印加し、ソースで電流か、電圧をセンスするもので
ある。

以上４つの動作を考慮すると第３図のように例えば４つ
のトランジスタＭｌ１，Ｍ１２，Ｍ２１，Ｍ２をマトリ
ックス状に並べたメモリ装置において、トランジスタＭ
１１，Ｍ１２のゲートに接続された？１を−３０Ｖ、ト
ランジスタＭ２１，Ｍ２２のゲートに接続されたＸ２を
Ｏｖ、トランジスタＭ１１，Ｍ２１のソースに接続され
た￥１ を浮かせ、トランジスタＭ１，Ｍ２のソースに
接続させたＹ２を０■とし、基板をアースすると、トラ
ンジスタＭ１のみに書き込みが行われることがわかる。

逆にトランジスタＭ１のみに書き込みを行ないたい時は
、デコーダ回路等の周辺回路をつけて第３図のように電
圧印加が行われるようにすればよい。

このようにデコーダ回路のアドレス入力を適当に選ぶこ
とにより任意のメモリ素子への書き込みが可能となる。

消去については基板に対して正の電圧をゲート？印加す
ればよい。

今第３図でＸ１，Ｘ２を接地電位にし、基板に負電圧を
印加すると前述の消去動作で説明したようにメモリの全
情報は消える。

又例えばＸ１を−３０ｖ，Ｘ２を接地電位にするとトラ
ンジスタＭ２、，Ｍ２の情報は消されるが、トランジス
タＭ１、，Ｍ１２の情報は保持される。

ところで第３図のようなメモリ装置の大きな欠点は次の
２点である。

１つは消去時にはメモリ素子のゲートに基板に対して正
の電圧を印加せねばならないことである。

このことは、アドレスのデコーダ部分で、Ｐ＋の拡散領
域にＮ基板に対して順方向電流を流すことになり、事実
上フルデコード化されたメモリ装置をつくることが不可
能になる。

この欠点を捕うためいろいろな分離技術が開発されてい
る。

これはデコーダ部分とメモリ素子部分を電気的に分離す
るもので、例えば第４図に示すようにＰチャンネルのメ
モリ装置を作るのにＰ型半導体基板４１を用いその上に
Ｎ型エピタキシャル成長Ｒ１４２を作る。

しかる後このＮ型エピタキシャル層４２に分離拡散４３
を施し、デコーダ等の周辺部分、メモリ素子部分のため
に互いに電気的に分離されたアイランド領域４４，４５
をつ《る。

以後の説明文に於いて第４図の４１に相当する部分を半
導体基板、４４．４５に相当する部分をアイランドと呼
ぶ。

メモリ素子用のトランジスタ、周辺回路用のトランジス
タはこれらの別々のアイランド領域に作られ、メモリの
情報消去時にはメモリ素子が作りこまれているアイラン
ド領域４５の電圧を周辺回路部分のそれ４４より低くす
ることにより上記第一の問題を解決している。

又、第４図では消去時に例えばアイランド４５を−３０
Ｖに、アイランド４４を接地電位に、基板４１を−３０
Ｖにするか、アイランド４５と基板４１を接地電位にし
、アイランド４４を＋３０Ｖにすればよい。

半導体基板は少なくとも消去時にはこのメモリ装置で使
用するアイランドの一番低い電位にする必要がある。

第５図にこのようなアイランドを使用したメモリ装置の
一例を示す。

第５図では、２つのアイランド４４Ｘ，４４Ｙに夫々Ｘ
，Ｙのデコーダが、またアイランド４５にＭ１、〜ＭＬ
Ｎのメモリ用トランジスタが夫々作られている。

さらにもう一つの問題は第５図の様なメモリ素子をマト
リックス状に配列したメモリ装置では任意のアドレスの
情報のみを消去することが出来ないことである。

すなわち、消去時にはメモリ素子のゲートにアイランド
４５に対して正の電圧を印加するか、または基板にゲー
トに対して負の電圧を印加するため全メモリの情報若し
くは少なくともゲート同志が相互に接続されているメモ
リ素子は同時に全部情報が消えてしまい任意のアドレス
（例えば第５図ではＭ１１〜ＭＬＮのうちの１つだけ）
の情報のみを消去することは出来ない。

この発明はこの点に鑑みなされたもので不揮発性メモリ
素子を使用した半導体メモリ装置に於いて、任意のアド
レス部分の情報のみを消去することを可能ならしめるも
のであり、前述したようなメモリ素子部分の分離をマト
リックス状に形成されたメモリ素子群の行若し《は列単
位で行なうことにより上記目的を達するものである。

第６図にこの発明の実施例を示す。

第６図は第５図のメモリ素子部分のみを示したものであ
る。

この実施例では列単位に分離用アイランド４５１，４５
２ｍ…４５Ｎが形成され、同じ列のメモリ素子は同じア
イランドに作られている。

従ってゲートが共通の一行のメモリ素子は各列毎に互い
に分離される結果になる。

例えばメモリ素子Ｍ１１，Ｍ２１……ＭＬ１は同じアイ
ランド４５１に、メモリ素？Ｍ２１，Ｍ２……ＭＬ２は
アイランド４５２に、更にメモリ素子Ｍ１Ｎ，Ｍ２Ｎ…
…ＭＬＮはアイランド４５Ｎに含まれ、それぞれのアイ
ランド４５１，４５２……４５Ｎは互いに電気的に分離
されている。

勿論これらのアイランドは夫々第４図のアイランド４５
に相当するもので、Ｐ型半導体基板４１上で互いに分離
されたものである。

次にこの実施例の動作について説明する。

今、例えばアドレスＸ１，Ｙ１のメモリＭ１、のみを消
去したい時はＰ型半導体基板４１に−３０Ｖを印加し、
Ｘ１を接地電位、Ｘ２……ＸＬは−３０Ｖに、Ｙ１……
ＹＮをフローテイング状態とし、かつアイランド４５１
のみを−３０Ｖに、他のアイランド４５２―…４５Ｎを
接地電位にする。

この時メモリ素子Ｍ１１はゲートが接地電位、基板が−
３０Ｖ、になり、同一アイランド４５１中の他のメモリ
素子Ｍ２１〜ＭＬ１はゲートが−３０■基板も−３０Ｖ
になるため結局メモリ素子Ｍ１１のみが消去動作をする
。

他のアイランド４５２一…４５Ｎ、例えばアイランド４
５Ｎ中のメモリ素子、例えばメモリ素子Ｎ１Ｎ，ＭＬＭ
に注目してみると素子Ｍ，Ｎではゲートが接地電位、ア
イランド４５Ｎも接地電位で情報が保持され、素子ＭＬ
Ｎではゲートに−３０Ｖ１アイランド４５Ｎが接地電位
になるがソースＹＮがフローテイング状態であるためや
はり情報は保持される。

半導体基板４１は少なくとも消去時はアイランドの一番
低い電位と同じかそれ以下にする必要がある。

以上の説明で明らかなようにマトリックス状のメモリ素
子群に於いて各列毎に電気的分離を施し、各アイランド
に適当なる電圧を印加することにより任急の番地のみの
情報を消去することが可能となる。

なお、書き込み、読み出し動作は、半導体基板４１を接
地するか、それより低い電位にし各アイランド領域を接
地電位にしてお《ことにより可能となる。

すなわち、書き込みは、Ｘ−アドレスデコーダによって
選択されたＸ−アドレスのゲート電位のみを−３０Ｖに
しデータをＹ−アドレスデコーダで選択された列のメモ
リ素子のソースに入力することによって行なわれる。

例えば第６図で素子Ｍｌｌに書き込みたい時はＸ１を−
３０Ｖ１他のＸアドレス出力を接地電位、Ｙ−アドレス
デコーダとデータ端子により￥１のみを接地電位にして
やると、素子Ｍ１１のみに書き込みが行われ、他のメモ
リ素子への書き込みは禁止される。

読み出しはＸ１〜ＸＬに印加される電圧を−１５Ｖ近傍
の値（しきい値電圧よりは小さいが書き込みを行う程小
さくはない値）にすることによりデータ端子より出力さ
れる。

？上の説明は各アドレスに相当するビット数を１つと仮
定したが、この発明においてもこのビット数を増やすこ
とによりビット構成の異なるメモリ装置も作成出来る。

第７図はこの発明の具体的実施例を示し、これは１６ワ
ード×２ビット（−３２ビット）のメモリを含んでいる
。

この実施例において、デコーダ部分を含む周辺回路１０
０はＮ形アイランド領域４４に形成されており、メモリ
素子は４つのＮ形アイランド領域４５１，４５２，４５
３，４５４に分設されている。

アイランド領域４５１には、８個のメモリ素子Ｍ１１Ａ
，Ｂ，Ｍ２ｌＡ，Ｂ，Ｍ３１Ａ，Ｂ，Ｍ４ＡＢが、アイ
ランド領域４５２には８個のメゝり素子Ｍ１２Ａ，Ｂフ
Ｍ２２Ａ，Ｂ，Ｍ３２Ａ，Ｂ，？４２Ａ，Ｂが、アイラ
ンド領域４５３には８個のメ１り素子Ｍ１３Ａ，ＢフＭ
２３Ａ，ＢｊＭ３３Ａ，ＢラＭ４３Ａ，Ｂが、またアイ
ランド領域４５４には８個のメモリ素子Ｍ１４Ａ，Ｂｊ
Ｍ２４Ａ，ＢｊＭ３４Ａ，ＢｊＭ４４Ａ，Ｂが夫々形成
されている。

横に延びる４つのＸラインＸ１〜Ｘ４は、各メモリ素子
のゲートに接続されるもので、ラインＸ１はメモリ素子
Ｍ１１Ａ，ＢツＭ１２Ａ，ＢツＭ１３Ａ，Ｂ，Ｍ１４Ａ
，Ｂの各ゲートに、ラインＸ２はメモリ素子Ｍ２１ＡＢ
２Ｍ２２Ａ，Ｂ＞Ｍ２３Ａ，ＢラＭ２４Ａ，Ｂの各ゲー
トに、ラインＸ３はメモリ素子、Ｍ３１Ａ，Ｂ，Ｍ３２
Ａ，Ｂ，Ｍ３３Ａ，ＢツＭ３４Ａ，Ｂの各ゲートに、ま
たラインＸ３はメモリ素子Ｍ４Ａ，Ｂ，Ｍ４Ａ，Ｂ，Ｍ
４３Ａ，Ｂ，Ｍ４４Ａ，Ｂの各ゲートに夫々接続されて
いる。

縦に延びる８つのＹラインＹ１Ａ，Ｙ１Ｂ，Ｙ２Ａ，？
２Ｂ，Ｙ３ＡｔＹ３Ｂ，Ｙ４１，Ｙ４Ｂは各メモリ素子
のソースに接続されるもので、ラインＹ１Ａはメモリ素
子Ｍ１Ａ，Ｍ２１Ａ，Ｍ３１Ａ，Ｍ４ｔＡの各ソースに
、ラインＹＩＢはメモリ素子Ｍ，１Ｂ５Ｍ２１Ｂ，Ｍ３
、Ｂ，Ｍ，ＩＢの各ソースに、ラインＹ２Ａはメモリ素
子Ｍ１Ａ，Ｍ２２Ａ，Ｍ３２Ａ，Ｍ４２Ａの各ソースに
、ラインＹ２Ｂはメモリ素子Ｍ１２Ｂ，Ｍ２２Ｂ，Ｍ３
２Ｂ，Ｍ４２Ｂの各ソースに、ラインＹ３Ａはメモリ素
子Ｍ１３Ａ，Ｍ２３Ａ，Ｍ３３Ａ，Ｍ４３Ａの各ソース
に、ラインＹ３Ｂはメモリ素子Ｍ１３ＢフＭ２３ＢフＭ
３３Ｂ，Ｍ４３Ｂの各ソースに、ラインＹ４Ａはメモリ
素子Ｍ１４Ａ，Ｍ２４Ａ，Ｍ３４ＡＭ４４Ａの各ソース
に、更にラインＹ４Ｂはメモリ素子Ｍ１４ＢｔＭ２４Ｂ
，Ｍ３４Ｂ，Ｍ４４Ｂの各ソースに夫々接続されている
。

各メモリ素子のドレインは、夫々負荷トランジスタＱＬ
ｔＡνＱＬＩＢ，ＱＬ２Ａ，ＱＬ２Ｂ，ＱＬ３ＡフＱＬ
３Ｂ，ＱＬ４Ａ，ＱＬ４Ｂを介してｖＧＧ電源端子に接
続されており、これら各負荷トランジスタは周辺回路１
００として、アイランド領域４４に形成されている。

周辺回路１００には、ＸラインＸ１〜Ｘ４に接続された
ＸデコーダＸＤが含まれている。

このＸデコーダＸＤは、ラインＸ１に直列接続されたト
ランジスタＱＸ１Ａ，ＱＸ１Ｂと、ラインｘ２に直列接
続されたトランジスタＱＸ２Ａ，ＱＸ２Ｂと、ラインｘ
３に直列接続されたトランジスタＱｘｓＡ，ＱＸ３Ｂと
、ラインＸ４に直列接続されたトランジスタＱＸ４Ａ，
ＱＸ４Ｂとを含んでいる。

トランジスタＱｘｌＡ，ＱＸ２Ａの各ゲートは、Ｘ１人
力端子に直接接続され、トランジスタＱＸ３Ａ，ＱＸ４
Ａの各ゲートは、インバータＩＸＩを介してｘ１人力端
子に接続されている。

トランジスタＱＸ Ｂ，Ｑｘ４Ｂの各ゲートはＸ２人力
端子に直接接続され、トランジスタＱｘ１Ｂ，ＱｘｓＢ
の各ゲートはインバータＩｘ２を介してＸ２人力端子に
接続されている。

Ｘ１・ｘ２人力によって、ラインＸ１〜Ｘ４の何れか１
つが選択されることは周知の通りである。

デコーダＸＤは、ＶＧＧ電源端子とアースとの間に直列
接続されたトランジスタＱｔｔＱ２の相互接続点に接続
され、トランジスタＱ１のゲートは読み出しと書き込み
用のＲ／Ｗ端子に、またトランジスタＱ２のゲートは消
去用のＥ端子に夫々接続されている。

ＸラインＸ１〜Ｘ４には、ＶＧＧの電源端子とアースと
の間に直列接続されたトランジスタＱ１４，Ｑ１５間に
構成された給電ラインＳＬが付加されており、この給電
ラインは負荷トランジ７タＱ５，Ｑａ，Ｑ？，Ｑａな介
してラインＸ１，Ｘ２，Ｘ３，Ｘ４に夫々接続されてい
る。

トランジスタＱ１４，Ｑ１５のゲートは夫々Ｒ／Ｗ端子
、Ｅ端子に接続されている。

周辺回路１００は更にライ７ＹＩＡ，ＹＩＢ，Ｙ２Ａフ
Ｙ２ＢツＹ３Ａ，ＹｓＢ，ｙ４ＡｔＹ４Ｂに夫々直列接
続されたトランジスタＱＹＩＡ，ＱｙｔＢ，ＱＹ２Ａｙ
ＱＹ２Ｂ，ＱＹ３Ａ７ＱＹ３１３＋ＱＹ４Ａ，ＱＹ４Ｂ
を含んでおり、ラインＹＩＡ，Ｙ２Ａ，ＹｓＡＩＹ４Ａ
はトランジ７タＱｙＩＡフＱＹ２ＡクＱＹ３Ａ・フＱＹ
４ＡとトランジスタＱＤｌを介してＤＡＴＡ１端子に接
続され、またラインＹ１Ｂ，Ｙ２ＢクＹ３Ｂ，Ｙ４ Ｂ
はトランジスタＱｙｔＢｔＱＹ２ＢフＱ７３Ｂ，ＱＹ４
ＢとトランジスタＱＤ２を介してＤＡＴＡ２端子に接続
されている。

トランジスタＱＤ１，ＱＤ２の各ゲートはともに、トラ
ンジスタＱｚ，Ｑ２の接続点に接続されている。

ＤＡＴＡ１、ＤＡＴＡ２端子は出力または書込み用のデ
ータ端子である。

トランジスタＱｙＩＡ３ＱＹＩＢの各ゲートはライン￥
１に、トランジスタＱＹ２Ａ５ＱＹ２Ｂの各ゲートはラ
インＹ２に、トランジスタＱｙａＡ，ＱｙａＢの各ゲー
トはラインＹ３に、またトランジスタＱＹ４Ａ，ＱＹ４
Ｂの各ゲートはラインＹ４に夫々接続されている。

これらのラインＹ１〜Ｙ４は、ＹデコーダＹＤに接続さ
れている。

このＹデコーダＹＤは、ラインＹ１に直列接続されたト
ランジスタＹ１ａ，Ｙ１ｂと、ラインＹ２に直列接続さ
れたトランジスタＹ２ａ，Ｙ２ｂと、ラインＹ３に直列
接続されたトランジスタＹ３ａ，Ｙ３ｂと、ラインＹ４
に直列接続されたトランジスタＹ４ａ，Ｙ４ｂとを有し
ている。

トランジスタＹ１ａ，Ｙ３ａのゲートはｙ１人力端子に
直接接続され、トランジスタＹ２ａ，Ｙ４ａのゲートは
インバータＩｙｌを介してｙ，入力端子に接続されてい
る。

トランジスタＹ１ｂ，Ｙ２ｂのゲートはｙ２人力端子に
直接接続され、トランジスタＹ３ｂ，Ｙ４ｂのゲートは
インバータＩ，２を介してｙ２人力端子に接続されてい
る。

ｙ１、ｙ２人力によって、ラインＹ１〜Ｙ４の何れか１
つが選択されることは周知の通りである。

ラインＹ１〜Ｙ４は、負荷トランジスタＱ１６を介して
ＶＧＧ電源端子に接続されている。

ラインＹ１〜￥４には、更にトランジスタＱ１７フＱｔ
ｓ５Ｑ１９３Ｑ２０を夫′含んだアー７ラインが付加さ
れており、このトランジスタＱ．７〜Ｑ２０のゲートは
ＶＧＧ電源端子に接続されている。

周辺回路１００は更に、各アイランド領域４５１〜４５
４とアースとの間の電位制御ラインＡ１〜Ａ４に設けら
れたトランジスタＱ１３１，Ｑ１３２，Ｑ１３３，Ｑｌ
３４を含んでおり、これらのトランジスタＱ１３、〜Ｑ
１３４の各ゲートはＶＧＧ電源端子に接続されている。

ラインＡ１〜Ａ４は、夫々トランジスタＱ９ｔＱｔｏｔ
Ｑｔｔ，Ｑ１２を介し、ＶＧＧ電源端子とアース間に接
続されたトランジスタＱ３ｙＱ４の相互接続点に接続さ
れている。

トランジス？Ｑ９〜Ｑ１のゲートは夫々ラインＹ１〜￥
４に接続され、トランジスタＱａ，Ｑ４のゲートは夫々
Ｅ端子、Ｒ／Ｗ端子に接続されている。

各トランジスタは全てＰチャネルＭＯＳ ｝ランジスタ
であり、ＶＧＧ電源端子は書き込み、消去時には例えば
−３５（Ｖ）、読出し時には−ｘ４（Ｖ）とする。

選択されたメモリ素子、例えばメモリ素子Ｍ１１Ａ，Ｍ
ｌｔＢに対する消去、書込み、読出し動作を説明する。

（１）消去動作：この動作を行なうには、第８図ａの信
号が与えればよい。

Ｘ１、Ｘ２、ｙ１、ｙ２人力により、ＸラインＸ１と、
ＹラインＹ１とが選択される。

Ｅ端子入力により、トランジスタＱ２，Ｑ３，Ｑ９がオ
ンとなる。

メモリ素子Ｍ１１Ａ＞ＭｔｔＢのゲート電位がほぼアー
ス電位となるのに対し、アイランド領域４５１がほぼＶ
ＧＧレベルに近くなり、結果としてメモリ率千Ｍ１１Ａ
，ＭｌＩＢのゲート電位はアイランド領域４５１の電位
に比べ、トンネル現象が生じるに充分な程高《なり、こ
れらの素子のメモリが消去される。

なおトランジスタＱ２の幅はトランジスタＱ５に比べて
大きくとり、相互コンダクタンスｇｍを高くして、トラ
ンジスタＱ２のオンによりラインＸ１が充分アース電位
に近づくようにする。

併せて、トランジスタＱ３，Ｑ９の幅もトランジスタＱ
１３に比べて充分大きくして、その相互コンダクタンス
ｇｍを高くし、アイランド領域４５１が充分ＶＧＧレベ
ルに近づくようにする。

選択されないメモリ素子、例えばＭ２、Ａ，Ｍ２、Ｂは
、Ｘ１、Ｘ２人力によりＸ２ラインが蓮断され、トラン
ジスタＱ２のオンによ？アース電位がゲートに印加され
ないので、トランジスタｑによりそのゲート電位はｖＧ
Ｇレベルに近《なるので、消去が禁止される。

メモリ素子Ｍ１２Ａ，Ｍ１２Ｂでは、それらのゲートは
アース電位になるが、ｙ１、ｙ２人力のためのトランジ
スタＱＩＯがオフとなっているので、同じく消去が禁止
される。

結果として、メモリ素子Ｍ１１Ａ，Ｍ１１Ｂだけが選択
的に消去される。

ＴＥは消去期間である。

（２）書込み動作：メモリ素子Ｍ１１Ａに゛０”を、メ
モリ索子Ｍ１Ｂに”１”を夫々書込む動作には第８図ｂ
の信号がｂえられる。

Ｒ／Ｗ端子の信号を−３５（Ｖ）、Ｅ端子の信号をアー
ス電位にすることにより、トランジスタＱ４がオンとな
り、アイランド領域４５１がアース電位に近い電位にな
る。

併せてトランジスタＱ１がオンして、選択されたＸライ
ンＸ１には、ＶＧＧレベルに近い電位が辱えられる。

ＤＡＴＡ １端子にはメモリ素子Ｍ１１Ａに、またＤＡ
ＴＡ端子２にはメモリ素子ＭＩＩＢに夫々書込むべきデ
ータが与えられる。

選択されないメモリ素子、例えばメモリ素子Ｍ２１Ａ，
Ｍ２、Ｂでは、ゲートにＶＯＣレベルが辱えられず、メ
モリ素子Ｍ１２Ａ，Ｍ１２ＢではラインＹ２Ａ２Ｙ２Ｂ
がフローテイングとなるため、夫々書込みが禁止される
。

Ｔｗは書込み期間である。

（３）読出し動作：この動作には第８図Ｃの信号が辱え
られる。

ｘ１、ｘ２人力により、メモリ素子ＭｌＩＡｊＭｌｌＢ
のゲートはＶＧＧレベルとなる。

ｙ１、ｙ２人力により、アイランド領域４５１はアース
レベルになり、メモリ素子Ｍ１１Ａ，Ｍ１１Ｂのオン、
オフにより、ＤＡＴＡ１、ＤＡＴＡ２端子？これらのメ
モリ素子を通してＶＧＧンヘルに引かれるか否かで、そ
れらのメモリ素子の内容が読出される。

選択されない例えばメモリ素子Ｍ２１Ａ，Ｍ２１Ｂでは
、トランジスタＱ１４がオン、トランジスタＱ１５がオ
フとなるためゲートがアース電位となり、またメモリ素
子Ｍ１Ａ，Ｍ１２ＢではラインＹ２Ａ，Ｙ２Ｂがフロー
テイングとなって、それらのソースがＤＡＴＡ１、ＤＡ
ＴＡ２端子に接続されず、夫々読出しが禁止される。

ＴＲは読出し期間である。

以上のようにこの発明装置では、複数のメモリ素子を互
いに分離された分離領域に分設しているので、所定のメ
モリ素子を選択して所定の動作を行なわせることが可能
になる。

またこの発明装置のように、少なくとも第１〜第４のメ
モリ素子を複数のＸラインとＹラインに接続するととも
に各分離領域の電位を制御する制御素子を設ければ、消
去、書込み、読出しの各動作についてメモリを選択動作
することが可能となる。

更にこの発明装置のように、Ｘ，Ｙラインを選択するデ
コーダと、分離領域の電位を制御する制御素子とを、同
じ基板の別の分離領域に設けるものでは、バイアスの困
難さを解消しながら同時に装置の小形化が可能になる。

なお以上の説明はＭＩＯＳ型不揮発性メモリトランジス
タ、特にＭＮＯＳ型メモリトランジスタを用いたメモリ
装置について説明したが、ＭＩＳ型等のメモリ素子への
書き込み、消去がゲート、ソース又はドレインとそれら
が作りこまれているアイランドの電位差に大きく依存す
るメモリ素子を用いたメモリ装置についても適用が可能
である。

又、こ〜では主にＰチャネル型メモリ装置について説明
したが説明文や図中の極性や符号を逆にすることにより
Ｎチャネルのものにももちろん適用可能である。

【図面の簡単な説明】

第１図は一般のＭＩＯＳ型電界効果トランジスタメモリ
の断面図、第２図ａ＝ｄはそのトランジスタメモリの動
作説明図、第３図はこのトランジスタメモリを用いた従
来のメモリ装置の構成図、第４図は別の従来装置を示す
断面図、第５図はその構成図、第６図はこの発明装置の
一実施例の要部の構成図、第７図はこの発明装置の他の
具体的実施例の構成図、第８図ａ〜ｃはその動作説明用
波形図である。 図中、４１は半導体基板、４５１，４５２は第１、第２
の分離領域，４４は別の分離領域、Ｍ１、，……，ＭＬ
Ｎ；Ｍ１１Ａ，Ｍ１、Ｂ……，Ｍ４４Ａ，Ｍ４４Ｂは不
揮発性半導体メモリ素子、Ｘ，〜Ｘ４はＸライン、ＹＩ
Ａ，ＹＩＢ一…，Ｙ４Ａ，Ｙ４Ｂ，Ｙ１〜Ｙ４はＹライ
ン、ＸＤはＸデコーダ、ＹＤはＹデコーダ、Ｑ１３，〜
Ｑ１３４は制御素子である。 なお図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上にマトリックス状に配列形成された不
   揮発性半導体記憶素子及び該記憶素子を行駆動線、列駆
   動線を介して選択駆動する行デコーダ、列デコーダを備
   え、上記選択された不揮発性半導体記憶素子に記憶内容
   を書き込み又はこれを読み出す半導体メモリ装置であっ
   て、上記不揮発性半導体記憶素子を行単位又は列単位に
   、又は単位素子毎に上記半導体基板の互いに電気的に分
   離された記憶素子形成領域に形成し、各記憶素子形成領
   域内の所望の上記記憶素子の記憶内容を消去できるよう
   にしたことを特徴とする半導体メモリ装置。 ２ 上記行デコーダ及び列デコーダが上記半導体基板上
   に形成されているととを特徴とする特許請求の範囲第１
   項記載の半導体メモリ装置。