JPH0485798A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、ダイナミ
ック型ＲＡＭ　（ランダムアクセスメモリ）等の不良解
析及び性能評価等に利用して特に有効な技術に関するも
のである。

〔従来の技術〕

ダイナミック型ＲＡＭ等の大容量化が進み、その機能試
験を効率化する一つの手段として、ＭＰＲ（Ｍｕｌｔｉ
　　Ｐｕｒｐｏｓｅ　　Ｒｅｇｉｓｔｅｒ　：多目的レ
ジスタ）及びデータ照合回路（Ｃｏ−ρａｒａｔｏｒ　
）ならびに照合＜Ｍａｔｃｈ＞線引き抜き用のＭＯＳＦ
ＥＴ（金属酸化物半導体型ｒｉｉ界効果トランジスタ、
この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）をデータ線に対応して
設け、照合線がロウレベルに引き抜かれるか否かによっ
てメモリセルの正常性をワード線単位で判定するライン
モードテスト（ＬｉａｅＭｏｄｅ　Ｔｅ５ｔ　）方式が
提案されている。

ラインモードテスト方式を採るダイナミック型ＲＡＭに
ついては、例えば、１９８９年２月１７日イ寸、ｒアイ
・ニス・ニス・シー・シー＜ｒｓｓＣＣ：１ｎｔｅｒｎ
ａｔｉｏｎａｌ　　５ｏｌｉｄ−５ｔａｔｅ　　Ｃ１ｒ
ｃｕｋ　ｔｓ　Ｃｏｎｆｅｒｅｎｓθ）ダイジェスト　
オブ　テクニカル　ベーバーズ（Ｄｉｇｅｓｔ　Ｏｆ　
Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ　）　５ＥＳＳＩ
ＯＨＸ　ＶＩ　Ｊの第２４４頁〜第２４５頁に記載され
ている。

〔発明が解決しようとする課題〕

ところが、上記に記載されるような従来のダイナミ７り
型ＲＡＭには、次の二つの問題点があることが、本Ｉ１
発明者等によって明らかとなった。

すなわち、 （口従来のダイナミック型ＲＡＭ等において、主にプロ
セス設計に起因する障害が多いメモリアレイと主に回路
設計に起因する障害が多い周辺回路は同時にかつ包括的
にテストされ、これらを個別に分離してテストすること
はできない。

伐）また、メモリアレイを構成する相補ビット線の非反
転及び反転信号線は、常に１組を単位として扱われ、例
えば短絡等によるビット線のハイレベル又はロウレベル
固定障害が、非反転又は反転信号線のいずれに発生して
いるものかを１別することができない。

これらの結果、ダイナミック型ＲＡＭ等の信頼性が低下
するとともに、特にその製品開発初期において、不良解
析や性能Ｎ価を的確にまた効率良〈実施することができ
ず、これによって製品の開発期間が増大するものである
。

この発明の第１の目的は、ダイナミック型ＲＡＭ等のメ
モリアレイ及び周辺回路を分離してテストしうる手段を
提供することにある。

この発明の第２の目的は、ダイナミック型ＲＡＭ等の相
補ビット線のレベル固定障害が算反転又は反転信号線の
いずれに発生したものであるかを１別しうる手段を提供
することにある。

この発明の第３の目的は、ダイナミック型ＲＡＭ等の不
良解析及び性ｍ評価を的確にかつ効率良〈実施すること
にある。

この発明のＭ４の目的は、ダイナミック型ＲＡＭ等の信
頼性を高め、ギの製品開発期間を短縮することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等のメモリアレイと、
カラムスイッチを含むセンスアンプとの間に、シェアド
ＭＯ５ＦＥＴに相当する第２のスイッチ手段を設け、セ
ンスアンプに、２本のテストワード線と、これらのテス
トワード線に結合されたダイナミック型メモリセルから
なる複数対のチエツクビットを設ける。

〔作　用〕

上記した手段によれば、第２のスイッチ手段をオフ状態
としてチエツクビットへのアクセスを行うことで、メモ
リアレイと周辺回路を分離してテストできる。また、書
き込みが行われた相補ビット練の非反転及び反転信号線
の保持レベルを、所定時間が経過した時点で対応するチ
エツクビットに転送した後、第２のスイッチ手段をオフ
状態として上記チエツクビットから読み出すことで、相
補ビット線の非反転又は反転信号線に発生したレベル固
定障害を個別に識別できる。これにより、グイナミ７り
型ＲＡＭ等の不良解析及び性能評価を、的確にかつ効率
良〈実施できる。その結果、ダイナミック型ＲＡＭ等の
信頼性を高め、その製品開発期間を短縮できる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロフク図が示されている。また、第１
図には、第２図のダイナミック型ＲＡＭのメモリアレイ
ＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの一実
施例の回路図が示されている。これらの図をもとに、こ
の実施例のダイナミック型ＲＡＭの構成と動作の概要な
らびにその特徴について説明する。なお、第１Ｂ！Ｕの
各回路素子ならびに第２図の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような目−の半導
体基板上に形成される。第１図に８いて、そのチャンネ
ル（バンクゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。ダイナミック型Ｒ
ＡＭに用意されたテストサイクルならびにメモリアレイ
分離テスト及びビット線固定障害テストについては、後
で詳細に説明する。

＠２図において、ダイナミック型ＲＡＭは、特に制限さ
れないが、シェアドセンスアンプ方式を採り、半導体基
板面の大半を占めて配置される一対のメモリアレイＡＲ
ＹＬ及びＡＲＹＲと、これらのメモリアレイにはさまれ
て配置されるセンスアンプＳＡとを備える。

このうち、メモリアレイＡＲＹＬは、特に制限されない
が、第１８！！ｌに示されるように、同図の垂直方向に
平行して配置されるｍ＋１本のワード線ＷＬＯ〜Ｗ　Ｌ
　ｍと、水平方向に平行して配置されるｆｉ＋１組の相
補ビット線ＢＬＯ−旦Ｌｎ（ここで、例えば非反転ビッ
ト線ＢＬＯと反転ビット線ＢＬＯＢをあわせて相補ビッ
ト線ＢＬＯのように表す、また、反転信号又は反転信号
線等には、反転ビット線ＢＬＯＢのように、その信号名
の末尾にＢを付して表す、以下、相補信号及び相補信号
線等について同様）とを含む、これらのワード線及び相
補データ線の交点には、情報蓄積キャパシタＣ３及びア
ドレス選択ＭＯ５ＦＥＴＱａからなる（　ｍ　十ｌ　）
　ｘ　（ｎ　＋　１　）個のダイナミック型メモリセル
が格子状に配置される。

メモリアレイＡＲＹＬの同一の列に配置されるｍ＋１個
のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのドレイ
ンは、対応する相補ビット線旦ＬＯ〜旦Ｌｎの非反転又
は反転信号線に所定の規則性をもって交互に結合される
。また、メモリアレイＡＲＹＬの同一の行に配置される
ｆｉ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱ
ａのゲートは、対応するワード線ＷＬＯ〜ＷＬｍにそれ
ぞれ共通結合される。これらのメモリセルの情報蓄積キ
ャパシタＣｓの他方の電極には、特に制限されないが、
回路の電源電圧ＶＣＣ（第１の電源電圧）及び接地電位
（第２の電源電圧）のほぼ中間レベルとされる内部電圧
ＨＶＣが、プレート電圧として共通に供給される。この
実施例において、回路の電源電圧■ＣＣは、特に＃ＩＪ
２されないが、例えば＋３．３■のような正の電源電圧
とされ、内部電圧ＨＶＣは士１．６５Ｖとされる。

同様に、メモリアレイＡＲＹＲは、垂直方向に平行して
配置されるｎ＋１本のワード線ＷＲＯ〜ＷＲｍと、水平
方向に平行して配置されるｎ＋１組の相補ヒツト線ＢＲ
Ｏ〜ＢＲｎならびにこれらのワード線及び相補データ線
の交点に格子状に配置される（ｍ＋１）ｘ　（ｎ＋１）
個のダイナミック型メモリセルとを含む。

メモリアレイＡＲＹＲの同一の列に配置されるｍ　＋ｌ
　（ｌｉのメモリセルのアドレス選択ＭＯ５ＦＥＴＱａ
のドレインは、対応する相補ビット線ＢＲＯ−旦Ｒｎの
非反転又は反転信号線に所定の規則性をもって交互に結
合される。また、メモリアレイＡＲＹＲの同一の行に配
置される８７１個のメモリセルのアドレス選択Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　ａのゲートは、対応するワード線Ｗ
ＲＯ〜Ｗ　Ｒｍにそれぞれ共通結合される。これらのメ
モリセルの情報蓄積キャパシタＣｓの他方の電極には、
上記内部電圧ＨＶＣが共通に供給される。

メモリアレイＡＲＹＬを構成する相補ヒツト線ＢＬＯ〜
ＢＬｎは、特に制限されないが、対応するシェアドＭＯ
ＳＦＥＴＱ２１及びＱ２２　（第２のスイッチ手段）を
介して、センスアンプＳＡの対応する単位回路すなわち
相補センスビット線旦ＳＯ〜ＢＳｎに結合される。これ
らのシェアドＭＯ５ＦＥＴのゲートには、タイミング発
注回路ＴＧから、タイミング信号φｓｌが共通に供給さ
れる。同様に、メモリアレイＡＲＹＲを構成する相［ヒ
ツト線ＢＲＯ〜ＢＲｎは、特に制限されないが、対応す
るシェアドＭＯ５ＦＥＴＱＩ　４及びＱ１５（第２のス
イッチ手段）を介して、対応する上記相補センスビット
線旦ＳＯ〜旦Ｓｎに結合される。これらのシェアドＭＯ
５ＦＥＴのゲートには、タイミング発生回路ＴＧから、
タイミング信号φｓｒが共通に供給される。

ここで、タイミング信号φｓｌ及びφＳ「は、特にｌｌ
＊されないが、ダイナミック型ＲＡＭが非選択状態とさ
れるときロウレベルとされ、選択状態とされるとき所定
のタイミングでかつ最上位ビットのＸアドレス信号ＡＸ
ｉすなわち相補内部アドレス信号土ＸＩに従って択一的
にハイレベルとされる。後述するように、ダイナミック
型ＲＡＭがＣＢＷ又はＣＢＲサイクルとされるとき、タ
イミング信号φｓｌ及びφｓｒは、ロウレベルのままと
される。

これにより、シェアドＭＯ５ＦＥＴＱ２１ならびにＱ１
４及びＱ１５は、ダイナミック型ＲＡＭがＣＢＷ又はＣ
ＢＲサイクル以外の動作サイクルで選択状態とされかつ
対応するタイミング信号φｓｌ又はφ３ｒが択一的にハ
イレベルとされることで、選択的にオン状態とされる。

その結果、メモリアレイ＾ＲＹＬの相補ヒツト線ＢＬＯ
〜ＢＬｎあるいはメモリアレイＡＲＹＲの相補ヒツト線
ＢＲＯ〜−ＢＲｎが、センスアンプＳＡの対応する単位
回路に選択的に接続される。

センスアンプＳＡは、特に制限されないが、メモリアレ
イＡＲＹＬ及びＡＲＹＲの相補ヒツト線に対応して設け
られる５＋１個の単位回路を備える。これらの単位回路
は、特に制限されないが、第１因に例示されるように、
３個のＮチャンネルＭＯＳＦＥＴＱＩ６ないしＱ１８か
らなる単位プリチャージ回路と、ＰチャンネルＭＯＳ　
Ｆ　ＥＴＱ２及びＮチャンネルＭＯ５ＦＥＴＱ１２なら
びにＰチャンネルＭＯ５ＦＥＴＱ３及びＮチ中ンネルＭ
Ｏ５ＦＥＴＱＩ　３からなる一対のＣＭＯＳインバータ
回路が互いに交差結合されてなる単位増幅回路とを備え
、さらに、Ｎチャンネル型の一対のスイッチＭＯ５ＦＥ
ＴＱＩ　９及びＱ２０（＠１のスイッチ手段）からなる
カラムスイッチと、情報蓄積キャパシタＣｃ、（第１の
情報蓄積手段）及びＣｃｌ（第２の情報蓄積手段）なら
びに選択ＭＯ５ＦＥＴＱｃＯ及びＱｃｌからなる一対の
チエツクビットとを備える。

センスアンプＳＡの各単位回路の単位プリチャージ回路
を構成するＭＯＳＦＥＴＱＩ　６ないしＱ１８のゲート
には、特に制限されないが、タイミング発生回路ＴＧか
らタイミング信号φｐｃが共通に供給され、ＭＯＳＦＥ
ＴＱＩ　７及びＱ１８の共通結合されたノードには上記
内部電圧）（ＶＣが供給される。ここで、タイミング信
号φｐＣは、特に制限されないが、ダイナミック型ＲＡ
Ｍが非選択状態とされるときハイレベルとされ〜選択状
態とされるとき所定のタイミングでロウレベルとされる
。後述するように、ダイナミック型ＲＡＭにおいてＴＢ
Ｗサイクルが実行されてからＴＢＲ号イクイクル了する
までの間、タイミング信号φｐｃはロウレベルのままと
される。

これにより、単位プリチャージ回路を構成するＭＯＳＦ
ＥＴＱＩ　６ないしＱ１８は、ダイナミ７り型ＲＡＭが
ＴＢＷ又はＴＢＲサイクル以外の動作サイクルで選択状
態とされ上記タイミング信号φｐｃがハイレベルとされ
ることで、選択的にかつ一斉にオン状態とされる。その
結果、メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット
線旦ＬＯ〜ＢＬｎ及びＢＲＯ〜ＢＲｎならびにセンスア
ンプＳＡの相補センスビット線ＢＳＯ〜ＢＳｎが、上記
内部電圧ＨＶＣのようなハーフプリチャージレベルとさ
れる。

センスアンプＳＡの各単位回路の単位増幅回路を構成す
るＰチャンネルＭＯＳＦＥＴＱ２及びＱ３のソースは、
特に制限されムいが、コモンソース線ＳＰに共通結合さ
れ、さらにＰチャンネル型の駆動ＭＯＳ　Ｆ　ＥＴＱ　
ｌを介して回路の電渾電圧ＶＣＣに結合される。また、
単位増幅回路を構成するＮチャンネルＭＯＳＦＥＴＱＩ
　２及びＱ１３のソースは、コモンソース線ＳＮに結合
サレ、さらにＮチャンネル型の駆動ＭＯ５ＦＥＴＱＩ　
ｌを介して回路の接地電位に結合される。各単位増幅回
路の非反転入出力ノードは、対応する非反転センスビッ
ト！！ｌＢ５０〜ＢＳｎに結合され、その反転入出力ノ
ードは、対応する反転センスビット線Ｂ５０Ｂ−ＢＳｎ
Ｂに結合される。上記駆動ＭＯＳＦＥＴＱＩ　ｌのゲー
トには、タイミング発生回路ＴＧからタイミング信号φ
ｐａが供給され、駆動ＭＯＳＦＥＴＱＩのゲートには、
このタイミング信号φｐａのインバータ回路Ｎ１による
反転信号が供給される。

ここで、タイミング信号φｐａは、特に制限されないが
、ダイナミック型ＲＡＭが非選択状態とされるときロウ
レベルとされ、選択状態とされるとき所定のタイミング
でハイレベルとされる。後述するように、ダイナミック
型ＲＡＭがＴＢＲサイクルとされるとき、上記タイミン
グ信号φｐａはロウレベルのままとされる。

これにより、センスアンプＳＡの各単位増幅回路は、ダ
イナミック型ＲＡＭがＴＢＲサイクル以外の動作サイク
ルで選択状態とされ上記タイミング信号φｐａがハイレ
ベルとされることで、選択的にオン状態とされる。この
動作状態において、センスアンプＳＡの各単位増幅回路
は、選択されたワード線又はテストワード線に結合され
るｎ十１個のメモリセルから対応する相補センスビット
線旦ＳＯ〜旦Ｓｎに出力された微小読み出し信号を増幅
し、ハイレベル又はロウレベルの２値読み出し信号とす
る。

センスアンプＳＡの各単位回路のスイッチＭＯＳＦＥＴ
Ｑ１９及びＱ２０の一方は、対応する相補センスビット
線Ｂ　Ｓ　Ｏ−Ｂ　Ｓ　ｎに結合され、その他方は、相
補共通データ線ＣＤの非反転又は反転信号線に共通結合
される。各対のスイッチＭＯ５ＦＥＴのゲートはそれぞ
れ共通結合され、カラムアドレスデコーダＣＡＤから対
応するカラム選択信号ＹＳＯ〜ＹＳｎが供給される。こ
こで、カラム選択信号ＹＳＯ〜ＹＳｎは、特に制限され
ないが、ダイナミ７り型ＲＡＭが非選択状態とされると
きロウレベルとされ、選択状態とされるとき所定のタイ
ミングでかつＹアドレス信号ＡＹＯ〜ＡＹｉすなわち相
補内部アドレス信号ａｙＱ−ｗａｙｉに従って択一的に
ハイレベルとされる。後述するように、ダイナミック型
ＲＡＭがＴＢＲサイクルで選択状態とされるとき、カラ
ム選択信号ＹＳ　Ｏ”　Ｙ　Ｓ　ｎはロウレベルのまま
とされる。

これにより、カラム選択用のスイッチＭＯ５ＦＥＴＱ１
９及びＱ２０は、ダイナミック型ＲＡＭがＴＢＲサイク
ル以外の動作サイクルで選択状態とされ対応する上記カ
ラム選択信号ＹＳＯ〜ＹＳｎが択一的にハイレベルとさ
れることで、選択的にかつ択一的にオン状態とされる。

その結果、センスアンプＳＡの対応する相補センスビッ
ト縁立ＳＯ−旦Ｓｎが、相補共通データ縁立りに選択的
にかつ択一的に接続される。

センスアンプＳＡの各単位回路は、前述のように、一対
のチエアクビット用情報蓄積キャパシタＣｃＯ及びＣｃ
Ｌ４ｒ備える。このうち、情報ｉ槓キャパシタＣｃＯの
一方の電極は、選択ＭＯＳＦＥＴＱｃ　Ｏを介して対応
する反転センスビット線Ｂ５０Ｂ＝ＢＳｎＢに結合され
、情報蓄積キヤパシタＣｃｌの一方の電極は、選択ＭＯ
ＳＦＥＴＱＣ１を介して対応する非反転センスビット線
ＢＳＯ〜ＢＳｎに結合される。これらの情報蓄積キャパ
シタの他方の電極には、上記内部電圧ＨＶＣが共通に供
給される０選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃ　Ｏのゲ
ートはテストワード線ＷＣＯ（＠１のテストワード線）
に共通結合され、選択ＭＯＳ　Ｆ　ＥＴＱ　ｃ　１のゲ
ートはテストワード線ＷＣＩ（＠２のテストワード線）
に共通結合される。これにより、情報蓄積キャパシタＣ
ＣＯと選択ＭＯＳＦＥＴＱｃ　Ｏならびに情報蓄積キャ
パシタＣｃｌと選択ＭＯ５ＦＥＴＱｃｌは、メモリアレ
イＡＲＹＬ及びＡＲＹＲの情報蓄積キャパシタＣｓ及び
アドレス選択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａと同様に、
ダイナミック型メモリセルをそれぞれ構成し、対応する
テストワード線ｗｃｏ又はＷＣＩがハイレベルとされる
ことで選択的に選択状態とされる。これらのメモリセル
は一後述するメモリアレイ分離テスト及びビットＭレベ
ル固定障害テストにおいて、情報蓄積手段として選択的
にアクセスされる。

第２図において、カラムアドレスデコーダＣＡＤには、
カラムアドレスバッファＣＡＢから１±１ビツトの相補
内部アドレス信号土ｙＯ〜工ｙｌが供給され、タイミン
グ発生回路ＴＧからタイミング信号φｙが供給される。

また、カラムアドレスバッファＣＡＢには、アドレス入
力端子ＡＯ〜Ａｉを介してＹアドレス信号ＡＹＯ〜ＡＹ
ｉが時分割的に供給され、タイミング発生回路ＴＧから
タイミング信号φａｃが供給される。

カラムアドレスデコーダＣＡＤは、タイミング信号φｙ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、カラムアドレスデコーダＣ
ＡＤは、上記相補内部アドレス信号上ｙＯ〜ａｙｉをデ
コードし、対応するカラム選択信号ＹＳＯ〜ＹＳｎを択
一的にハイレベルとする。これらのカラム選択信号は、
前述のように、センスアンプＳＡのカラムスイッチを構
成するスイッチＭＯＳＦＥＴＱＩ　９及びＱ２０のゲー
トにそれぞれ供給される。′＃Ｉ迷のように、ダイナミ
ック型ＲＡＭがＴＢＲサイクルで選択状態とされるとき
、タイミング信号φｙはロウレベルのままとされるため
、カラム選択信号ｙｓｏ−ｙＳｎは形成されない。

カラムアドレスバッフｙＣＡＢは、アドレス入力端子Ａ
Ｏ〜Ａｉを介して時分割的に供給されるＹアドレス信号
ＡＹＯ〜ＡＹｉを、タイミング信号φａｃに従って取り
込み、保持する。また、これらのＹアドレス信号をもと
に、相補内部アドレス信号ａｙＱ〜ａｙｉを形成して、
上記カラムアドレスデコーダＣＡＤに供給する。

次に、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワ
ード線Ｗ　Ｌ　Ｏ−Ｗ　Ｌ　ｍ及びＷＨＯ−ＷＲｍは、
特に制限されないが、センスアンプＳＡを構成するテス
トワード線ＷＣＯ及びＷＣＩとともに、共通のロウアド
レスデコーダＲＡＤに結合され、択一的に選択状態とさ
れる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢから１＋１ビツトの相補
内部アドレス信号上ｘＯ〜ａｘ１が供給され、タイミン
グ発生回路ＴＧからタイミング信号φＸならびに内部制
御信号ｔｍが供給される。また、ロウアドレスバッファ
ＲＡＢには、アドレス入力端子ＡＯ＝Ａｉを介してＸア
ドレス信号ＡＸＯ＝ＡＸｉが時分割的に供給され、リフ
レッシエアドレスカウンタＲＦＣからリフレッシュアド
レス信号ａｒＯ〜ａｒｉが供給される０口ウアドレスバ
フファＲＡＢには、さらにタイミング発生回路ＴＧから
タイミング信号φｒｆ及びφａｒが供給され、リフレッ
シエアドレスカウンタＲＦＣにはタイミング信号φｒｃ
が供給される。

ここで、タイミング信号φＸ及びφａｒは、特に制限さ
れないが、ダイナミック型ＲＡＭが非選択状態とされる
ときロウレベルとされ、選択状態とされるときそれぞれ
所定のタイミングでハイレベルとされる。また、内部制
御信号ｃｍは、通常ロウレベルとされ、ダイナミック型
ＲＡＭがＣＢＷ又はＣＢＲあるいはＴＢＲサイクルで選
択状態とされるとき、所定のタイミングでハイレベルと
される。タイミング信号φｒｆ及びφｒｃは、ダイナミ
ック型ＲＡＭがリフレッシュモードとされるとき、選択
的にハイレベルとされる。

ロウアドレスデコーダＲＡＤは、ダイナミック型ＲＡＭ
７＞＜選択状態とされタイミング信号φＸがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、上記内部制御信号ｔｍがロウレベルであ
ると、ロウアドレスデコーダＲＡＤは、相補内部アドレ
ス信号ａｘＯ〜互ｘ＞をデコードして、ワード線ＷＬＯ
〜Ｗ　Ｌ　ｎあるいはＷＲＯ〜ＷＲｎを択一的にハイレ
ベルの選択状態とする。このとき、ワード線ＷＬＯ〜Ｗ
ＬＯあるいはＷ　Ｒ０７Ｗ　Ｒｎのいずれを択一的に選
択状態とするかは、特に制限されないが、最上位ビット
の相補内部アドレス信号ａｘｉに従って決定される。一
方、上記内部制御信号ｔｍがハイレベルであると、ロウ
アドレスデコーダＲＡＤは、特に制限されないが、最下
位ビットの相補内部アドレス信号ａｘＱに従って、テス
トワード線ＷＣＯ又はＷＣＩを択一的に選択状態とする
。

ロウアドレスバッファＲＡＢは、ダイナミック型ＲＡＭ
が通常の動作モードとされタイミング信号＃ｒｆがロウ
レベルとされるとき、アドレス入力端子Ａ　Ｏ＝　Ａ　
ｉを介して時分割的に供給されるＸアドレス信号ＡＸＯ
〜ＡＸｉをタイミング信号φａｒに従って取り込み、ロ
ウアドレス信号として保持する。また、ダイナミック型
ＲＡＭがリフレッシュモードとされ上記タイミング信号
φｒｆがハイレベルとされるとき、リフレッシュアドレ
スカウンタＲＦＣから供給されるリフレフシュアドレス
信号ａｒＱ−ａｒｉを取り込み、ロウアドレス信号とし
て保持する。そして、これらのロウアドレス信号をもと
に、上記相補内部アドレス信号土ｘＯ〜土ｘｉを形成す
る。これらの相補内部アドレス信号は、ロウアドレスデ
コーダＲＡＤに供給されるとともに、その最上位ビット
すなわち相補内部アドレス信号ａｘＩが、タイミング発
生回路ＴＧに供給される。

リフレッシュアドレスカウンタＲＦＣは、ダイナミック
型ＲＡＭがりフレ７シエモードとされるとき、タイミン
グ信号φｒｃに従って歩道動作を行う、その結果、上記
リフレフシェアドレス信号ａｒＱ〜ａｒｉを形成し、ロ
ウアドレスバッファＲＡＢに供給する。

センスアンプＳＡの相補センスビット線ＢＳＯ〜旦５ｎ
が選択的に接続される相補共通データ線ＣＤは、特に制
限されないが、データ入出力回路Ｉ１０に結合される。

データ入出力回路Ｉ１０は、特に制限されないが、一対
のデータ入力バッファ及びデータ出カッ＼ッファを備え
る。このうち、データ人力バッファの入力端子はデータ
入力端子［）　ｉ　ｎに結合され、その出力端子は相補
共通データ線ＣＤに結合される。また、データ出力バッ
ファの入力端子は相補共通データ線ＣＤに結合され、そ
の出力端子はデータ出力端子（）ｏｕｔに結合される。

データ入力バッファには、タイミング発生回路ＴＧから
タイミング信号φＷが供給され、データ出力バッファに
はタイミング信号φｒが供給される。

ここで、タイミング信号φＷは、ダイナミ７り型ＲＡＭ
が通常の書き込みサイクルあるいはＣＢＷ又はＴＢＷサ
イクルで選択状態とされるとき、所定のタイミングでハ
イレベルとされる。また、タイミング信号φ「は、ダイ
ナミック型ＲＡＭが通常の読み出しサイクル又はＣＢＲ
サイクルで選択状態とされるとき、所定のタイミングで
７１イレベルとされる。ダイナミック型ＲＡＭがＴＢＲ
サイクルで選択状態とされるとき、タイミング信号φｒ
はロウレベルのままとされる。

データ入出力回路Ｉ１０のデータ入カバ７フアは、上記
タイミング信号φＷがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、データ
人カバソファは、データ入力端子［）ｉｎを介して供給
される書き込みデータ又は試験データに従った所定の相
補書き込み信号を形成し、相補共通データ線ＣＤを介し
て、メモリアレイＡＲＹＬ又はＡＲＹＲの選択されたメ
モリセルあるいはセンスアンプＳＡの選択されたチエツ
クビット用メモリセルに供給する。

一方、データ入出力回路Ｉ１０のデータ出力バッファは
、上記タイミング信号φｒがハイレベルとされることで
、選択的に動作状態とされる。この動作状態において、
データ出力バッファは、メモリアレイＡＲＹＬ又はＡＲ
ＹＲの選択されたメモリセルあるいはセンスアンプＳＡ
の選択されたチエツクビット用メモリセルから相補共通
データ線ＣＤを介して出力される２値読み出し信号をさ
らに増幅して、データ出力端子ｐｏｕｔを介して外部に
送出する。

タイミング発生回路ＴＧは、外部から起動制御信号とし
て供給されるロウアドレスストローブ信号ＲＡＳＢ、カ
ラムアドレスストローブ信号ＣＡＳＢ及びライトイネー
ブル信号ＷＥＢと、ロウアドレスバッファＲＡＢから供
給される最上位ビットの相補内部アドレス信号土ｘｉを
もとに、上記各種のタイミング信号を形成し、ダイナミ
ック型ＲＡＭの各部に供給する。

第３図には、第２図のダイナミック型ＲＡＭに用意され
るテストサイクルの一実施例の機能説明図が示されてい
る。また、第４図には、第２図のダイナミック型ＲＡＭ
におけるメモリアレイ分離テストの一実施例の処理フロ
ー図が示され、＄５図には、そのビット線しベル固定陣
害テストの一実施例の処理フロー図が示されている。こ
れらの図をもとに、この実施例のダイナミック型ＲＡＭ
のテストモードの概要とその特徴について説明する。な
お、第３図において、各タイミング信号ならびに選択信
号は、Ｏ印が付されるとき通常通り形成され、ｘ印が付
されるとき形成されずあるいは正合に形成されない。ま
た、第５図には、ビ。

ト線しベル固定障害テストがメモリアレイＡＲＹＬの相
補ビット線ＢＬＯに対して実行される場合について、例
示されている。さらに、以下の説明では、チエツクビッ
ト用の情報蓄積キャパシタＣＣＯ及びＣｃｌをして、チ
エツクビットＣｃＯ及びＣＣＩそのものを称している。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、センスアンプＳＡを含む周辺回路をメモリアレイ
ＡＲＹＬ及びＡＲＹＲから分離してテストするためのメ
モリアレイ分離テストと、メモリアレイＡＲＹＬ及びＡ
ＲＹＲの相補ビット線に発生したレベル固定障害がその
非反転又は反転信号線のいずれに発生したものであるか
を識別するためのビット線しベル固定障害テストａ能を
有する。そして、これらのテスト機能を実現するため、
通常の動作サイクルに加えて、特に制限されないが、第
３図に示されるような４種のテストサイクルを備える。

これらのテストサイクルは、後述するように、メモリア
レイ分離テスト及びビット線レベル固定障害テストに際
し、それぞれ所定の組み合わせをもって実行される。

第３図において、ＣＢＷサイクルは、センスアンプＳＡ
のチエツクビットＣＣＯ又はＣｃｌに所定の試験データ
を書き込むために実行される。このとき、タイミング信
号φｐｃ及びφｐａは、通常の蒼き込みサイクルと同様
に形成され、センスアンプＳＡの単位プリチャージ回路
によるプリチャージ動作と、単位増幅回路による書き込
み及び再書き込み動作が行われる。また、最下位ビット
のＸアドレス信号ＡＸＯに従って、テストワード線ＷＣ
Ｏ又はＷＣＩのいずれかが指定され、Ｙアドレス信号Ａ
ＹＯ〜ＡＹｉに従って、カラム選択信号Ｙ　Ｓ　Ｏ”　
Ｙ　Ｓ　ｎが択一的に形成される。しかし、タイミング
信号φｓｊ＋及びφｓｒはともに形成されず、メモリア
レイＡＲＹＬ及びＡＲＹＲの相補ビット線はいずれもセ
ンスアンプＳＡの対応する単位回路に結合されない。

ＣＢＲサイクルは、センスアンプＳＡのナエンクビン１
−Ｃｃ　Ｏ又はＣｃｌがらその保持データを読み出すた
めに実行される。このとき、タイミング信号φｐｃ及び
φｐａは、通當の読み出しサイクルと同様に形成され、
センスアンプＳＡの単位プリチャージ回路によるプリチ
ャージ動作と、単位増幅回路による微小読み出し信号の
増幅動作が行われる。また、最下位ビットのＸアドレス
信号ＡＸＯに従って、テストワード線ＷＣＯ又はｗｃｌ
のいずれかが指定され、Ｙアドレス信号ＡＹＯ〜ＡＹｉ
に従って、カラム選択信号ｙｓｏ−ｙｓｎが択一的に形
成される。しかし、タイミング信号φ３１及びφｓｒは
ともに形成されず、メモリアレイＡＲＹＬ及びＡＲＹＲ
の相補ビット線はいずれもセンスアンプＳＡの対応する
単位回路に結合されない。

一方、ＴＢＷサイクルは、メモリアレイＡＲＹＬ又はＡ
ＲＹＲの指定された相補ビット線すなわちテストビット
線に、所定の試験データを書き込むために実行される。

このとき、タイミング信号φｓｌ又はφ３ｒが択一的に
ハイレベルとされ、メモリアレイＡＲＹＬ又はＡＲＹＲ
が選択的に指定される。また、カラム選択信号ＹＳＯ〜
ＹＳｎが択一的にハイレベルとされ、メモリアレイＡＲ
ＹＬ又はＡＲＹＲから１組のテストヒント線が指定され
る。タイミング信号φｐａは、通常の書き込みサイクル
と同様に所定の夕１°ミングで形成され、単位増幅回路
によるテストビット線への書き込み動作が行われる。テ
ストワード線ｗｃＯ及びＷＣｌは、ともに選択状態とさ
れず、メモリアレイＡＲＹＬ及びＡＲＹＲのワード線Ｗ
ＬＯ−ＷＬｍならびにＷＲＯ〜ＷＲｍも、すべて非選択
状態とされる。このため、すべてのメモリセルは非選択
状態とされ、上記単位増幅回路による書き込み動作は、
相補ビット線に結合される寄生容置へのチャージ動作に
対応するものとなる。このＴＢＷサイクルでは、メモリ
アレイＡＲＹＬ又はＡＲＹＲのメモリセルを択一的に指
定し、その機能試験を同時に行うことも可能である。

ところで、ＴＢＷサイクルにおいて、タイミング信号φ
ｐｃは、ダイナミック型ＲＡＭが選択状態とされること
で一旦ロウレベルとされた後、次（７）ＴＢＲサイクル
が終了するまでの間、ハイレベルに戻されない。このた
め、ＴＢＷサイクルが終了した後も、テストビット線に
レベル固定障害がない限り、上記蒼き込みレベルが保持
される。つまり、ＴＢＷサイクルが終了してから所定の
時間が経過した時点で、テストビット線の保持レベルを
確認することによって、そのレベル固定障害の有無を識
別することができる。

ＴＢＲサイクルは、特に制限されないが、上記ＴＢＷサ
イクルが終了してから所定の時間が経過した時点で、テ
ストビット線の保持レベルをセンスアンプＳＡのチエツ
クビットＣｃＯ又はＣｃｌに転送するために実行される
。このとき、タイミング信号φ３を又はφ３ｒが択一的
にハイレベルとされ、メモリアレイＡＲＹＬ又はＡＲＹ
Ｒが選択的に指定される。また、テストワード線ＷＣＯ
又はＷＣＩが択一的に選択状態とされ、チェックヒ−／
　ｈ　Ｃｃ　Ｑ又はＣｃｌが選択的に指定される。

相補ビット線を指定するためのカラム選択信号ＹＳＯ−
ＹＳｎは形成されず、単位増幅回路を活性状態とするた
めのタイミング信号φｐａもロウレベルのままとされる
。このため、テストワード縁ＷＣＯが選択状態とされる
場合、指定されたメモリアレイＡＲＹＬ又はＡＲＹＲの
すべての相補ビット線の反転信号線の保持レベルが、対
応するチエツクビットＣｃＯに取り込まれ、テストワー
ド線ＷＣＩが選択状態とされる場合、指定されたメモリ
アレイＡＲＹＬ又はＡＲＹＲのすべての相補と、ト縁の
非反転信号線の保持レベルが、対応するチエツクビット
Ｃｃｌに取り込まれる。これらのチエ７クビントＣｃＯ
又はＣＣＩに取り込まれたテストビット線の反転又は非
反転信号線の保持レベルは、引き続いて上述のＣＢＲサ
イクルが実行されることにより、試験装置に読み出され
、期待値データすなわち試験データと比較照合され、こ
れによってテストビット線におけるレベル固定障害の有
無が識別される。

ところで、ＴＢＲサイクルにおいて、タイミング信号φ
ｐｃは、前述のように、ロウレベルのままとされ、ＴＢ
Ｒ＋イクルが終了した時点で、言い換えるならばテスト
ビット線の反転又は非反転信号線の保持レベルが対応す
るチエツクビットＣＣＯ又はＣｃｌに取り込まれた後の
時点で、ハイレベルに戻される。したがって、センスア
ンプＳＡの相補センスビット線ＢＳＯ〜ＢＬｎの非反転
及び反転信号線は、次のＣＢＲサイクルに先立って、内
部電圧ＨＶＣのようなハーフプリチャージレベルとされ
る。このプリチャージレベルは、ＣＢＲサイクルにおい
て、チエツクビットＣｃＯ又はＣｃｌに転送されたテス
トビット線の保持レベルを判定するための基準電位とな
る。また、このとき、センスアンプＳＡの各単位増幅回
路は、チエ、クビントＣｃＯ又はＣｃｌの保持レベルを
判定するレベル判定回路としてＮ＆能する。

次に、第４図及び第５図に従って、この実施例のダイナ
ミック型ＲＡＭのメモリアレイ分離テスト及びビット線
固定障害テストの概要とその特徴について説明する。

第４図において、ダイナミック型ＲＡＭのメモリアレイ
分離テストは、特に制限されないが、テストワード線Ｗ
ＣＯを指定しナエフクビｙ）ＣｃＯを指定して、ＣＢＷ
サイクルを実行することにより開始される。このとき、
カラム選択信号ＹＳＯ〜ＹＳｎが択一的にハイレベルと
され、センスアン７”ＳＡの相補センスビット線ＢＳＯ
〜ＢＳｎすなわち試験データＤＴを書き込むべきチエツ
クビア　）Ｃｃ　Ｏが択一的に指定される。また、前述
のように、タイミング信号φｓｌ及びφｓｒがともにロ
ウレベルのままとされ、メモリアレイＡＲＹＬ及びＡＲ
ＹＲがセンスアンプＳＡから分離される。このため、デ
ータ入力端子Ｄｉｎを介して供給される試験データＤＴ
は、メモリアレイＡＲＹＬ又はＡＲＹＲになんらかの異
常が発生している場合でも、データ入出力回路Ｉ１０の
データ入カバフファ及び相補共通データ線ＣＤならびに
センスアンプＳＡを介する書き込み経路と、ロウアドレ
スデコーダＲＡＤ及びカラムアドレスデコーダＣＡＤに
よるワード線及び相補ビット線の選択動作が正常である
限り、指定されたチエツクビットｃｃｏに正常に書き込
まれる。

チエツクビットＣｃＯに書き込まれた試験データＤＴは
、テストワード線ＷＣＯを選択状態としかつ対応するカ
ラム選択信号ＹＳＯ〜ＹＳｎを択一的にハイレベルとし
つつＣＢＲサイクルを実行することで読み出され、セン
スアンプＳＡの対応する単位回路から相補共通データ線
ＣＤならびにデータ入出力回路Ｉ１０のデータ出力ハン
ファを介する読み出し経路と、ロウアドレスデコーダＲ
ＡＤ及びカラムアドレスデコーダＣＡＤによるワード線
及び相補ビット線の選択動作が正常であることを条件に
、データ出力端子Ｄｏｕｔから読み出しデータ（Ｃｃ、
）として外部の試験装置に出力される。試験装置は、チ
ェックビｙ　トＣｃ　Ｏから出力された読み出しデータ
（Ｃｃ、）と、期待値データすなわち試験データＤＴと
を比較照合する。その結果、これらが一致しない場合、
障害発生をしらせるためのエラー表示を行い、一致した
場合、次のテストサイクルに移る。

以下、テストワード線ＷＣＩすなわちチエツクビア　ト
ｃｃ　ｌについて、Ｃ’ＢＷ及びＣＢＲサイクルによる
同様な試験動作が繰り返され、チエ、クビットＣｃ、１
の読み出し信号と期待値データすなわち試験データＤＴ
との比較照合が行われる。そして、これらの試験動作が
、すべてのカラムアドレスすなわち相補センスビット縁
立５Ｏ−ＢＳｎについて繰り返された後、メモリアレイ
分離テストが終了する。これにより、いわゆる回路設計
に起因する障害が多い周辺回路を、プロセス設計に起因
する障害が多いメモリアレイＡＲＹＬ及びＡＲＹＲから
分離してテストし、その正常性を的確にかつ効率良く判
定することができる。

一方、この実施例のダイナミック型ＲＡＭのビット線し
ベル固定障害テストは、＠５図に例示されるように、例
えばメモリアレイＡＲＹＬの相補ビ７ト練旦ＬＯを指定
し試験データＤＴｔ−論理“１′としつつ、ＴＢＷサイ
クルを実行することにより開始される。このとき、メモ
リアレイＡＲＹＬのワード１ｉｌＷＬｏ〜Ｗ　Ｌ　ｎは
、前述のように、いずれも非選択状態とされ、メモリセ
ルは指定されない、したがって、このＴＢＷサイクルに
よる蒼き込み動作の結果、メモリアレイＡＲＹＬの相補
ビット線ＢＬＯの非反転信号線ＢＬＯが回路の電源電圧
ｖＣＣのようなハイレベルにチャージされ、反転信号線
ＢＬＯＢが回路の接地電位のようなロウレベルにチャー
ジされる。これらのチャージレベルは、タイミング信号
φｐｃがロウレベルのままとされるため、相補ビット線
ＢＬＯの非反転及び反転信号線においてレベル固定障害
がない限り、保持される。

上記ＴＢＷサイクルによる蒼き込み動作が終了してから
所定の時間が経過した時点で、テストワード線ＷＣＯ及
びＷＣＩを順次指定しつつＴＷＲサイクルが２回繰り返
され、相補ビット線ＢＬＯの反転信号線ＢＬＯＢ及び非
反転信号線ＢＬＯの保持レベルが、対応するチエツクピ
ッ）Ｃｃ　Ｏ及びＣｃｌにそれぞれ転送される。

そして、まずチエツクビットＣｃ　Ｏに転送された保持
レベルが、テストワード線ＷＣＯを指定しつつＣＢＲサ
イクルが実行されることで、対応する非反転センスビッ
ト線ＢＳＯのハーフプリチャージレベルと比較される。

そして、そのレベル差がセンスアンプＳＡの対応する単
位増幅回路によフて増幅された後、読み出しデータ（Ｃ
ｃ、）として出力される。前述のように、メモリアレイ
ＡＲＹＬの相補ビット縁立ＬＯには論理“１″の試験デ
ータが書き込まれ、反転信号線ＢＬＯＢすなわちチエツ
クビットＣＣＯの保持レベルは、レベル固定障害等の異
常がない限り、回路の接地電位のようなロウレベルとな
る筈である。

同様に、チエツクとントＣｃｌに転送された保持レベル
は、テストワード＠ｗｃｉを指定しつつＣＢＲサイクル
が実行されることで、対応する反転センスビット線Ｂ５
０Ｂのハーフプリチャージレベルと比較される。そして
、そのレベル差がセンスアンプＳＡの対応する単位増幅
回路によって増幅された後、読み出しデータ（Ｃｃｌ）
として出力される。ｌ１ｉｊ述のように、メモリアレイ
ＡＲＹＬの相補ビット線ＢＬＯには論理“１′の試験デ
ータが書き込まれ、非反転信号線ＢＬＯすなわちチエツ
クヒントＣｃｌの保持レベルは、レベル固定障害等の異
常がない限り、回路の電＃ｌ電圧ＶＣＣのようなハイレ
ベルとなる筈である。

チエツクピッｈＣｃ　Ｏから出力された読み出しデータ
（Ｃｃ、）は、試験装置により期待値データすなわち論
理“０”と比較照合される。その結果、読み出しデータ
（Ｃｃ、）が論理“０゛であると、反転ビット線ＢＬＯ
Ｂは正常とされ、論理“１”であると、ハイレベル固定
障害があるものと判定される。同様に、チエ７クビフト
Ｃｃｌから出力された読み出しデータ（Ｃａｌ）は、試
験装置により期待値データすなわち論理″ｌ”と比較照
合される。その結果、読み出しデータ（Ｃｃｌ）が論理
“ｌ”であると、非反転ビット線ＢＬＯは正常とされ、
論理“０”であると、ロウレベル固定障害があるものと
判定される。

以下、試験データＤＴを論理“０”として、上記のよう
なＴＢＷ、ＴＢＲならびにＣＢＲサイクルが繰り返され
、チエツクヒントＣｃＯ及びＣｃｌの読み出しデータ（
Ｃｃ、）及び（Ｃｃｌ）が再度試験装置に出力される。

このうち、チエ、クビントＣｃＯの読み出しデータ（Ｃ
ｃ、）は、試験装置において期待値データすなわち論理
“１゛と比較照合され、チエツクビーｚ）Ｃｃｌの読み
出しデータ（Ｃｃｌ）は期待値データすなわち論理“０
”と比較照合される。その結果、読み出しデータ（Ｃｃ
、）が論理″Ｏ″であると、反転ビット線ＢＬＯＢにロ
ウレベル固定障害があるものと判定され、読み出しデー
タ（Ｃｃｌ）が論理“１“であると、非反転ビット線Ｂ
ＬＯにハイレベル固定障害があるものと判定される。

ここで、上記ビット線固定障害テストにおいて各相補ビ
ット線の非反転又は反転信号線から対応するチエツクヒ
ントＣｃＯ又はＣｃｌに転送された保持レベルを、セン
スアンプＳＡの対応する単位増幅回路をレベル判定回路
として判定できる根拠について、若干の説明を追加する
。

メモリアレイＡＲＹＬの相補ビット線旦↓０の反転信号
線ＢＬＯＢにロウレベル固定障害があるものとし、この
反転信号線ＢＬＯＢの寄生容量をＣ８、センスアンプＳ
Ａの相補センスビット線ｌＳＯの反転信号線Ｂ５０Ｂの
寄生容量をＣｓ、チエツクピット用情報蓄積キャパシタ
ＣｃＯの容量をＣｃとするとき、ＴＷＲサイクルによる
レベル転送動作が行われた後のチエ７クビ７）ＣＣＯの
保持レベルＶｃは、ＴＷＲサイクルが実行される直前に
おける相補センスビット線ＢＳＯの反転信号線Ｂ５０Ｂ
のレベルとチエ７クビ７トｃＣｏの保持レベルが回路の
電源電圧ｖＣＣのようなハイレベルとされる場合に最悪
となり、 ＣＢ　　＋Ｃｓ　　＋Ｃｃ の範囲の値となる。

一方、ＣＢＲサイクルによるチエツクビットＣｃＯの読
み出し動作において、相補センスビット線ＢＳＯの非反
転及び反転信号線が内部電圧ＨＶＣすなわちＶＣＣ／２
にプリチャージされた後、チエツクビー／　トＣｃ　Ｏ
の保持データが反転信号線Ｂ５０Ｂに出力されたとき、
この反転１８号線Ｂ５０ＢのレベルをＶｓとすると、 （Ｃｓ　＋Ｃｃ　）ｘＶｓｍ ＣｓＸＶＣＣ／２＋ＣｃＸＶｃ　　−−−（２ｉとなる
。したがって、上記反転信号線Ｂ５０ＢのレベルＶｓは
、上記ｔｘｔ及び覧２）式から、２　　（Ｃｓ　　＋Ｃ
ｃ　　） ２　　（Ｃｓ　　＋Ｃｃ　　）　　　　（Ｃｅ　　＋Ｃ
ｓ　　＋Ｃｃ　　）なる範囲の値をとる。寄生容量Ｃ６
及びＣｓならびにチエツクビットＣｃＯの容１ｉｃｃの
比率を、ＣＢ　　：Ｃｓ　　：Ｃｃミ７：３：１とする
とき、上記（３）式は、 トナリ、ａｍの電＊ｉ圧ＶＣＣを＋３．３ｖとするとき
、上記イ４式は、 ？、２３８≦ｖｓＳ１．５３７　・・・・・・・（５ン
となる。したがって、この反転信号＠Ｂ　Ｓ　ＯＢのレ
ベルと基準電位すなわち非反転信号線ＢＳＯのハーフプ
リチャージレベルとのレベル差、言い換えるならば単位
増幅回路に対する実質的な有効信号量Ｖ、は、 ０．４１２≧ＶＥ≧０．１１３ の範囲となる。センスアンプＳＡの単位増幅回路がセン
スしうる最小有効信号量は、約５０ｍＶすなわち０．０
５Ｖであり、上記有効信号量■Ｅの最小値はこの最小有
効信号量より充分大きい。このため、上記ビット線レベ
ル固定障害テストに５けル保持レベルの判定動作は、セ
ンスアンプＳＡの単位増幅回路をレベル判定回路として
問題なく行うことができるものである。

以上のように、この実施例のダイナミック型ＲＡＭでは
、テストワード線ＷＣＯ又はＷＣｌを選択的に指定しつ
つＣＢＷ及びＣＢＲサイクルを交互に実ｊテすることで
、周辺回路をメモリアレイＡＲＹＬ及びＡＲＹＲから分
離してテストし、センスアンプＳＡ及び相補共通データ
線ＣＤならびにデータ入出力回路Ｉ１０を含む書き込み
及び読み出し経路と、ロウアドレスデコーダＲＡＤ及び
カラムアドレスデコーダＣＡＤ等によるワード線及び相
補ビット線選択動作の正常性を、的確にかつ効率良く識
別できる。また、テストワード線ＷＣＯ又はＷＣＩを選
択的に指定しかつ試験データＤＴを選択的に論理“１′
又は論理“０”としつつＴＢＷ、ＴＢＲならびにＣＢＲ
サイクルを所定の組み合わせで実行することで、メモリ
アレイＡＲＹＬ及びＡＲＹＲを構成する各相補ビット線
の非反転又は反転信号線のレベル固定障害を、個別にか
つ的確に識別できる。これらのことから、この実施例の
ダイナミック型ＲＡＭでは、その製品開発当初において
、不良解析や性能評価を的確にかつ効率良〈実施できる
。その結果、ダイナミック型ＲＡＭの信頼性が高められ
るとともに、その製品開発期間が短縮されるものである
。

以上の本実施例に示されるように、この発明をシェアド
センス方式を採るダイナミック型ＲＡＭ等の半導体記憶
装置に適用することで、次のような作用効果が得られる
。すなわち、 （１１ダイナミック型ＲＡＭ等のメモリアレイと、カラ
ムスイッチを含むセンスアンプとの間に、第２のスイッ
チ手段を設け、センスアンプに、テストワード線とこの
テストワード線に結合されるチエツクビットを設けて、
！１８２のスイッチ手段をオフ状態としてチエツクビッ
トをアクセスすることにより、蒼き込み及び読み出し経
路ならびにワード線及び相補ビット線の選択回路を含む
周辺回路の機能をメモリアレイから分離してテストでき
るという効果が得られる。

（２）上記ｉｉｔ項において、センスアンプに２本のテ
ストワード線を設け、メモリアレイの相補ビット線の非
反転及び反転信号線に対応して一対のチエツクビットを
設けて、書き込み動作が行われてから所定の時間が経過
した後の相補ビット線の非反転及び反転信号線の保持レ
ベルを、対応する上記チエツクビットに転送した後、上
記第２のスイッチ手段をオフ状態として、上記チエツク
ビットから読み出すことで、相補ビット線の非反転又は
反転信号線に発生したレベル固定障害を個別にかつ的確
にｉ別できるという効果が得られる。

（３）上記ｆｉｔ項及び（２）項において、ダイナミッ
ク型ＲＡＭをシェアドセンス方式とし、上記＠２のスイ
ッチ手段をシェアドＭＯＳＦＥＴと兼用することで、ダ
イナミック型ＲＡＭの同Ｉｊ＆棄子の増大を抑えつつ、
上記メモリアレイ分離テストならびにビット線しベル固
定障害テストを実現できるという効果が得られる。

（４）上記（１）項〜（３）項により、特にダイナミッ
ク型ＲＡＭ等の製品開発当初において、不良解析や性能
評価を的確にかつ効率良〈実施できるという効果が得ら
れる。

１５）上記１′１３項〜＋４）項により、ダイナミック
型ＲＡＭの信頼性を高め、その製品開発期間を短縮でき
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ダイナミック型ＲＡＭは、シェアドセンス方式を採
らないものであってよい。この場合、メモリアレイとセ
ンスアンプを分離するための＠２のスイッチ手段を、別
途設ける必要がある。チエツクビットＣｃＱ及びＣＣ１
は、特にダイナミック型メモリセルである必要はなく、
例えば同様な情報蓄積キャパシタからなるものであれば
よい。これらのチエツクビットは、上記メモリアレイ分
離テスト及びビット線しベル固定障害テスト以外の用途
に兼用することができる。　＄２１ＫＪに８いて、ダイ
ナミック型ＲＡＭは、複数のメモリマントを備えること
ができるし、複数の記憶データを同時に入出力するいわ
ゆる多ビツト構成のものであってもよい、第３図におい
て、メモリアレイ分離テスト及びビット線レベル固定障
害テストを実現するためのテストサイクルならびにその
組み合わせは、種々の実施例が考えられるし、各テスト
サイクルにおけるダイナミック型ＲＡＭの具体的な動作
も、この実施例による制約を受けない。第４図において
、メモリアレイ分離テストの手順は、例えばすべてのチ
エツクビットＣＣＯ及びＣａｌへの書き込み動作を終了
した後、これを、＠次読み出す等、Ｍ々の方法が考えら
れよう。第５図において、ＴＢＲサイクルによる相補ビ
ット線の保持レベルの転送動作ならびにＣＢＦ？サイク
ルによるレベル判定動作は、チエツクビットＣＣＯ及び
Ｃｃｌごとに独立して行ってもよい。また、ＴＢＲサイ
クルによる保持レベルのチエツクビットＣｃ　Ｏ及ヒＣ
ｃ　１への転送動作は、テストワード線ＷＣＯ及びＷＣ
Ｉを同時に選択状態として行うこともできる。さらに、
第１図に示されるメモリアレイ及びセンスアンプの具体
的な回路構成や、第２図に示されるダイナミック型ＲＡ
Ｍのブロック構成と制御信号、アドレス信号及び電導電
圧等の組み合わせならびに＠４図及び第５図に示される
メモリアレイ分離テスト及びビット線レベル固定障害テ
ストの具体的な手順等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型ＲＡＭを基本
構成とするマルチボ−トＲＡＭ４）ｉ理機能付メモリひ
いてはスタティック型ＲＡＭ等の各種半導体記憶装置に
も通用できる０本発明は、少なくとも、メモリアレイ及
び周辺回路を具備する半導体記憶Ｖｔ置ならびにこのよ
うな半導体記憶装置を備えるディジクル集積回路装置に
広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等のメモリアレイ
と、カラムスイッチを含むセンスアンプとの間に、シェ
アドＭＯＳＦＥＴに相当する第２のスイッチ手段を設け
、センスアンプに、２本のテストワード線と、これらの
テストワード線に結合された複数対のチエツクビットを
設ける。そして、第２のスイッチ手段をオフ状態として
チエツクビットのアクセスを行うことで、メモリアレイ
と周辺回路を分離してテストし、また、書き込みが行わ
れた相補ビット線の非反転及び反転信号線の保持レベル
を所定の時間が経過した時点でチエツクビットに転送し
た後第２のスイッチ手段をオフ状態として上記チエツク
ビットから読み出すことで、相補ビット線の非反転又は
反転信号線に発生したレベル固定障害を個別に識別でき
る。これにより、特にダイナミック型ＲＡＭ等の製品開
発当初における不良解析及び性能評価を、的確にかつ効
率良〈実施することができる。

その結果、ダイナミック型ＲＡＭ等の信頼性を高め、そ
の製品開発期間を短縮できる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
のメモリアレイ及びセンスアンプの一実施例を示す回路
図、 第２図は、この発明が通用されたダイナミック型ＲＡＭ
の一実に例を示すプロ７り図、第３図は、第２図のダイ
ナミック型ＲＡＭに用意されるテストサイクルの一実に
例を示す機ｆ＠説明図、 ８４図は、＠２図のダイナミック型ＲＡＭにおけるメモ
リアレイ分離テストの一実施例を示す処理フロー図、 第５図は、第２図のダイナミック型ＲＡＭにおけるビッ
ト線レベル固定障害テストの一実施例を示す処理フロー
図である。 ＡＲＹＬ、ＡＲＹＲ・−−メモリアレイ、Ｃｓ・・・情
報Ｍ積キャパシタ、Ｑａ・・・アドレス選択ＭＯＳ　Ｆ
　ＥＴ、　ＷＬ　０−ＷＬ　ｎ、　ＷＲＯ〜ＷＲｎ　　
−−−ワード線、ＢＬＯ−ＢＬｎ、ＢＲＯ〜ＢＲｎ・・
・相補ビット線、ＳＡ・・・センスアンプ、ＷＣＯ〜Ｗ
ＣＩ・・・テストワード線、且５Ｏ＝ＢＳｎ・・・相補
センスビット線、ＣｃＯ〜Ｃｃｌ・・・チエツクビット
用情報蓄積キャパシタ（チエツクビット）、ＱｃＯ〜Ｃ
ｃｌ・・・チエツクビット用選択ＭＯ５ＦＥＴ、ＳＰ、
ＳＮ・・・コモンソース練、Ｑｌ−Ｑａ・・・Ｐチャン
ネルＭＯＳＦＥＴ、Ｑｌ　Ｉ　ＮＱ２２・・・Ｎチャン
ネルＭＯ５ＦＥＴ、Ｎｌ・・・ＣＭＯＳインバータ回路
。 ＲＡＤ・・・ロウアドレスデコーダ、ＣＡＤ・・・カラ
ムアドレスデコーダ、ＲＡＢ・・・ロウアドレスデコー
ダ、ＲＦＣ・・・リフレフシュアドレスカウンタ、ＣＡ
Ｂ・・・カラムアトレスハンファ、１１０・・・データ
入出力＠路、ＴＧ・・・タイミング発生回路。 第 図 第 図 テスト開始 テス１社Ｉ′

Claims (1)

1. 【特許請求の範囲】 １、複数のビット線を含むメモリアレイと、上記ビット
   線に対応して設けられるテスト用の情報蓄積手段及びカ
   ラム選択用の第１のスイッチ手段と、上記ビット線と対
   応する上記情報蓄積手段及び第１のスイッチ手段との間
   にそれぞれ設けられる第２のスイッチ手段とを具備する
   ことを特徴とする半導体記憶装置。 ２、上記情報蓄積手段は、所定のテストサイクルが行わ
   れるとき、上記第１のスイッチ手段を介して選択的にア
   クセスされるものであって、上記第２のスイッチ手段は
   、上記テストサイクルが行われるとき、オフ状態とされ
   るものであることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、上記半導体記憶装置は、上記第２のスイッチ手段を
   介して対応する上記ビット線に選択的に接続される複数
   の単位増幅回路を具備するものであることを特徴とする
   特許請求の範囲第１項又は第２項記載の半導体記憶装置
   。 ４、上記半導体記憶装置は、シェアドセンス方式を採る
   ダイナミック型ＲＡＭであって、上記第２のスイッチ手
   段は、シェアドＭＯＳＦＥＴであり、上記情報蓄積手段
   は、テストワード線に結合されるダイナミック型メモリ
   セルであることを特徴とする特許請求の範囲第１項、第
   ２項又は第３項記載の半導体記憶装置。 ５、複数の相補ビット線を含むメモリアレイと、上記相
   補ビット線の非反転及び反転信号線に対応して設けられ
   かつ択一的にアクセスしうる第１及び第２の情報蓄積手
   段と、上記相補ビット線と上記第１及び第２の情報蓄積
   手段との間に設けられる第２のスイッチ手段とを具備す
   ることを特徴とする半導体記憶装置。 ６、上記第１及び第２の情報蓄積手段には、所定のテス
   トサイクルが行われるとき、対応する上記非反転又は反
   転信号線の保持レベルが上記第２のスイッチ手段を介し
   て転送されるものであって、上記半導体記憶装置は、上
   記第１及び第２の情報蓄積手段に転送された保持レベル
   を所定の基準電位をもとに判定するレベル判定回路を具
   備するものであることを特徴とする特許請求の範囲第５
   項記載の半導体記憶装置。 ７、上記半導体記憶装置は、シェアドセンス方式を採る
   ダイナミック型ＲＡＭであって、上記第２のスイッチ手
   段は、シェアドＭＯＳＦＥＴであり、上記レベル判定回
   路は、センスアンプの単位増幅回路であり、上記第１及
   び第２の情報蓄積手段は、第１及び第２のテストワード
   線に結合されるダイナミック型メモリセルであることを
   特徴とする特許請求の範囲第５項又は第６項記載の半導
   体記憶装置。 ８、上記単位増幅回路の非反転及び反転入出力ノードは
   、第１及び第２の電源電圧のほぼ中間レベルにプリチャ
   ージされるものであって、上記基準電位は、上記プリチ
   ャージレベルであることを特徴とする特許請求の範囲第
   ５項、第６項又は第７項記載の半導体記憶装置。