1267867 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體記億體設計技術；以及特 別是有關於一種半導體裝置之行修復技術（column repair technology) 0 【先前技術】 大部分的記憶體裝置（包括一隨機存取記憶體（random access memory，RAM)具有一個璋。而一個埠具有複數個輸 入/輸出接腳組。換句話說，上述記憶體裝置只具有一個 做爲與晶片組交換資料用之埠。然而，在最近幾年中，上 述記憶體裝置與上述晶片組間之功能區分已變得模糊不 淸，而且已考慮將上述晶片組與上述記憶體裝置整合在一 起。此技術需要一多埠記億體裝置，其可直接與周邊圖形 裝置（peripheral graphic devices)、CPU 等交換資料。爲了 達成此一多璋記憶體裝置，複數個埠中之任何一個璋必須 能提供對所有記憶體單元之存取。 第1圖係描述一 25 6M多埠動態隨機存取記憶體（25 6M multi-port DRAM)之架構的一方塊圖，其係揭露於2003年 12月17日由相同申請人所提出之韓國專利申請案第 2003-92375 號中。 參考第1圖，上述25 6M多璋動態隨機存取記憶體包 括複數個記億體單元及複數個列解碼器RDEC。上述25 6M 多埠動態隨機存取記憶體包括複數個排組 bankO-bankl5 、一控制方塊100、複數個璋P〇rt0-port7、第一至 第四總體資料匯流排GI〇_UL、GIO —UR、GI〇 —DL、GI0 — DR、 1267867 第一及至第二總體資料匯流排連接方塊、複數個傳送匯流 排TB、複數個傳送匯流排連接方塊TG、複數個匯流排連 接方塊TL以及複數個資料傳送方塊QTRX ° 在一列方向（圖式中之右及左方向）將多達一預先數目 之上述複數個排組bank0-bankl5配置於一核心區域（core area)之四個分割區（象限（quadrants))中。 上述控制方塊100係配置於上述第一 /第三象限與上 述第二/第四象限之間，用以將上述核心區域分割成兩個 區。上述控制方塊100使用一輸入命令、位域等以產生一 內部命令信號、一內部位址信號及一控制信號’以及控制 上述記億體裝置之個別元件。 上述複數個璋P 〇 r 10 - ρ 〇 r 17係配置在上述個別象限之 邊緣部分，以及用以與不同目標裝置單獨通信。 上述第一至第四總體資料匯流排 GI〇_UL、GI〇 —UR、 GI〇_DL、GI0_DR係朝著一列方向配置於對應個別象限之 每一排組與每一埠之間，以及實施一平行資料傳送。 上述第一及第二總體資料匯流排連接方塊PR_U及 PR_D係設置於兩個在列方向彼此相鄰的總體資料匯流排 之間，以及用以選擇性地連接上述兩個總體資料匯流排。 上述複數個傳送匯流排TB係朝每一排組之行方向（圖 中之上下方向）來配置，以及用以在上述複數個排組內部 實施一資料傳送。 上述複數個傳送匯流排連接方塊TG係朝著一行方向 配置於兩個彼此相鄰的排組之間，以及選擇性地連接上述 兩個傳送匯流排TB。 1267867 上述複數個匯流排連接方塊TL係配置於上述象限中 之每一排組與每一總體資料匯流排之間（其中上述象限用 以容納上述每一排組），以及用以在上述對應傳送匯流排TB 與上述對應總體資料匯流排之間實施資料交換。 上述複數個資料傳送方塊QTRX係設置於上述象限中 之每一埠與每一總體資料匯流排之間（其中上述象限係用 以容納上述每一璋），以及用以在上述對應埠與上述對應 總體資料匯流排之間實施資料傳送/接收。 現將描述上述25 6M多埠動態隨機存取記憶體之詳細 結構。 上述16個排組bankO-bankl5之每一排組包括16M動 態隨機存取記憶體單元（8k(列）x 2k(行））及上述列解碼器 RDEC。每一排組包括在一典型動態隨機存取記憶體核心 中所需之核心電路（例如：一位元線感測放大器及等化器 (equalizer))。上述排組 bankO-bankl5係配置於四個象限 中，每一象限包括四個在一列方向上之排組。詳而言之， 上述排組bankO、 bank2、 bank4、 bank6係配置於上述核心 區域之第一象限（左上區）中，以及上述排組bank8、banklO、 bankl2、bankl4係配置於上述核心區域之第二象限（右上 區）中。同樣地，上述排組 bankl、bank3、bank5、bank7 係配置於上述核心區域之第三象限（左下區）中，以及上述 排組 b a n k 9、b a n k 1 1、b a n k 1 3、b a n k 1 5係配置於上述核心 區域之第四象限（右下區）中。同時，最好將在每一排組之 一側上的每一列解碼器RDEC與一相鄰排組之列解碼器 RDEC配成一對。將每一頁（行）分割成爲四個區段，每一 1267867 區段係由5 1 2個單元所組成。 上述控制方塊1 00使用以一封包形式傳送之命令與位 址來產生內部命令信號、內部位址信號及控制信號，以及 控制上述記憶體裝置之個別元件。在此，上述內部命令信 號包括一內部啓動命令信號（ACT)、一內部非啓動命令信 號（PCG)、一內部讀取命令信號（RD)、一內部寫入命令信 號（WD)等。上述內部位址信號包括一啓動陣列位址 (AAA)、一非啓動陣歹[J位址（PAA)、一讀取陣歹[J位址（RAA)、 一寫入陣列位址（WAA)、一列位址（RA)、一讀取區段位址 (RSA)、一寫入區段位址（WSA)等。上述控制信號包括一傳 送閘控制信號（TGC)、一管線暫存器旗標信號（PRFG)、一 管線暫存資料驅動信號（DP)、一 DRAM核心模式旗標信號 (DTM)等。 上述複數個ί阜port0-port7係配置在上述個別象限之 晶粒邊緣部分，每一象限包括兩個埠。上述晶粒邊緣部分 代表一主軸部分，其由上述對應象限之所有排組所共用。 詳而言之，上述埠portO及port2係配置在上述第一象限 中，以及上述埠port4及port6係配置在上述第二象限中。 上述ί阜portl及p〇rt3係配置在上述第三象限中，以及上 述填port5及port7係配置在上述第四象限中。每一 ί阜支 援一串列I/O介面，以及用以與不同目標裝置（例如：晶片 組、圖形晶片等）單獨通信。同時，在上述埠port0-p〇rt7 係配置成用以支援上述串列I/O介面之情況中，上述埠 port0-port7之每一埠包括複數個對應於資料、位址及命令 之墊片、一用以緩衝傳送至上述墊片之傳送/接收信號的 1267867 墊片緩衝器（一讀取緩衝器及一寫入緩衝器）、一用以解碼 上述所要接收之資料的解碼器、一用以編碼上述所要傳送 之資料的編碼器以及一用以將一接收信號資料轉換成爲一 平行資料及將一所要傳送之平行資料轉換成爲一串列資料 之資料轉換器。 上述第一總體資料匯流排GIO_UL係配置於上述第一 象限之排組與埠之間，以及上述第二總體資料匯流排 GIO — UR係配置於上述第二象限中。上述第三總體資料匯 流排GIO_DL係配置於上述第三象限中，以及上述第四總 體資料匯流排GIO_DR係配置於上述第四象限中。上述第 一至第四總體資料匯流排GI〇_UL、GI〇_UR、GI〇_DL及 GI〇_DR係雙向資料匯流排（5 12-位元），其分別連接至上述 對應象限之排組、埠及總體資料匯流排連接方塊PR_U及 PR_D。 同時，上述第一及第二總體資料匯流排GIO_UL及 GI〇_UR可經由上述第一總體資料匯流排連接方塊PR_U 而彼此連接，以及上述第三及第四總體資料匯流排GIO_DL 及GIO_DR可經由上述第二總體資料匯流排連接方塊PR_D 而彼此連接。上述第一及第二總體資料匯流排連接方塊 PR_U及PR_D包括複數個雙向管線暫存器，其與上述總體 資料匯流排之線的數目（5 12)—致。 同樣地，上述傳送緩衝器T B係區域資料匯流排，用 以連接上述對應排組之位元線感測放大器及匯流排連接方 塊TL。上述傳送匯流排TB之線的數目相同於對應一區段 之單元的數目（例如：5 12)，以及上述傳送匯流排TB係以差 1267867 動匯流排（differential bus)來配置。 上述傳送匯流排連接方塊TG可以複數個MOS電晶體 來配置，其中上述MOS電晶體之數目相同於上述傳送匯 流排T B之線的數目。因爲上述傳送匯流排τ B係差動匯 流排’所以一傳送匯流排連接方塊TG能以5 1 2對之M〇S 電晶體來配置。爲了此理由，將上述傳送匯流排連接方塊 TG稱之爲一傳送閘（transfer gate)。 同樣地’上述匯流排連接方塊TL總共包括1 6組，每 一組係5 1 2個傳送鎖存器。每一傳送鎖存器具有一讀取匯 流排連接電路（DRAM之一 I/O感測放大器）以及一寫入匯 流排連接電路（DRAM之一寫入驅動器）。在此，上述讀取 匯流排連接電路包括一用以感測及鎖存施加至上述傳送匯 流排之一讀取資料的讀取感測放大器以及一用以將上述鎖 存資料驅動至上述對應排組所屬之象限的總體資料匯流 排。上述寫入匯流排連接電路包括一用以感測及鎖存施加 至上述總體資料匯流排之一寫入資料的寫入鎖存器以及一 用以將上述寫入資料驅動至上述傳送匯流排TB之寫入驅 動器。 上述資料傳送方塊QTRX包括一用以將施加至一對應 埠之寫入資料傳送至上述總體資料匯流排之發送器（QTx) 以及一以接收來自上述總體資料匯流排所施加之讀取資料 並將上述讀取資料傳送至一對應埠之接收器（QRx)。 雖然未顯示於圖中，但是256M多埠DRAM更包括一 電壓產生器，一測試邏輯電路以及各種墊片。上述電壓產 生器係設置在上述晶粒之每一邊緣部分上以及配置成用以 -11- 1267867 接收一外部電壓，以產生一內部電壓。上述測試電路係配 置於對應上述第一及第二象限之埠間及對應於上述第三及 第四象限之埠間。上述墊片包括一配置在上述晶粒之邊緣 部分上之時鐘墊片（clock pad)。 從上述控制方塊1 0 0延伸至上述對應排組之命令線 (ACT、PCG、RD、WD)及位址線（AAA<0:1>、PAA<0:1>、 RAA<0:1>、RA<0:12>、RSA<0:1>)係提供於上述個別象限 中。從上述控制方塊1 00延伸至上述傳送匯流排連接方塊 TG之傳送閘控制線（TGC<0:3>)係提供於上述控制方塊1〇〇 之右側及左側。 第2圖係描述第1圖之2 5 6M多埠DRAM中之區段及 傳送匯流排TB的方塊圖。 參考第2圖，如同一般DRAM，上述256M多埠DRAM 包括複數個記憶體單元陣列200及複數個位元線感測放大 器陣列2 1 0。有鑑於一記憶體單元陣列200，對一對傳送 匯流排 ΤΒ<0>& 丁61)<0>連接至四個位元線感測放大器 BLSA，其中上述四個位元線感測放大器BLSA係配置在上 述記憶體單元陣列200之上下部分中（參考一方框A)。上 述四個位元線感測放大器BLSA係藉由不同區段選擇信號 SGS<0:3>所控制。上述區段選擇信號係一對應於上述一般 DRAM之行選擇信號（Yi)的信號。在2k行之情況中，如果 選擇一列及一區段，則同時選擇5 1 2個單元，以便可完成 與上述對應512-位元傳送匯流排TB<0:511>之資料交換。 同時，對應於上述第一象限之每一排組的傳送匯流排 TB可經由上述傳送閘TG連接至對應於上述第三象限之每 -12- 1267867 一排組的傳送匯流排ΤΒ，其中上述每一排組係配置在相 同的行軸（將5 1 2個傳送閘TG配置成一組，以及總共提供 8組）。換句話說，上述傳送閘TG係配置在對應於設置在 相同行軸之排組（其定義成一陣列）的傳送匯流排ΤΒ之間， 以及選擇性地連接兩個傳送匯流排ΤΒ。從上述控制方塊 100產生一用以控制上述傳送閘TG之控制信號TGC。 現將描述上述25 6Μ多埠DRAM之操作。 第3A及3B圖分別描述第2圖所示之256M多埠DRAM 之一正規讀取路徑及一正規寫入路徑。 首先，將描述一從上述排組bankO之一特定區段經由 上述埠portO讀取512-位元資料之操作。 參考第 3A圖，如果以一封包形式經由上述埠portO 施加相關於一讀取操作之命令及位址，則上述控制方塊1 00 針對上述排組 bankO產生一內部啓動命令信號（ACT)、一 啓動陣列位址（AAA)以及一列位址（RA)及啓動一特定列（字 元線（WL))。然後，上述控制方塊100針對上述排組bankO 產生一內部讀取命令信號（RD)、一讀取陣列位址（R A A)以 及一讀取區段位址（RS A)。上述位元線感測放大器 BLS A 感測及放大一對應於上述讀取區段位址（RS A)之區段的 5 12-位元資料，藉此驅動上述傳送匯流排TB及TBb。同 時，上述排組bankO之匯流排連接方塊TL感測一施加至 上述排組bankO之傳送匯流排TB的讀取資料以及將資料 驅動至上述第一總體資料匯流排GI0_UL。然後，將傳送 至上述第一總體資料匯流排GI0_UL之讀取資料經由對應 於上述埠portO之資料傳送方塊QTRX的接收器（QRx)儲存 1267867 在上述瑋portO之讀取緩衝器中。將儲存在上述讀取緩衝 器中之資料轉換成爲一預定單元之封包以及以串列方式傳 送至連接上述埠p〇rtO之目標裝置。之後，上述控制方塊 100產生一內部非啓動命令信號（PCG)及一非啓動陣列位址 (PAA)，以不啓動上述對應陣列之列。在此時，上述對應 陣列之傳送匯流排連接方塊TG變成一關閉狀態，以便上 述排組bankO之傳送匯流排TB及TBb與設置於上述相同 陣列中之排組b a n k 1的傳送匯流排τ B及T B b斷接。元件 符號"BL"& nBLb"代表位元線對，一元件符號”τ”代表一單 元電晶體，以及一元件符號"C "代表一單元電容器。 接下來，將描述一使512-位元資料經由上述埠port〇 寫入上述排組bankO之一特定區段的操作。 參考第3B圖，如果以一封包形式經由上述埠ρ〇η〇 施加有關於一寫入操作之命令、位址及資料，·則上述控制 方塊100針對上述排組bankO產生一內部啓動命令信號 (ACT) ' —啓動陣歹[]信號（AAA)及一歹ij位址（RA)，以及啓動 一特定列（字元（W L))。然後，上述控制方塊1、〇 〇針對上述 排組bankO產生一內部寫入命令信號（WT)、一寫入陣列位 址（WAA)以及一寫入區段位址（WSA)。在此時，藉由一排 程將儲存在上述埠portO之寫入緩衝器中的512-位元資料 寫入對應於上述寫入區段位址（WSA)之一區段（512個記憶 體單元）。將在上述璋port〇上轉換成上述平行資料之資料 經由上述資料傳送方塊 QTRX之發送器（QTx)載入上述第 一總體資料匯流排GI〇_UL，並且將其經由上述排組bankO 之匯流排連接方塊TL驅動至上述排組bankO之傳送匯流 -14- 1267867 排TB及TBb。將載入上述排組bankO之傳送匯流排TB及 TBb的資料經由對應於上述寫入區段位址（WSA)之位元線 感測放大器B LS A儲存在5 1 2個記憶體單元中。之後，上 述控制方塊100產生一內部非啓動命令信號（PCG)以及一 非啓動陣列位址（PAA)，以不啓動上述對應陣列之列。 第4A及4B圖分別描述第2圖之25 6M多埠DRAM的 —交互讀取路徑（cross read path)及一交互寫入路徑（cross write path) 〇 首先，將描述一從上述排組bankO之一特定區段經由 上述埠portl讀取512-位元資料之操作。 參考第4 A圖，所有操作係相似於上述正規讀取操作。 不同之處在於：上述對應陣列之傳送匯流排連接方塊TG係 處於打開狀態，以便在相同陣列中上述排組bankO之傳送 匯流排TB及TBb連接至上述排組bankl之傳送匯流排TB 及 TBb ° 同時，將位於上述排組bankl之傳送匯流排TB及TBb 的資料依序經由上述排組b a n k 1之匯流排傳送方塊TL、 上述弟二總體資料匯流排G10 — D L、上述璋p 〇 r 11之資料傳 送方塊QTRX及上述埠portl傳送至上述目標裝置。 接下來，將描述一將 5丨2 -位元資料經由上述璋 p 〇 r 11 寫入上述排組bankO之一特定區段的操作。 參考第4 B圖，所有操作相似於上述正規寫入操作。 不同之處在於：上述對應陣列之傳送匯流排連接方塊TG係 處於一打開狀態，以便在相同陣列中上述排組bankO之傳 达匯iiL·排T B及T B b連接至上述排組b a n k 1之傳送匯流排 1267867 TB 及 TBb。 在此情況中’將供應至上述埠portl之資料依序經由 上述埠port 1之匯流排傳送方塊TR、上述第三總體資料匯 流排GIO_DL及上述排組bankl之匯流排連接方塊TL載 入上述排組bankO之傳送匯流排TB及TBb。下面程序係 相同於上述正規寫入操作。 同時，在需要在上述第一總體資料匯流排GIO_UL及 上述第二總體資料匯流排GIO_UR間交換資料的情況中， 上述兩個總體資料匯流排係經由上述第一總體資料匯流排 連接方塊PR — U來連接。在需要在上述第三總體資料匯流 排GIO —DL及上述第四總體資料匯流排GIO_DR間交換資 料的情況中’上述兩個總體資料匯流排線係經由上述第二 總體資料匯流排連接方塊PR_D來連接。 因爲上述所提出之 25 6M 多瑋 DRAM 可在所有璋 portO-ρ〇π7上存取所有區段以及亦可經由複數個埠來提供 一單獨存取，所以可在一範圍內有多個存取，其中在上述 範圍中不會重複使用上述總體資料匯流排。同樣地，上述 25 6M多埠DRAM可在上述核心區域之個別象限中經由上 述新架構之應用以並列方式來處理5 1 2-位元資料，以及在 上述複數個埠上以串列方式來輸入/輸出資料。因此，使 一佈置區域之增加爲最小化，使封裝簡單化，以及大大地 增加頻寬，而不會在資料匯流排上之資料線間造成偏斜 (skew)。 同時，一半導體裝置（例如：上述多埠記憶體裝置）很 難實施一行修復（column repair)，其中可使相關於一行位 -16- 1267867 址之大數目（256或5 12)行選擇線（yi)致能。 第 5圖描述依據習知技藝之一行冗餘方案（column redundancy scheme)0 參考第5圖，在發生一行故障之情況中，依據上述習 知技藝之行冗餘方案切斷相關於一故障行位址之一熔絲 組，以及將一輸入行位址與上述切斷熔絲組之位址比較’ 以便致能上述行選擇線（yi)。如果上述輸入行位址相等於 上述切斷熔絲組之位址，則啓動一 "yikillb"信號，藉此使 一正常行選擇線（yi)失能及致能一冗餘行選擇線（yi)。 、 像這樣，當致能相關於一行位址之行選擇線（yi)的數 目較小時，依據上述習知技藝之行冗餘方案係非常有用 的。然而，在增加上述行選擇線（yi)之數目的情況中，亦 會增加上述冗餘單元之大小，因此增加行冗餘所用之備用 單元所佔據的面積以及降低修復效率。 再者，依據上述習知技藝之行冗餘方案無法應用於一 不具有行位址之半導體記憶體裝置中。 【發明內容】 因此，本發明之一目的在於提供一種具有行冗餘結構 之多埠記憶體裝置，其中在使相關於一行位址之大數目的 行選擇線致能時，本發明之多璋記憶體裝置可最小化一半 導體記憶體裝置及最小化一晶片面積之增加。 本發明之一觀點中，提供一半導體記億體裝置，其包 括一正規匯流排連接裝置，用以在每一排組之總體資料匯 流排與區域資料匯流排間傳送/接收資料；一冗餘匯流排連 接裝置，用以在每一排組之總體資料匯流排與區域資料匯 -17- 1267867 流排間傳送/接收資料；一熔絲組，具有一故障行之物理位 置資訊；以及一開關裝置，其對應於上述故障行，用以選 擇性地將上述正規匯流排連接裝置與上述冗餘匯流排連接 裝置之輸出連接至上述整體資料匯流排，以回應上述故障 行之物理位置資訊。 在本發明之另一觀點中，提供一半導體記億體裝置， 其包括複數個傳送鎖存器組，每一鎖存器組具有對應於預 定-位元傳送匯流排之傳送鎖存器及對應於左右冗餘傳送 匯流排之冗餘傳送鎖存器，其中上述傳送鎖存器組包括一 左半方塊與一右半方塊，上述左半方塊包括：複數個開關 方塊，用以接收複數個正規I/O與一冗餘I/O;以及一左側 行冗餘位址熔絲組電路/解碼器，用以使一故障行之I/O失 能及提供用以將上述冗餘I/O轉換成爲一對應物理位置之 資訊，上述右半方塊包括：複數個開關，用以接收複數個 正規I/O及一冗餘I/O;以及一右側行冗餘位址熔絲組電路/ 解碼器，用以使一故障行之I/O失能及提供用以將上述冗 餘I/O轉換成一對應物理位置之資訊。 依據本發明之行冗餘可應用於具有此一結構之半導體 記憶體裝置，以便致能相關於一行位址之許多行選擇線， 以及亦可應用於沒有存在一故障行位址之情況中。因此， 可改善上述冗餘效率及可防止上述晶片面積之增加。 從下面較佳實施例之說明並配合所附圖式可更了解本 發明之上述及其它目的以及特徵。 【實施方式】 以下，將配合所附圖式來詳細說明本發明。 -18- 1267867 第6圖係描述依據本發明一實施例之一多埠記憶體裝 ®的行冗餘方案之方塊圖。 參考第6圖，在一 16M單元陣列（排組側）6〇〇之情況 中’依據本發明一多埠記憶體裝置包括8個傳送鎖存器組 620 ’每一傳送鎖存器組具有對應於64 _位元傳送匯流排Τβ 之64個鎖存器TL以及對應於左右冗餘傳送匯流排rtbl 及rtbr之兩個冗餘傳送鎖存器RTL。換句括說，每64 個傳送鎖存器TL配置有上述兩個冗餘傳送鎖存器rtL。64 個資料D Q係在66個傳送鎖存器TL與上述總體資料匯流 排GI〇間做交換。元件符號"6丨〇 ”代表一嗥/ p r。 第7圖係第6圖所示之66-傳送鎖存器組（66 TL)的方 塊圖。 參考第7圖’將上述6 6-傳送鎖存器組620分割成兩 個半方塊。使上述半方塊變成一行冗餘單元方塊。 在一 6 6 -傳送鎖存器組7 0 0中，一左半方塊包括用以 接收32個正規I/O及一冗餘i/〇ri〇r之32個開關方塊 7 1 0、以及用以使一故障行之I/O失能及提供用以將上述 冗餘I/O轉換成爲一對應物理位置之資訊的一左側行冗餘 位址（YRA)熔絲組電路/解碼器7 20。 一右半方塊包括用以接收32個正規I/O及一冗餘I/O RIOR之32個開關方塊715、以及用以使一故障行之I/O 失能及提供用以將上述冗餘I/O轉換成爲一對應物理位置 之資訊的一右左側行冗餘位址（YRA)熔絲組電路/解碼器 72 5 ° 第8圖係描述第7圖之半方塊的方塊圖。 -19- 1267867 參考第8圖，每一個半方塊包括：4個正規傳送鎖存器 組800、802、804及806，每一正規傳送鎖存器組連接至 8對傳送匯流排TB及TBb及輸出8-位元正規I/O 8TLIO; 一冗餘傳送鎖存器R T L，其連接至一對冗餘傳送匯流排r τ B 及RTBb及輸出1-位元冗餘i/〇irtLI〇；4個冗餘1/〇開關 部810、8 12、8 14及8 16，用以選擇性地輸出上述8_位元 正規I/〇8丁丄1〇及卜位元冗餘i/〇irtlIO至8-位元總體 資料匯流排線8DQ，以回應從上述左側行冗餘位址（YRA) 熔絲組電路/解碼器720所輸出之行冗餘位址致能信號 YRAEN<0:3>、行冗餘位址信號YRAD<0:7>及冗餘測試模 式旗標信號TM —YRED;以及一測試模式冗餘I/O開關部 818，用以輸出1-位元冗餘I/O 1RTLIO至1-位元測試模式 總體資料匯流排線DQTM，以回應上述冗餘測試模式旗標 信號TM — YRED。元件符號” 8 20 π代表一埠/PR。同樣地，上 述冗餘測試模式旗標信號TMJRED係一測試模式信號， 用以提供相同於上述切斷熔絲（cut-out fuse)在上述熔絲組 電路之一熔絲實際上未切斷之狀態。 第9圖係第8圖所示之冗餘I/O開關部的電路圖。 參考第9圖，上述冗餘I/O開關部810、812、814或 816包括一 PM0S電晶體MP1 1，其連接於一電源端與一節 點η 1之間及具有一接收上述行冗餘位址致能信號YRAEN 之閘極；一 NM0S電晶體ΜΝ 12，其連接至一接地端及具有 一接收上述行冗餘位址信號YRAD之閘極；一 NM0S電晶 體ΜΝ11，其連接於上述NM0S電晶體ΜΝ12與上述節點nl 之間及具有一接收上述行冗餘位址致能信號YRAEN之閘 1267867 極；一反相器INVll，用以反向一供應至上述節點nl上之 信號；一 PMOS電晶體MP12，其連接於上述電源端與上述 節點nl之間及具有一接收上述反相器INV 11之輸出的閘 極；一 NOR閘N0R11，具有用以接收上述反相器INV11之 輸出及上述冗餘測試模式旗標信號TM_YRED之輸入端；一 NOR閘N0R12，具有用以接收上述節點nl之信號及上述 冗餘測試模式旗標信號TM_YRED的輸入端；一 NMOS電晶 體MN13，其連接於上述正規I/O TLIO及上述總體資料匯 流排DQ之間及具有一接收上述NOR閘N0R1 1之輸出的 閘極；以及一NMOS電晶體MN 14，其連接於上述冗餘I/O RTUO及上述總體資料匯流排DQ之間及具有一接收上述 NOR閘N0R12之輸出的閘極。 換句話說，上述冗餘I/O開關部810、812、814及816 連接上述正規I/O TLI0及上述總體資料匯流排DQ或者連 接上述冗餘I/O RTLI0及上述總體資料匯流排DQ，以回 應從上述左側行冗餘位址（YRA)熔絲組電路/解碼器720輸 出之行冗餘位址致能信號 YRAEN<0:3>、行冗餘位址信號 YRAD<0:7>及冗餘測試模式旗標信號TM — YRED。 第10圖係第7圖所示之熔絲組電路的電路圖，以及 第1 1圖係第7圖所示之解碼器的方塊圖。 參考第1 0圖，上述熔絲組電路包括複數個連接至上 述電源端 VDD 之熔絲 YAF0、YAF1、YAF2、YAF3、YAF4 及YRENF以及複數個具有不同組合之熔絲連接的YRA方 塊。 在此，每一 YRA方塊連接於一熔射與上述接地端之 1267867 間，以及包括~ NMOS電晶體MN15，其具有一接收一導 通信號（？〇〜6 1‘-1^$丨21^1)?〜]：1^之閘極；一反相器11^\/12，其 連接至一對應熔絲；以及一 NMOS電晶體MN16，其具有一 接收上述反相器INV 1 2之輸出的閘極。 參考第1 1圖，上述解碼器包括一第一解碼器9 1 0， 用以解碼上述行冗餘位址致能信號 YRAEN，以回應上述 行冗餘位址信號丫尺么<3:4>及輸出上述行冗餘位址致能信 號YRAEN<0:3>;以及一第二解碼器915，用以解碼上述行 冗餘位址信號 YRA<0:2>及輸出上述行冗餘位址信號 YRAD<0:7>。 雖然在此實施例中描述上述多璋記憶體裝置之行修 復，但是依據本發明之行冗餘方案可應用於具有此一結構 之半導體記憶體裝置，以便致能相關於一行位址之許多行 選擇線，以及亦可應用在沒有存在一故障行位址之情況 中。因此，可改善上述冗餘效率及可防止上述晶片面積之 增加。 本專利申請案包含有關於2004年5月6日在韓國專 利局所提出之韓國專利申請案第2 0 0 4 - 3 1 9 6 4號之標的，在 此以提及方式倂入上述專利申請案之整個內容。 雖然以特定實施例來描述本發明，但是熟知該項技藝 者可明顯了解到，在不脫離所附申請專利範圍所界定之本 發明的精神及範圍內，可做各種變化及修飾。 【圖式簡單說明】 第1圖描述韓國專利申請案第2003 - 9 2 3 7 5號所揭露 之一 25 6M多埠DRAM的架構； 1267867 第2圖係描述在第1圖之256M多埠DRAM中一區段 及一傳送匯流排TB的方塊圖； 第3A圖描述第2圖所述之256M多埠DRAM的一正 規讀取路徑； 第3B圖描述第2圖所述之2 5 6M多埠DRAM的一正 規寫入路徑； 第4A圖描述第2圖所述之2 5 6M多埠DRAM的一交 互讀取路徑； 第4B圖描述第2圖所述之25 6M多埠DRAM的一交 互寫入路徑； 第5圖描述依據習知技藝之一行冗餘方案； 第6圖係描述依據本發明一實施例之一多埠記憶體裝 置的行冗餘方案之方塊圖； 第7圖係第6圖所示之一 66-傳送鎖存器組的方塊圖； 第8圖係描述第7圖之一半方塊的詳細結構之方塊圖； 第9圖係第8圖所示之一冗餘I/O開關部的電路圖； 第1 0圖係第7圖所示之一熔絲組電路的電路圖；以及 第1 1圖係第7圖所示之一解碼器的方塊圖。 元件符號說明 100 控制方塊 200 記憶體單元陣列 210 位元線感測放大器陣列 6 0 0 1 6 Μ單元陣列
610 if /PR 620 傳送鎖存器組 1267867 700 66-傳送鎖存器組 ‘ 7 10 開關方塊 715 開關方塊 720 左側行冗餘位址（YRA)熔絲組電路/解碼器 725 右左側行冗餘位址（YRA)熔絲組電路/解碼器 800 正規傳送鎖存器組 802 正規傳送鎖存器組 804 正規傳送鎖存器組 806 正規傳送鎖存器組 810 冗餘I/O開關部 812 冗餘I/O開關部 8 14 几餘I / 0開關部 8 16 冗餘I/O開關部 818 — 測試模式冗餘I/O開關部 820 璋/PR 910 第一解碼器 915 第二解碼器 bankO-bank15 排組 BL 位元線對 BLb 位元線對 C 單元電容器 DQ 64個資料 DQTM 1 -位元測試模式總體資料匯流排線 GIO_DL 總體資料匯流排 -24- 1267867 GIO_DR 總體資料匯流排 GIO__UL 總體資料匯流排 GIO__UR 總體資料匯流排 INV1 1-12 反相器 MP1 1-12 PMOS電晶體 MN1 1>16 NMOS電晶體 N0R1 1-12 NOR閘 port0-port7 埠 PR_D 第二總體資料匯流排連接方塊 PR-U 第一總體資料匯流排連接方塊 PWRUP 導體信號 RDEG 列解碼器 RIOR 冗餘I/O RTB 冗餘傳送匯流排 RTBb 冗餘傳送匯流排 RTBL 左冗餘傳送匯流排 RTBR 右冗餘傳送匯流排 RTL 冗餘傳送鎖存器 RTLIO 1-位元冗餘I/O SGS 區段選擇信號 T 單元電晶體 TB 傳送匯流排 TBb 傳送匯流排 TG 傳送匯流排連接方塊 -25- 1267867
TL 匯 流 排 連 接 方 塊 TLIO 8-位 元 正 規 I/O TM_YRED 冗 餘 測 試 模 式 旗 標 信號 WL 字 元 線 yi 行 之巳巳 擇 線 yikillb 信 號 YAFO-4 熔 絲 YRAO-4 行 冗 餘 位 址 信 號 YRADO-7 行 冗 餘 位 址 信 號 YRAEN 行 冗 餘 位 址致 能 信 號 YRENF 熔 絲
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