KR100316180B1 - 반도체기억소자의x-디코더회로 - Google Patents

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Abstract

본 발명은 반도체 기억소자의 X-디코더 회로에 관한 것으로, X-디코더 프리차지 신호(Xdpb)를 Vpp 전위로 사용해야 하는 단점을 극복하기 위해서 Vpp 전위 쉬프트(shifter)를 구현함으로써, Vpp 전위의 로딩(loading) 감소로 Vpp 발전기의 면적을 줄 일뿐 아니라 전류소모를 줄이는 효과가 있다.

Description

반도체 기억소자의 X-디코더 회로
본 발명은 반도체 기억 소자의 X-디코더 회로에 관한 것으로, 특히 X-디코더프리차지 신호(Xdpb)를 Vpp 전위로 사용해야 하는 단점을 극복하기 위해서 Vpp 전위 쉬프트(shifter)를 구현한 반도체 기억 소자의 X-디코더 회로에 관한 것이다.
제1도는 종래의 NMOS 드라이버를 사용한 X-디코더 회로로서, 전원전압(Vcc) 및 노드(N1) 사이에 접속되며 게이트로 X-디코더 프리차지(X-decoder precharge) 신호(xdpb)가 인가되는 PMOS트랜지스터(Q1)와, 전원전압(Vcc) 및 상기노드(N1) 사이에 접속되며 게이트로 노드(N4)가 연결된 PMOS트랜지스터(Q2)와, 상기 노드(N1) 및 접지전압(Vss) 사이에 직렬 접속되며 게이트로 각각 어드레스 디코더 신호(AX67, AX23, AX45)가 인가되는 NMOS트랜지스터(Q3∼Q5)와, 상기 노드(N1) 및 상기 노드(N4) 사이에 접속된 인버터(G1)와, 상기 노드(N4) 및 노드(N5) 사이에 접속되며 게이트로 전원전압(Vcc)이 인가되는 NMOS트랜지스터(Q6)와, 상기 노드(N4) 및 노드(N6) 사이에 접속된 인버터(G2)와, 워드라인 구동신호(px<0>) 및 노드(N7) 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(Q7)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N6)에 연결된 NMOS트랜지스터(Q8)와, 상기 노드(N7)에 접속된 워드라인(WL<0>)으로 구성된다.
상기 X-디코더 프리차지 신호(xdpb)가 '하이'이고, 상기 어드레스 디코더 신호(AX67, AX23, AX45)가 하이로 되어 상기 NMOS트랜지스터(Q3내지 Q5)가 액티브되면, 상기 노드(N4;ⓐ)는 '하이', 상기 노드(N6;ⓑ)는 '로우'가 되어 상기 NMOS트랜지스터(Q7)를 턴-온시키고, 상기 NMOS트랜지스터(Q8)를 턴-오프시킨다. 이때 상기 NMOS트랜지스터(Q7)의 게이트 전압은 전원전압(Vcc)-문턱전압(Vtq3)(q3:상기 NMOS트랜지스터(Q6)의 문턱전압)이다. 그리고 나서 워드라인 구동신호(px<0>)가 접지전압(Vss)에서 전원전압(Vcc) 이상의 전압인 Vpp로 상승하면 상기 NMOS트랜지스터(Q7)의 게이트 전압은 부트스트랩핑(Bootstrapping)되어서 Vcc-Vtq3+Vpp로 상승하여 워드라인(WL<0>)을 Vpp로 상승시켜 메모리 셀(Memory Cell)의 데이타를 비트라인에 전달하게 된다.
이와 같은 NMOS트랜지스터를 이용한 워드라인 드라이버 회로는 스피드및 낮은 전원전압(Vcc)의 특성상의 문제점을 갖고 있다.
즉, 상기 NMOS트랜지스터(Q7)의 게이트 전압(Vgq7)이 먼저 전원전압(Vcc)-문턱전압(Vtq3)으로 되고 나서야 워드라인 구동신호(px<i>)가 Vss에서 Vpp로 변할 수 있다는 제약으로 인하여 수 ns의 스피드 지연을 갖게 되고, 또한 상기 NMOS트랜지스터(Q7)의 게이트 전압(Vgq7)은 먼저 전원전압(Vcc)-문턱전압(Vtq6)으로 차지(charge)되는데, 이때 문턱전압(Vtq6)이 너무 커서 낮은 전원전압(Vcc)에서 워드라인의 액티브시의 전압을 충분히 높이기가 힘들어져 낮은 전원전압(Vcc)에서의 특성이 나빠지게 된다.
제3도는 종래의 PMOS 드라이버를 사용한 X-디코더의 회로도로서, Vpp 전위 및 노드(N8) 사이에 접속되며 게이트로 X-디코더 프리차지(X-decoder precharge) 신호(xdpb)가 인가되는 PMOS트랜지스터(Q9)와, Vpp 전위 및 상기 노드(N8) 사이에 접속되며 게이트로 노드(N11)가 연결된 PMOS트랜지스터(Q10)와, 상기 노드(N8) 및 접지전압(Vss) 사이에 직렬 접속되며 각각의 게이트로 어드레스 디코더 신호(AX67, AX23, AX45)가 인가되는 NMOS트랜지스터(Q11∼Q13)와, 상기 노드(N11) 및 상기 노드(N8) 사이에 접속되며 Vpp 전위가 인가되는 인버터(G2)와, 워드라인구동신호(px<0>) 및 노드(N12) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 PMOS트랜지스터(Q14)와, 상기 노드(N12) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS트랜지스터(Q15)와, 상기 노드(N12) 및 접지전압(Vss) 사이에 접속되며 게이트로 제어신호(/AX01<0>)가 인가되는 NMOS트랜지스터(Q16)와, 상기 노드(N12)에 연결된 워드라인(WL<0>)으로 구성된다.
상기 X-디코더 프리차지 신호(Xdpb)가 Vss에서 Vpp로 가고, 어드레스 디코딩부(205)가 액티브되어 상기 노드(N8)를 Vss로 보내면 바로 워드라인 구동신호(px<0>)를 워드라인으로 전달할 수 있다.
그러므로, 상기 워드라인 구동신호(px<0> 또는 <1>,<2>,<3>)를 어드레스 디코딩이 완료되기 이전에 미리 Vpp로 보낼 수 있어서 스피드가 빠르고, NMOS 사용시와 달리 부스트랩핑을 사용하지 않으므로 로우 Vcc특성이 좋게 된다.
상기 NMOS트랜지스터(Q16)는 워드라인(WL<0>)이 동작할 때는 오프되었다가 상기 워드라인(WL<0>)을 디스차지할 때 도움을 주기 위한 NMOS트랜지스터이고, 또한 선택되지 않은 나머지 3개의 워드라인들(즉, X-디코더에는 4개의 워드라인이 있고, 이중 1개만 워드라인 구동신호(px<i>)가 동작해서 온(on)되고 나머지는 오프(off)가 된다)을 오프시키기 위하여 사용되어 진다.
즉, 상기 워드라인(WL<0>)이 선택되면 어드레스 디코더 신호(/AX01<0>=로우, /AX01<1>=/AX01<2>=/AX01<3>=Vcc)로서, 상기 워드라인 구동신호들이 px<1>=px<2>=px<3>=Vss이더라도 PMOS트랜지스터(Q14)이므로, 플로팅된 워드라인(WL<1>,WL<2>,WL<3>)을 접지전압(Vss)으로 고정시켜서 플로팅되지 않게 하는 역할도 가지고 있다.
상기 회로는 상기 X-디코더 프리치지 신호(Xdpb)를 Vpp 전위로 사용해야하고 선택되지 않은 X-디코더의 경우 상기 노드(N8)의 플로팅을 방지하기 위한 인버터(G2) 및 상기 PMOS트랜지스터(Q10)가 필요하게 된다.
참고로, 상기 회로의 경우 X-디코더 프리차지 신호(Xdpb)의 전압이 Vpp가 아니고 Vcc이면, 상기 PMOS트랜지스터(Q9)가 항상 턴-온 상태로 되어 있어서 상기 어드레스 디코딩부(205)가 형성되어 Vpp동작에 나쁜 영향을 미치고, 또한 X-디코더 프리차지 신호(Xdpb)가 Vpp 전위라 할지라도 Vpp의 로딩(loading) 증가로 인한 Vpp 발전기 회로의 면적이 증가하고, 전류소모 또한 증가되고, 디자인 리스크(Design Risk) 또한 증가하게 된다.
따라서 본 발명에서는 X-디코더 프리차지 신호(Xdpb)를 Vpp 전위로 사용해야 하는 단점을 극복하기 위해서 Vpp 전위 쉬프트(shifter)를 구현한 반도체 기억소자의 X-디코더 회로를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 기억소자의 X-디코더 회로는 Vpp 전위와 제1 및 제2 노드 사이에 크로스 커플 구조로 접속된 제1 및 제2 PMOS 트랜지스터와, 상기 제1 노드와 접지전압 사이에 접속되며 게이트로 X-디코더 프리차지 신호가 인가되는 제1 NMOS트랜지스터와, 상기 제1 노드와 접지전압사이에 접속되며 게이트로 상기 제2 노드가 연결된 제2 NMOS트랜지스터로 구성된 Vpp 전위 쉬프트부; 상기 제2 노드와 접지전압 사이에 직렬 접속되며 각각의 게이트로 어드레스 디코딩된 로우 어드레스 조합신호가 인가되는 복수의 제3 NMOS트랜지스터로구성된 어드레스 디코딩부; 및 워드라인 구동신호와 제3 노드 사이에 접속되며 게이트가 상기 제2 노드에 연결된 제3 PMOS트랜지스터와, 상기 제3 노드와 접지전압 사이에 접속되며 게이트가 상기 제2 노드에 연결된 제4 NMOS트랜지스터와, 상기 제3 노드와 접지전압 사이에 접속되며 게이트로 제어신호가 인가되는 제5 NMOS트랜지스터와, 상기 제3 노드에 연결된 워드라인으로 구성된 드라이버부를 구비하는 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참조하여 더 상세히 설명하기로 한다.
제5도는 본 발명의 제1 실시예에 따른 X-디코더의 회로도로서, Vpp 전위와 노드(Nl3,Nl4) 사이에 크로스 커플(cross-coupled) 구조로 접속된 PMOS트랜지스터(Q17,Q18)와, 상기 노드(N13) 및 접지전압(Vss) 사이에 접속되며 게이트에 X-디코더 프리차지 신호(Xdp)가 인가되는 NMOS트랜지스터(Q19)와, 상기 노드(N13) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N14)가 연결된 NMOS트랜지스터(Q20)로 구성된 Vpp 전위 쉬프트부(401)와, 상기 노드(N14) 및 접지전압(Vss) 사이에 직렬 접속되며 게이트로 각각 어드레스 디코더 신호(AX67, AX23, AX45)가 인가되는 NMOS트랜지스터(Q21∼Q23)와, 워드라인 구동신호(px<0>) 및 노드(N17)사이에 접속되며 게이트가 상기 노드(N14)에 연결된 PMOS트랜지스터(Q24)와, 상기 노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N14)에 연결된 NMOS트랜지스터(Q25)와, 상기 노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트로 제어신호(/AX01<0>)가 인가되는 NMOS트랜지스터(Q26)와, 상기 노드 (N17)에 연결된 워드라인(WL<0>)으로 구성된다.
상기 NMOS트랜지스터(Q19)의 게이트로 인가되는 상기 X-디코더 프리차지신호(Xdp)는 상기 노드(N14)를 프리차지시키기 위한 신호로 그 전압은 전원전압(Vcc)이다. 그리고, 상기 노드(N14)는 상기 PMOS트랜지스터(Q24) 및 워드라인 리셋(Reset) 유지를 위한 상기 NMOS트랜지스터(Q25)의 게이트에 연결된다. 상기 X-디코더 프리차지 신호(Xdp)가 접지전압(Vss)으로 상기 NMOS트랜지스터(Q19)를 턴-오프시켰으나, 어드레스 디코딩부(305)가 선택되지 않았을 때 상기 노드(N13)가 플로팅되는 것을 방지하기 위한 상기 NMOS트랜지스터(Q20)가 필요하며 상기 출력노드(N14)는 제1 내지 제4 드라이버부(301 내지 304)의 입력에 연결된다.
상기 제1 드라이버부(301)의 NMOS트랜지스터(Q26)는 선택되지 않은 워드라인에 대하여 한 X-디코더의 4개의 워드라인 중 3개의 선택되지 않은 워드라인을 접지전압(Vss)으로 고정시켜서 플로팅되지 않도록 한다.
즉, 상기 X-디코더 프리차지 신호(Xdp)가 전원전압(Vcc)에서 접지전압(Vss)으로 가고, 상기 어드레스 디코더 신호(AX23, AX45, AX67)가 접지전압(Vss)에서 전원전압(Vcc)으로 가면, 상기 노드(N14)가 Vpp 전위에서 Vss 전위가 되고, 이전에 워드라인 구동신호(px<0>)가 Vpp 전위로 셋팅(setting)되고, 상기 제1 드라이버부(301)의 NMOS트랜지스터(Q26)가 턴-오프 상태가 되었다면 상기 노드(N14)가 Vpp전위에서 Vss 전위로 가는 순간에 워드라인(WL<0>)은 동작하게 되고, 나머지 3개의 워드라인(WL<1>, WL<2>, WL<3>)은 접지전압(Vss)으로 상기 NMOS트랜지스터(Q26)에 의해서 남아 있게 된다.
이렇게 상기 Vpp 전위 쉬프트부(401)를 사용함으로써, 간단하고 효율적인PMOS 드라이버 회로를 사용할 수가 있다.
제7도는 본 발명의 제2 실시예에 따른 반도체 기억소자의 X-디코더 회로의 Vpp 전위 쉬프트부(401)의 회로도로서, 워드라인(WL<i>)을 선택하는 드라이버부(301 내지 304) 및 어드레스 디코딩부(305)는 상기 제5도와 그 구성이 같다.
제2 실시예에 따른 상기 Vpp 전위 쉬프트부(401)는 Vpp 전위와 노드(N18,N19) 사이에 크로스 커플로 접속된 PMOS트랜지스터(Q27,Q28)와, 상기 노드(N18) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N14:ⓐ)가 연결된 NMOS트랜지스터(Q29)와, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N13:ⓑ)가 연결된 NMOS트랜지스터(Q30)와, 상기 노드(N19)의 전위를 출력하는 출력단자(out)로 구성된다.
상술한 바와 같이, 본 발명의 X-디코더 회로를 반도체 소자의 내부에 구현하게 되면, Vpp 전위 쉬프트(shifter)를 사용함으로서 Vpp 전위의 로딩(loading) 감소로 Vpp 발전기의 면적을 줄일 뿐 아니라, 전류소모를 줄이는 효과가 있다.
제 1 도는 종래의 NMOS 드라이버를 사용한 X-디코더 회로도,
제 2 도는 제 1 도의 동작 타이밍도,
제 3 도는 종래의 PMOS 드라이버를 사용한 X-디코더 회로도,
제 4 도는 제 3 도의 동작 타이밍도,
제 5 도는 본 발명의 제1 실시예에 따른 X-디코더 회로도,
제 6 도는 제 5 도의 동작 타이밍도,
제 7 도는 본 발명의 제2 실시예에 따른 X-디코더 회로의 Vpp 전위 쉬프트의 회로도.
<도면의 주요부분에 대한 부호의 설명>
105, 205, 305: 어드레스 디코딩부 101, 201, 301: 제1 드라이버부
102, 202, 302: 제2 드라이버부 103, 203, 303: 제3 드라이버부
104, 204, 304: 제4 드라이버부 401: Vpp 전위 쉬프트부

Claims (1)

  1. Vpp 전위와 제1 및 제2 노드 사이에 크로스 커플 구조로 접속된 제1 및 제2 PMOS 트랜지스터와, 상기 제1 노드와 접지전압 사이에 접속되며 게이트로 X-디코더 프리차지 신호가 인가되는 제1 NMOS트랜지스터와, 상기 제1 노드와 접지전압 사이에 접속되며 게이트로 상기 제2 노드가 연결된 제2 NMOS트랜지스터로 구성된 Vpp 전위 쉬프트부와,
    상기 제2 노드와 접지전압 사이에 직렬 접속되며 각각의 게이트로 어드레스디코딩된 로우 어드레스 조합신호가 인가되는 복수의 제3 NMOS트랜지스터로 구성된 어드레스 디코딩부와,
    워드라인 구동신호와 제3 노드 사이에 접속되며 게이트가 상기 제2 노드에 연결된 제3 PMOS트랜지스터와, 상기 제3 노드와 접지전압 사이에 접속되며 게이트가 상기 제2 노드에 연결된 제4 NMOS트랜지스터와, 상기 제3 노드와 접지전압 사이에 접속되며 게이트로 제어신호가 인가되는 제5 NMOS트랜지스터와, 상기 제3 노드에 연결된 워드라인으로 구성된 드라이버부를 구비하는 것을 특징으로 하는 반도체 기억소자의 X-디코더 회로.
KR1019940039242A 1994-12-30 1994-12-30 반도체기억소자의x-디코더회로 KR100316180B1 (ko)

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* Cited by examiner, † Cited by third party
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US9818483B2 (en) 2015-09-22 2017-11-14 Samsung Electronics Co., Ltd. Row decoder and a memory device having the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930024323U (ko) * 1992-04-16 1993-11-27 금성일렉트론 주식회사 디램의 워드라인 구동회로

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