JPH056663A - 半導体記憶装置及びそれを用いたシステム - Google Patents
半導体記憶装置及びそれを用いたシステムInfo
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- JPH056663A JPH056663A JP3322589A JP32258991A JPH056663A JP H056663 A JPH056663 A JP H056663A JP 3322589 A JP3322589 A JP 3322589A JP 32258991 A JP32258991 A JP 32258991A JP H056663 A JPH056663 A JP H056663A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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Abstract
(57)【要約】
【目的】 低消費電力によるセルフリフレッシュ機能を
備えたＲＡＭ回路を備えた半導体記憶装置とそれを用い
たシステムを提供する。 【構成】 ダイナミック型メモリセルを用いたＲＡＭの
１回りのセルフリフレッシュ動作を温度依存性を実質的
に持たないようにされた発振回路により形成された周期
的なパルスに基づいて行うとともに、上記メモリセルに
おける情報保持の温度依存性に対応した時定数回路を用
いたタイマー回路によりセルフリフレッシュ周期の制御
を行う。 【効果】 時定数回路を用いたタイマーによりメモリセ
ルの情報記憶量に適合した低消費電力化されたセルフリ
フレッシュ動作が実現できる。
備えたＲＡＭ回路を備えた半導体記憶装置とそれを用い
たシステムを提供する。 【構成】 ダイナミック型メモリセルを用いたＲＡＭの
１回りのセルフリフレッシュ動作を温度依存性を実質的
に持たないようにされた発振回路により形成された周期
的なパルスに基づいて行うとともに、上記メモリセルに
おける情報保持の温度依存性に対応した時定数回路を用
いたタイマー回路によりセルフリフレッシュ周期の制御
を行う。 【効果】 時定数回路を用いたタイマーによりメモリセ
ルの情報記憶量に適合した低消費電力化されたセルフリ
フレッシュ動作が実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置及び
それを用いたシステムに関し、例えば、比較的低い電池
電圧によりバッテリーバックアップされるダイナミック
型メモリセルを用いたＲＡＭ（ランダム・アクセス・メ
モリ）を含むようなものに利用して有効な技術に関する
ものである。
それを用いたシステムに関し、例えば、比較的低い電池
電圧によりバッテリーバックアップされるダイナミック
型メモリセルを用いたＲＡＭ（ランダム・アクセス・メ
モリ）を含むようなものに利用して有効な技術に関する
ものである。
【０００２】
【従来の技術】複数のダミーセルを設けて、このダミー
セルの記憶情報レベルをモニターすることによって情報
記憶量を監視し、その情報が失われる前に自動リフレッ
シュ回路を起動させるようにしたダイナミック型ＲＡＭ
が、特開昭６０−８３２９３号公報において提案されて
いる。
セルの記憶情報レベルをモニターすることによって情報
記憶量を監視し、その情報が失われる前に自動リフレッ
シュ回路を起動させるようにしたダイナミック型ＲＡＭ
が、特開昭６０−８３２９３号公報において提案されて
いる。
【０００３】
【発明が解決しようとする課題】上記の自動リフレッシ
ュ方式では、メモリセルと同様なダミーセルの情報記憶
量をモニターすることが必要である。しかし、現実には
メモリセルと同様なダミーセルを用いた場合には、その
情報記憶用キャパシタは、それをモニターするためのコ
ンパレータ等の入力容量や配線容量に比べて小さい容量
値を持つ。それ故、これらの入力容量や配線容量の影響
を受けてモニターされたダミーセルの情報記憶量と実際
のメモリセルの情報記憶量とを正確に対応させることが
極めて難しい。特に、約４Ｍビットや約１６Ｍビットの
ように素子の微細化が図られたダイナミック型ＲＡＭで
は、情報記憶用キャパシタの容量値が益々小さく形成さ
れる傾向にあるから、上記の自動リフレッシュ回路では
信頼性のあるリフレッシュ動作が期待できないといって
も過言ではない。
ュ方式では、メモリセルと同様なダミーセルの情報記憶
量をモニターすることが必要である。しかし、現実には
メモリセルと同様なダミーセルを用いた場合には、その
情報記憶用キャパシタは、それをモニターするためのコ
ンパレータ等の入力容量や配線容量に比べて小さい容量
値を持つ。それ故、これらの入力容量や配線容量の影響
を受けてモニターされたダミーセルの情報記憶量と実際
のメモリセルの情報記憶量とを正確に対応させることが
極めて難しい。特に、約４Ｍビットや約１６Ｍビットの
ように素子の微細化が図られたダイナミック型ＲＡＭで
は、情報記憶用キャパシタの容量値が益々小さく形成さ
れる傾向にあるから、上記の自動リフレッシュ回路では
信頼性のあるリフレッシュ動作が期待できないといって
も過言ではない。
【０００４】また、電源遮断等に対してダイナミック型
ＲＡＭの記憶情報の不揮発化のために、バッテリーバッ
クアップを行うことが考えられる。このようなバッテリ
ーバックアップを低電圧により行う場合、従来のワード
線等の昇圧回路や基板電圧発生回路では、レベル不足に
なったり回路が十分に動作しなくなったりする等の問題
が生じることが本願発明者の研究によって明らかにされ
た。この発明の目的は、低消費電力によるセルフリフレ
ッシュ機能を備えた半導体記憶装置とそれを用いたシス
テムを提供することにある。この発明の他の目的は、電
源電圧又は昇圧出力に対応して最適昇圧電圧が得られる
可変昇圧回路を備えた半導体記憶装置を提供することに
ある。この発明の他の目的は、低消費電力化を図りつ
つ、電源変動に追従した基板バイアス電圧を形成するこ
とができる基板電圧発生回路を備えた半導体記憶装置を
提供することにある。この発明の更に他の目的は、ダイ
ナミック型メモリセルを用いたＲＡＭ回路を備え、低電
圧によるバッテリーバックアップが可能な半導体記憶装
置を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
ＲＡＭの記憶情報の不揮発化のために、バッテリーバッ
クアップを行うことが考えられる。このようなバッテリ
ーバックアップを低電圧により行う場合、従来のワード
線等の昇圧回路や基板電圧発生回路では、レベル不足に
なったり回路が十分に動作しなくなったりする等の問題
が生じることが本願発明者の研究によって明らかにされ
た。この発明の目的は、低消費電力によるセルフリフレ
ッシュ機能を備えた半導体記憶装置とそれを用いたシス
テムを提供することにある。この発明の他の目的は、電
源電圧又は昇圧出力に対応して最適昇圧電圧が得られる
可変昇圧回路を備えた半導体記憶装置を提供することに
ある。この発明の他の目的は、低消費電力化を図りつ
つ、電源変動に追従した基板バイアス電圧を形成するこ
とができる基板電圧発生回路を備えた半導体記憶装置を
提供することにある。この発明の更に他の目的は、ダイ
ナミック型メモリセルを用いたＲＡＭ回路を備え、低電
圧によるバッテリーバックアップが可能な半導体記憶装
置を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
を用いたＲＡＭの１回りのセルフリフレッシュ動作を温
度依存性を実質的に持たないようにされた発振回路によ
り形成された周期的なパルスに基づいて行うとともに、
上記メモリセルにおける情報保持の温度依存性に対応し
た時定数回路を用いたタイマー回路によりセルフリフレ
ッシュ周期の制御を行う。動作電圧又は昇圧出力電圧を
監視して昇圧電圧が所望の電圧となるように、２倍、３
倍等のように順次増大する複数種類の昇圧電圧を形成す
る回路動作を切り換える。電源電圧の変動に追従して変
化するリーク電流経路を持つダミー基板電圧発生回路に
より基板と回路の接地電位点との間に設けたＭＯＳＦＥ
Ｔのゲートに供給される制御電圧を形成する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
を用いたＲＡＭの１回りのセルフリフレッシュ動作を温
度依存性を実質的に持たないようにされた発振回路によ
り形成された周期的なパルスに基づいて行うとともに、
上記メモリセルにおける情報保持の温度依存性に対応し
た時定数回路を用いたタイマー回路によりセルフリフレ
ッシュ周期の制御を行う。動作電圧又は昇圧出力電圧を
監視して昇圧電圧が所望の電圧となるように、２倍、３
倍等のように順次増大する複数種類の昇圧電圧を形成す
る回路動作を切り換える。電源電圧の変動に追従して変
化するリーク電流経路を持つダミー基板電圧発生回路に
より基板と回路の接地電位点との間に設けたＭＯＳＦＥ
Ｔのゲートに供給される制御電圧を形成する。
【０００６】
【作用】上記した手段によれば、時定数回路を用いたタ
イマーによりメモリセルの情報記憶量に適合した低消費
電力化されたセルフリフレッシュ動作が実現できる。動
作電圧の変動に対応した可変昇圧の発生により動作マー
ジンの拡大が可能になる。ダミー基板電圧発生回路によ
り制御されるＭＯＳＦＥＴにより基板リーク電流を増大
させることなく電源電圧に追従して基板電圧を変化させ
ることができる。
イマーによりメモリセルの情報記憶量に適合した低消費
電力化されたセルフリフレッシュ動作が実現できる。動
作電圧の変動に対応した可変昇圧の発生により動作マー
ジンの拡大が可能になる。ダミー基板電圧発生回路によ
り制御されるＭＯＳＦＥＴにより基板リーク電流を増大
させることなく電源電圧に追従して基板電圧を変化させ
ることができる。
【０００７】
【実施例】図１には、この発明が適用された半導体メモ
リＲＡＭを含んでいるメモリ装置を用いたコンピュータ
システムの一実施例が示されている。上記メモリ装置Ｍ
ＥＣとは、例えばメモリカードであり、そのメモリカー
ドに含まれる各回路ブロックのうち、電池を除く各回路
ブロックは、それぞれ１チップからなるＣＭＯＳ集積回
路装置により構成される。これらの複数からなる半導体
チップは、特に制限されないが、カード状のパッケージ
に上記電池とともに一体的に収納される。
リＲＡＭを含んでいるメモリ装置を用いたコンピュータ
システムの一実施例が示されている。上記メモリ装置Ｍ
ＥＣとは、例えばメモリカードであり、そのメモリカー
ドに含まれる各回路ブロックのうち、電池を除く各回路
ブロックは、それぞれ１チップからなるＣＭＯＳ集積回
路装置により構成される。これらの複数からなる半導体
チップは、特に制限されないが、カード状のパッケージ
に上記電池とともに一体的に収納される。
【０００８】半導体メモリＲＡＭは、１ないしＮからな
る複数個から構成され、その各半導体メモリＲＡＭは、
制御端子ＣＴ、データ端子ＤＴ及びアドレス端子ＡＴを
持っている。コントロールバスＣＢ２，３、データバス
ＤＢ２及びアドレスバスＡＢ２は、それぞれ複数本の信
号からなる。上記各制御端子ＣＴ、データ端子ＤＴ、ア
ドレス端子ＡＴ及び端子Ｔ５〜Ｔ８は、コントロールバ
スＣＢ、データバスＤＢ及びアドレスバスＡＢの信号線
数に対応して設けられている。このようにＮ個の半導体
メモリＲＡＭを用いることより、メモリカードとしての
記憶容量は、１つのＲＡＭが持つ記憶容量のＮ倍にされ
る。
る複数個から構成され、その各半導体メモリＲＡＭは、
制御端子ＣＴ、データ端子ＤＴ及びアドレス端子ＡＴを
持っている。コントロールバスＣＢ２，３、データバス
ＤＢ２及びアドレスバスＡＢ２は、それぞれ複数本の信
号からなる。上記各制御端子ＣＴ、データ端子ＤＴ、ア
ドレス端子ＡＴ及び端子Ｔ５〜Ｔ８は、コントロールバ
スＣＢ、データバスＤＢ及びアドレスバスＡＢの信号線
数に対応して設けられている。このようにＮ個の半導体
メモリＲＡＭを用いることより、メモリカードとしての
記憶容量は、１つのＲＡＭが持つ記憶容量のＮ倍にされ
る。
【０００９】特に制限されないが、半導体メモリＲＡＭ
は、後述するようにアドレス選択用ＭＯＳＦＥＴと情報
記憶用キャパシタとからなるダイナミック型メモリセル
を用いつつ、入出力インターフェイスがスタティックＲ
ＡＭと互換性を持つようにされた擬似スタティック型Ｒ
ＡＭ（以下、単にＰＳＲＡＭという場合がある。）によ
り構成される。上記のようにメモリセルとしてダイナミ
ック型メモリセルを用いることにより、メモリカード等
のように限られた実装スペースのもとにおいても比較的
大きな記憶容量が実現できる。
は、後述するようにアドレス選択用ＭＯＳＦＥＴと情報
記憶用キャパシタとからなるダイナミック型メモリセル
を用いつつ、入出力インターフェイスがスタティックＲ
ＡＭと互換性を持つようにされた擬似スタティック型Ｒ
ＡＭ（以下、単にＰＳＲＡＭという場合がある。）によ
り構成される。上記のようにメモリセルとしてダイナミ
ック型メモリセルを用いることにより、メモリカード等
のように限られた実装スペースのもとにおいても比較的
大きな記憶容量が実現できる。
【００１０】コントロール回路ＣＯＮＴは、上記１ない
し複数からなる半導体メモリＲＡＭの選択と動作モード
の制御を行う。すなわち、コントロール回路ＣＯＮＴ
は、コントロール信号専用端子Ｔ５を介してマイクロコ
ンピュータシステムＭＣＳの端子Ｔ１に接続される。コ
ントロール回路ＣＯＮＴは、マイクロプロセッサＭＰＵ
からのコントロールバスＣＢ１及び端子Ｔ１を介して出
力された制御信号を受けて、上位ビットのシステムアド
レスを解読してＮ個の中から１つの半導体メモリＲＡＭ
を選択するチップイネーブル信号ＣＥＢの生成、リード
／ライト制御のためのライトイネーブル信号ＷＥＢ及び
アウトプットイネーブル信号ＯＥＢ等の生成を行う。こ
こで、上記信号ＷＥＢ，ＣＥＢのように文字列の最後に
Ｂが付された信号は、ロウレベルがアクティブレベルで
あることを意味している。ただし、図面においては、発
明の理解を容易にするため、ロウレベルをアクティベレ
ベルとする信号は、一般的な論理記法に従ってオーバー
バーが付されている。
し複数からなる半導体メモリＲＡＭの選択と動作モード
の制御を行う。すなわち、コントロール回路ＣＯＮＴ
は、コントロール信号専用端子Ｔ５を介してマイクロコ
ンピュータシステムＭＣＳの端子Ｔ１に接続される。コ
ントロール回路ＣＯＮＴは、マイクロプロセッサＭＰＵ
からのコントロールバスＣＢ１及び端子Ｔ１を介して出
力された制御信号を受けて、上位ビットのシステムアド
レスを解読してＮ個の中から１つの半導体メモリＲＡＭ
を選択するチップイネーブル信号ＣＥＢの生成、リード
／ライト制御のためのライトイネーブル信号ＷＥＢ及び
アウトプットイネーブル信号ＯＥＢ等の生成を行う。こ
こで、上記信号ＷＥＢ，ＣＥＢのように文字列の最後に
Ｂが付された信号は、ロウレベルがアクティブレベルで
あることを意味している。ただし、図面においては、発
明の理解を容易にするため、ロウレベルをアクティベレ
ベルとする信号は、一般的な論理記法に従ってオーバー
バーが付されている。
【００１１】上記半導体メモリＲＡＭのデータ端子ＤＴ
に接続されるデータバスＤＢ２は、データ専用端子Ｔ６
に接続される。上記半導体メモリＲＡＭのアドレス端子
ＡＴに接続されるアドレスバスＡＢ２は、アドレス専用
端子Ｔ７に接続される。
に接続されるデータバスＤＢ２は、データ専用端子Ｔ６
に接続される。上記半導体メモリＲＡＭのアドレス端子
ＡＴに接続されるアドレスバスＡＢ２は、アドレス専用
端子Ｔ７に接続される。
【００１２】電源制御回路ＰＷＲは、メモリカードＭＥ
Ｃの内部に搭載される電池（リチウム）の電池電圧と、
電源電圧用端子Ｔ８を介してマイクロコンピュータシス
テムＭＣＳＫ 電源回路ＰＣＫＴから供給される電源電
圧とを受け、その動作モードに応じて上記電圧を切り換
えて内部の半導体メモリＲＡＭやコントロール回路ＣＯ
ＮＴに供給する。例えば、半導体メモリＲＡＭがデータ
保持状態にあるとき、電源制御回路ＰＷＲはメモリカー
ドＭＥＣの内部に搭載される電池の電圧を供給する。こ
れに対して、この実施例のメモリカードＭＥＣがマイク
ロコンピュータシステムＭＣＳに接続されて、リード／
ライト動作が行われるときには、マイクロコンピュータ
システムＭＣＳを動作させる電源電圧に切り換えるよう
にするものである。この場合、マイクロコンピュータシ
ステムＭＣＳは、ラップトップ型又はノートブック型あ
るいはパームトップ型のように携帯可能なマイクロコン
ピュータシステムや各種パーソナルコンピュータを構成
する。
Ｃの内部に搭載される電池（リチウム）の電池電圧と、
電源電圧用端子Ｔ８を介してマイクロコンピュータシス
テムＭＣＳＫ 電源回路ＰＣＫＴから供給される電源電
圧とを受け、その動作モードに応じて上記電圧を切り換
えて内部の半導体メモリＲＡＭやコントロール回路ＣＯ
ＮＴに供給する。例えば、半導体メモリＲＡＭがデータ
保持状態にあるとき、電源制御回路ＰＷＲはメモリカー
ドＭＥＣの内部に搭載される電池の電圧を供給する。こ
れに対して、この実施例のメモリカードＭＥＣがマイク
ロコンピュータシステムＭＣＳに接続されて、リード／
ライト動作が行われるときには、マイクロコンピュータ
システムＭＣＳを動作させる電源電圧に切り換えるよう
にするものである。この場合、マイクロコンピュータシ
ステムＭＣＳは、ラップトップ型又はノートブック型あ
るいはパームトップ型のように携帯可能なマイクロコン
ピュータシステムや各種パーソナルコンピュータを構成
する。
【００１３】マイクロコンピュータシステムＭＣＳの各
回路ブロック（電源回路に搭載される電池とディスプレ
イを除く）は、それぞれ１チップからなる半導体集積回
路により構成される。マイクロコンピュータシステムＭ
ＣＳは、マイクロプロセッサＭＰＵが実行するための命
令が書き込まれているプログラムメモリＰＭＥＭ及びマ
イクロプロセッサＭＰＵがプログラムメモリＰＭＥＭか
らの命令に従って処理すべきデータあるいは処理された
データを蓄えるデータメモリＤＭＥＭを持っている。レ
ベル変換回路ＬＣは、例えばデータメモリＤＭＥＭに蓄
えられているデータをディスプレイ表示用に信号レベル
を変換する。
回路ブロック（電源回路に搭載される電池とディスプレ
イを除く）は、それぞれ１チップからなる半導体集積回
路により構成される。マイクロコンピュータシステムＭ
ＣＳは、マイクロプロセッサＭＰＵが実行するための命
令が書き込まれているプログラムメモリＰＭＥＭ及びマ
イクロプロセッサＭＰＵがプログラムメモリＰＭＥＭか
らの命令に従って処理すべきデータあるいは処理された
データを蓄えるデータメモリＤＭＥＭを持っている。レ
ベル変換回路ＬＣは、例えばデータメモリＤＭＥＭに蓄
えられているデータをディスプレイ表示用に信号レベル
を変換する。
【００１４】マイクロプロセッサＭＰＵ、プログラムメ
モリＰＭＥＭ、データメモリＤＭＥＭ及びレベル変換回
路ＬＣは、コントロールバスＣＢ１、データバスＤＢ１
及びアドレスバスＡＢ１により結合されている。また、
マイクロプロセッサＭＰＵ、プログラムメモリＰＭＥ
Ｍ、データメモリＤＭＥＭの各回路は、電源回路ＰＣＫ
Ｔから動作用の電源電圧が供給される。
モリＰＭＥＭ、データメモリＤＭＥＭ及びレベル変換回
路ＬＣは、コントロールバスＣＢ１、データバスＤＢ１
及びアドレスバスＡＢ１により結合されている。また、
マイクロプロセッサＭＰＵ、プログラムメモリＰＭＥ
Ｍ、データメモリＤＭＥＭの各回路は、電源回路ＰＣＫ
Ｔから動作用の電源電圧が供給される。
【００１５】例えば、上記半導体メモリＲＡＭとして１
個当たりのデータ保持電流が５μＡのものを４個用いて
メモリカードＭＥＣを構成し、データ保持状態のときの
みそれに搭載される公称容量が２５０ｍＡｈでＣＲ２４
３０タイプのリチウム電池を用いるようにしたとする
と、約５２０日もの長期にわたって電池の交換が必要な
くできる。
個当たりのデータ保持電流が５μＡのものを４個用いて
メモリカードＭＥＣを構成し、データ保持状態のときの
みそれに搭載される公称容量が２５０ｍＡｈでＣＲ２４
３０タイプのリチウム電池を用いるようにしたとする
と、約５２０日もの長期にわたって電池の交換が必要な
くできる。
【００１６】現在、主として小型の電子機器に用いられ
る電池の種類は、前述のようにリチウム電池、ニカド電
池及び鉛電池である。これらの電池により発生される電
圧は、リチウム電池が２．８Ｖ〜３．６Ｖ、ニカド電池
が１．２Ｖ、鉛電池が２Ｖである。このうち、ニカド電
池は複数個直接接続した状態で市販される場合が多く、
例えば出力電圧は２．４Ｖと３．６Ｖにとされる。
る電池の種類は、前述のようにリチウム電池、ニカド電
池及び鉛電池である。これらの電池により発生される電
圧は、リチウム電池が２．８Ｖ〜３．６Ｖ、ニカド電池
が１．２Ｖ、鉛電池が２Ｖである。このうち、ニカド電
池は複数個直接接続した状態で市販される場合が多く、
例えば出力電圧は２．４Ｖと３．６Ｖにとされる。
【００１７】そこで、半導体メモリＲＡＭやコントロー
ル回路ＣＯＮＴを構成する回路素子は、特に制限されな
いが、最大電圧が３．６Ｖの電池電圧に基づいて構成さ
れること、及び下限電圧としては鉛電池がある程度放電
した状態で、ＣＭＯＳ回路の動作に必要な電流が得られ
る約１．６Ｖまであることを考慮してそのゲート絶縁膜
が可能な限り薄く形成したり、チャンネル長を短くする
等のＣＭＯＳ回路技術を用いて上記３．６Ｖ〜１．６Ｖ
までの範囲での電池電圧での動作を保証するものであ
る。これにより、３．６Ｖのリチウム電池、及び２個直
列接続された２．４Ｖのニカド電池及び２Ｖの鉛電池の
３種類の小型電池のいずれでも動作可能なメモリカード
を得ることができる。
ル回路ＣＯＮＴを構成する回路素子は、特に制限されな
いが、最大電圧が３．６Ｖの電池電圧に基づいて構成さ
れること、及び下限電圧としては鉛電池がある程度放電
した状態で、ＣＭＯＳ回路の動作に必要な電流が得られ
る約１．６Ｖまであることを考慮してそのゲート絶縁膜
が可能な限り薄く形成したり、チャンネル長を短くする
等のＣＭＯＳ回路技術を用いて上記３．６Ｖ〜１．６Ｖ
までの範囲での電池電圧での動作を保証するものであ
る。これにより、３．６Ｖのリチウム電池、及び２個直
列接続された２．４Ｖのニカド電池及び２Ｖの鉛電池の
３種類の小型電池のいずれでも動作可能なメモリカード
を得ることができる。
【００１８】この場合、外部のマイクロコンピュータシ
ステム等のインターフェイスの互換性を得るために、コ
ントロール回路ＣＯＮＴや電源制御回路ＰＷＲは、ＣＭ
ＯＳ論理用ＩＣの７４ＨＣシリーズ及び／又は７４ＡＣ
シリーズに対応した回路又はその標準ＩＣを用いて構成
される。そして、半導体メモリＲＡＭの入出力インター
フェイスも上記７４ＨＣシリーズ及び／又は７４ＡＣシ
リーズに対応した回路設計とされる。
ステム等のインターフェイスの互換性を得るために、コ
ントロール回路ＣＯＮＴや電源制御回路ＰＷＲは、ＣＭ
ＯＳ論理用ＩＣの７４ＨＣシリーズ及び／又は７４ＡＣ
シリーズに対応した回路又はその標準ＩＣを用いて構成
される。そして、半導体メモリＲＡＭの入出力インター
フェイスも上記７４ＨＣシリーズ及び／又は７４ＡＣシ
リーズに対応した回路設計とされる。
【００１９】低電圧用の電池電圧等による動作を考慮し
たＣＭＯＳ回路の国際的なインターフェイス仕様とし
て、１９８４年ＪＥＤＥＣ STANDARDNo.8に記述されて
いるＬＶＣＭＯＳ（Low Voltage CMOS) やＬＶＢＯ（Lo
w Voltage Battery OperatedCMOS)があり、これらも満
足するように上記ＲＡＭのインターフェイス仕様とす
る。以上のインターフェイス仕様に対応させるために、
この実施例のＲＡＭのインターフェイス仕様は次の表１
のように決められる。ここで、ＶＣＣは電源電圧であ
り、ＶIH(min) は入力ハイレベルの最小値、ＶIL(max)
は入力ロウレベルの最大値、ＶIH(max) は入力ハイレベ
ルの最大値、ＶIL(min) は入力ロウレベルの最小値であ
る。
たＣＭＯＳ回路の国際的なインターフェイス仕様とし
て、１９８４年ＪＥＤＥＣ STANDARDNo.8に記述されて
いるＬＶＣＭＯＳ（Low Voltage CMOS) やＬＶＢＯ（Lo
w Voltage Battery OperatedCMOS)があり、これらも満
足するように上記ＲＡＭのインターフェイス仕様とす
る。以上のインターフェイス仕様に対応させるために、
この実施例のＲＡＭのインターフェイス仕様は次の表１
のように決められる。ここで、ＶＣＣは電源電圧であ
り、ＶIH(min) は入力ハイレベルの最小値、ＶIL(max)
は入力ロウレベルの最大値、ＶIH(max) は入力ハイレベ
ルの最大値、ＶIL(min) は入力ロウレベルの最小値であ
る。
【００２０】前記のような標準的なインターフェイス仕
様においては、下限の動作電圧ＶＣＣ（ｍｉｎ）が７４
ＨＣシーリズとＬＶＢＯではいずれも２Ｖまでで、ＬＶ
ＣＭＯＳが３Ｖまでしかない。この実施例では、鉛電池
の放電時の電圧等を考慮して下限の動作電圧ＶＣＣ（ｍ
ｉｎ）を１．６Ｖにするものである。しかし、上記標準
的なインターフェイスでは、電源電圧ＶＣＣに０．７５
又は０．７を乗じた電圧をＶIH(min) に設定し、電源電
圧ＶＣＣに０．１５又は０．２を乗じた電圧をＶ
IL(max) にするものであるから、この実施例の下限動作
電圧でのインターフェイス仕様は上記条件の厳しいもの
に合わせ込むように設定するものである。
様においては、下限の動作電圧ＶＣＣ（ｍｉｎ）が７４
ＨＣシーリズとＬＶＢＯではいずれも２Ｖまでで、ＬＶ
ＣＭＯＳが３Ｖまでしかない。この実施例では、鉛電池
の放電時の電圧等を考慮して下限の動作電圧ＶＣＣ（ｍ
ｉｎ）を１．６Ｖにするものである。しかし、上記標準
的なインターフェイスでは、電源電圧ＶＣＣに０．７５
又は０．７を乗じた電圧をＶIH(min) に設定し、電源電
圧ＶＣＣに０．１５又は０．２を乗じた電圧をＶ
IL(max) にするものであるから、この実施例の下限動作
電圧でのインターフェイス仕様は上記条件の厳しいもの
に合わせ込むように設定するものである。
【００２１】
【表１】
【００２２】上記表１のようなインターフェイス仕様を
満足するように半導体メモリＲＡＭのアドレスバッファ
やデータ入力バッファ等の入力回路や、出力バッファを
構成するＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴのコンダクタンス及びそのコンダクタンス比が
設定されるもである。
満足するように半導体メモリＲＡＭのアドレスバッファ
やデータ入力バッファ等の入力回路や、出力バッファを
構成するＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴのコンダクタンス及びそのコンダクタンス比が
設定されるもである。
【００２３】上記のように動作保証電圧として、最も低
い鉛電池の電圧２Ｖに対して、それよりも低い１．６Ｖ
に設定した場合には、鉛電池の電流容量をぎりぎりまで
使うことができることの他、次のような利点が生じる。
例えば、内蔵の電池として鉛電池を用い、それを半導体
メモリＲＡＭのデータ保持動作、言い換えるならば、記
憶情報の不揮発化のためのバッテリーバックアップに用
いるようにする場合、メモリカードＭＥＣがリチウム電
池により動作させられるマイクロコンピュータシステム
ＭＣＳに接続されたとき、内蔵の鉛電池に逆流が生じる
のを防ぐために逆流防止ダイオードを設ける必要があ
る。このような逆流防止ダイオードを接続したときに
は、その順方向電圧だけ電圧損失が生じる。このため、
下限電圧を鉛電圧の２Ｖに設定すると、上記のような鉛
電池をバッテリーバックアップ用に用いることができな
くなる。これに対して、この実施例のように下限電圧を
１．６Ｖのように鉛電圧の電圧より低い電圧まで保証す
ると、上記のようなバッテリーバックアップに鉛電池を
用いることができるものである。この場合には、ダイオ
ードとしてショトキーダイオード等のように順方向電圧
が小さなものを用いればよい。
い鉛電池の電圧２Ｖに対して、それよりも低い１．６Ｖ
に設定した場合には、鉛電池の電流容量をぎりぎりまで
使うことができることの他、次のような利点が生じる。
例えば、内蔵の電池として鉛電池を用い、それを半導体
メモリＲＡＭのデータ保持動作、言い換えるならば、記
憶情報の不揮発化のためのバッテリーバックアップに用
いるようにする場合、メモリカードＭＥＣがリチウム電
池により動作させられるマイクロコンピュータシステム
ＭＣＳに接続されたとき、内蔵の鉛電池に逆流が生じる
のを防ぐために逆流防止ダイオードを設ける必要があ
る。このような逆流防止ダイオードを接続したときに
は、その順方向電圧だけ電圧損失が生じる。このため、
下限電圧を鉛電圧の２Ｖに設定すると、上記のような鉛
電池をバッテリーバックアップ用に用いることができな
くなる。これに対して、この実施例のように下限電圧を
１．６Ｖのように鉛電圧の電圧より低い電圧まで保証す
ると、上記のようなバッテリーバックアップに鉛電池を
用いることができるものである。この場合には、ダイオ
ードとしてショトキーダイオード等のように順方向電圧
が小さなものを用いればよい。
【００２４】図２には、上記メモリカードＭＥＣ等に用
いられる擬似スタティック型ＲＡＭの選択回路及びタイ
ミング発生回路ならびに電圧発生回路の一実施例の全体
配置図が示されている。これらの各回路は、図面の大き
さの関係から回路ブロック１ないし回路ブロック４に分
けられ、それぞれの一実施例の具体的回路が図３ないし
図６に示されている。
いられる擬似スタティック型ＲＡＭの選択回路及びタイ
ミング発生回路ならびに電圧発生回路の一実施例の全体
配置図が示されている。これらの各回路は、図面の大き
さの関係から回路ブロック１ないし回路ブロック４に分
けられ、それぞれの一実施例の具体的回路が図３ないし
図６に示されている。
【００２５】図７には、上記擬似スタティック型ＲＡＭ
のメモリアレイとその周辺回路の一実施例の全体配置図
が示され、これらの回路は図面の大きさの関係から回路
ブロック１ないし回路ブロック４に分けられ、それぞれ
の詳細が図８ないし図１１に示されている。これらの図
８ないし図１１の全体的な配置の関係が図７によって表
されている。図１２には、上記擬似スタティック型ＲＡ
Ｍのデータ入出力回路の全体配置図が示され、これらの
回路は図面の大きさの関係から回路ブロック１と回路ブ
ロック２に分けられ、それぞれの一実施例の回路が図１
３と図１４に示されている。
のメモリアレイとその周辺回路の一実施例の全体配置図
が示され、これらの回路は図面の大きさの関係から回路
ブロック１ないし回路ブロック４に分けられ、それぞれ
の詳細が図８ないし図１１に示されている。これらの図
８ないし図１１の全体的な配置の関係が図７によって表
されている。図１２には、上記擬似スタティック型ＲＡ
Ｍのデータ入出力回路の全体配置図が示され、これらの
回路は図面の大きさの関係から回路ブロック１と回路ブ
ロック２に分けられ、それぞれの一実施例の回路が図１
３と図１４に示されている。
【００２６】図２ないし図１４によって表されている各
回路ブロック形成されるの回路素子や各回路の回路素子
は、特に制限されないが、公知のＣＭＯＳ集積回路の製
造技術により、Ｐ型単結晶シリコンからなる１個の半導
体基板上において形成される。また、図３ないし図６、
図８ないし図１１及び図１３と図１４ならびに以下の回
路図等において、入力又は出力信号等に関する信号線
は、半導体基板面に形成されるボンディングパッドを起
点として示されている。
回路ブロック形成されるの回路素子や各回路の回路素子
は、特に制限されないが、公知のＣＭＯＳ集積回路の製
造技術により、Ｐ型単結晶シリコンからなる１個の半導
体基板上において形成される。また、図３ないし図６、
図８ないし図１１及び図１３と図１４ならびに以下の回
路図等において、入力又は出力信号等に関する信号線
は、半導体基板面に形成されるボンディングパッドを起
点として示されている。
【００２７】この実施例の擬似スタティック型ＲＡＭ
は、前述のようにダイナミック型ＲＡＭを基本構成と
し、そのメモリセルが、いわゆる１つのＭＯＳＦＥＴか
らなるダイナミック型メモリセルにより構成されること
により、回路の高集積化と低消費電力化とが図られてい
る。また、Ｘアドレス信号Ｘ０〜Ｘ１０及びＹアドレス
信号Ｙ１１〜Ｙ１８が、それぞれ別個のアドレス入力端
子Ａ０〜Ａ１０及びＡ１１〜Ａ１８を介して入力され、
さらに制御信号として、チップイネーブル信号ＣＥＢ，
ライトイネーブル信号ＷＥＢ及び出力イネーブル信号Ｏ
ＥＢが設けられることで、通常のスタティック型ＲＡＭ
と互換性のある入出力インタフェースを持つものとされ
る。
は、前述のようにダイナミック型ＲＡＭを基本構成と
し、そのメモリセルが、いわゆる１つのＭＯＳＦＥＴか
らなるダイナミック型メモリセルにより構成されること
により、回路の高集積化と低消費電力化とが図られてい
る。また、Ｘアドレス信号Ｘ０〜Ｘ１０及びＹアドレス
信号Ｙ１１〜Ｙ１８が、それぞれ別個のアドレス入力端
子Ａ０〜Ａ１０及びＡ１１〜Ａ１８を介して入力され、
さらに制御信号として、チップイネーブル信号ＣＥＢ，
ライトイネーブル信号ＷＥＢ及び出力イネーブル信号Ｏ
ＥＢが設けられることで、通常のスタティック型ＲＡＭ
と互換性のある入出力インタフェースを持つものとされ
る。
【００２８】さらに、擬似スタティック型ＲＡＭは、リ
フレッシュアドレスを内蔵するリフレッシュカウンタＲ
ＦＣにより指定しながら単発的にリフレッシュ動作を行
うオートリフレッシュモードと、上記リフレッシュカウ
ンタＲＦＣと内蔵するリフレッシュタイマー回路ＴＭＲ
及びリフレッシュタイマーカウンタ回路ＳＲＣを用い、
すべてのワード線に関するリフレッシュ動作を自律的に
かつ所定の周期で断続的に実行するセルフリフレッシュ
モードとを有する。
フレッシュアドレスを内蔵するリフレッシュカウンタＲ
ＦＣにより指定しながら単発的にリフレッシュ動作を行
うオートリフレッシュモードと、上記リフレッシュカウ
ンタＲＦＣと内蔵するリフレッシュタイマー回路ＴＭＲ
及びリフレッシュタイマーカウンタ回路ＳＲＣを用い、
すべてのワード線に関するリフレッシュ動作を自律的に
かつ所定の周期で断続的に実行するセルフリフレッシュ
モードとを有する。
【００２９】この実施例において、上記出力イネーブル
信号ＯＥＢは、特に制限されないが、リフレッシュ制御
信号ＲＦＳＨＢとして兼用され、この出力イネーブル信
号ＯＥＢとライトイネーブル信号ＷＥＢによって擬似ス
タティック型ＲＡＭの動作モードが選択的に設定され
る。
信号ＯＥＢは、特に制限されないが、リフレッシュ制御
信号ＲＦＳＨＢとして兼用され、この出力イネーブル信
号ＯＥＢとライトイネーブル信号ＷＥＢによって擬似ス
タティック型ＲＡＭの動作モードが選択的に設定され
る。
【００３０】図２及び図３〜図６において、外部から起
動制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ、ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢすなわちリフレッシュ制御信号ＲＦＳＨＢは、
対応する入力バッファＣＥＩＢ，ＷＥＩＢ及びＯＥＩＢ
を経てタイミング発生回路ＴＧに供給される。また、リ
フレッシュアドレスカンウタＲＦＣは、入力バッファＣ
ＥＩＢ及びＯＥＩＢから信号を受け、タイミング発生回
路ＴＧにリフレッシュ信号φSRF を供給する。このタイ
ミング発生回路ＴＧには、ＸアドレスバッファＸＡＢか
ら、３ビットの非反転アドレス信号ＢＸ０，ＢＸ１及び
ＢＸ１０と反転アドレス信号ＢＸ０Ｂ，ＢＸ１Ｂ及びＢ
Ｘ１０Ｂからなる内部相補アドレス信号が供給される。
タイミング発生回路ＴＧは、上記チップイネーブル信号
ＣＥＢ、ライトイネーブル信号ＷＥＢ及び出力イネーブ
ル信号ＯＥＢ及びリフレッシュ信号φSRF ならびに上記
の相補内部アドレス信号ＢＸ０，ＢＸ１及びＢＸ１０と
ＢＸ０Ｂ，ＢＸ１Ｂ及びＢＸ１０Ｂかに基づいて、擬似
スタティック型ＲＡＭの各回路ブロックの動作に必要な
各種タイミング信号を形成する。
動制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ、ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢすなわちリフレッシュ制御信号ＲＦＳＨＢは、
対応する入力バッファＣＥＩＢ，ＷＥＩＢ及びＯＥＩＢ
を経てタイミング発生回路ＴＧに供給される。また、リ
フレッシュアドレスカンウタＲＦＣは、入力バッファＣ
ＥＩＢ及びＯＥＩＢから信号を受け、タイミング発生回
路ＴＧにリフレッシュ信号φSRF を供給する。このタイ
ミング発生回路ＴＧには、ＸアドレスバッファＸＡＢか
ら、３ビットの非反転アドレス信号ＢＸ０，ＢＸ１及び
ＢＸ１０と反転アドレス信号ＢＸ０Ｂ，ＢＸ１Ｂ及びＢ
Ｘ１０Ｂからなる内部相補アドレス信号が供給される。
タイミング発生回路ＴＧは、上記チップイネーブル信号
ＣＥＢ、ライトイネーブル信号ＷＥＢ及び出力イネーブ
ル信号ＯＥＢ及びリフレッシュ信号φSRF ならびに上記
の相補内部アドレス信号ＢＸ０，ＢＸ１及びＢＸ１０と
ＢＸ０Ｂ，ＢＸ１Ｂ及びＢＸ１０Ｂかに基づいて、擬似
スタティック型ＲＡＭの各回路ブロックの動作に必要な
各種タイミング信号を形成する。
【００３１】外部から対応するアドレス入力端子Ａ０〜
Ａ１０を介して供給される１１ビットのＸアドレス信号
Ｘ０〜Ｘ１０は、特に制限されないが、Ｘアドレスバッ
ファＸＡＢの入力端子に供給され、８ビットのＹアドレ
ス信号Ｙ１１〜Ｙ１８は、ＹアドレスバッファＹＡＢに
供給される。上記ＸアドレスバッファＸＡＢには、タイ
ミング発生回路ＴＧから反転タイミング信号φｒｅｆＢ
及びφｘｌＢが供給され、ＹアドレスバッファＹＡＢに
は、反転タイミング信号φｙｌＢが供給される。ここ
で、反転タイミング信号φｒｅｆＢは、後述するよう
に、擬似スタティック型ＲＡＭがオートリフレッシュ又
はセルフリフレッシュモードで選択状態とされるとき、
選択的にロウレベルとされ、タイミング信号φｘｌＢ及
びφｙｌＢは、擬似スタティック型ＲＡＭが選択状態と
されるとき、Ｘアドレス信号Ｘ０〜Ｘ１０又はリフレッ
シュアドレス信号ＡＲ０〜ＡＲ１０あるいはＹアドレス
信号Ｙ１１〜Ｙ１８のレベルが確定される時点で、選択
的にロウレベルとされる。
Ａ１０を介して供給される１１ビットのＸアドレス信号
Ｘ０〜Ｘ１０は、特に制限されないが、Ｘアドレスバッ
ファＸＡＢの入力端子に供給され、８ビットのＹアドレ
ス信号Ｙ１１〜Ｙ１８は、ＹアドレスバッファＹＡＢに
供給される。上記ＸアドレスバッファＸＡＢには、タイ
ミング発生回路ＴＧから反転タイミング信号φｒｅｆＢ
及びφｘｌＢが供給され、ＹアドレスバッファＹＡＢに
は、反転タイミング信号φｙｌＢが供給される。ここ
で、反転タイミング信号φｒｅｆＢは、後述するよう
に、擬似スタティック型ＲＡＭがオートリフレッシュ又
はセルフリフレッシュモードで選択状態とされるとき、
選択的にロウレベルとされ、タイミング信号φｘｌＢ及
びφｙｌＢは、擬似スタティック型ＲＡＭが選択状態と
されるとき、Ｘアドレス信号Ｘ０〜Ｘ１０又はリフレッ
シュアドレス信号ＡＲ０〜ＡＲ１０あるいはＹアドレス
信号Ｙ１１〜Ｙ１８のレベルが確定される時点で、選択
的にロウレベルとされる。
【００３２】ＸアドレスバッファＸＡＢは、擬似スタテ
ィック型ＲＡＭが通常の書き込み又は読み出しモードで
選択状態とされ反転タイミング信号φｒｅｆＢがハイレ
ベルとされるとき、外部端子を介して供給されるＸアド
レス信号Ｘ０〜Ｘ１０を反転タイミング信号φｘｌＢに
従って取り込み、これを保持する。Ｘアドレスバッファ
ＸＡＢは、さらにこれらのＸアドレス信号Ｘ０〜Ｘ１０
をもとに、相補内部アドレス信号ＢＸ０〜ＢＸ１０、Ｂ
Ｘ０Ｂ〜ＢＸ１０Ｂを形成する。このうち、下位２ビッ
トの相補内部アドレス信号ＢＸ０〜ＢＸ１、ＢＸ０Ｂ〜
ＢＸ１Ｂと最上位１ビットの相補内部アドレス信号ＢＸ
１０，ＢＸ１０Ｂは、前述のようにタイミング発生回路
ＴＧに供給され、３ビットの相補内部アドレス信号ＢＸ
２，ＢＸ３，ＢＸ１０及びＢＸ２Ｂ，ＢＸ３Ｂ及びＢＸ
１０Ｂは、ワード線選択駆動信号発生回路ＰＷＤに供給
される。残り６ビットの相補内部アドレス信号ＢＸ４〜
ＢＸ９及びＢＸ４Ｂ〜ＢＸ９Ｂは、ＸプリデコーダＰＸ
Ｄに供給される。相補内部アドレス信号ＢＸ２〜ＢＸ９
及びＢＸ２Ｂ〜ＢＸ９Ｂは、Ｘ系冗長回路ＸＲにも供給
される。
ィック型ＲＡＭが通常の書き込み又は読み出しモードで
選択状態とされ反転タイミング信号φｒｅｆＢがハイレ
ベルとされるとき、外部端子を介して供給されるＸアド
レス信号Ｘ０〜Ｘ１０を反転タイミング信号φｘｌＢに
従って取り込み、これを保持する。Ｘアドレスバッファ
ＸＡＢは、さらにこれらのＸアドレス信号Ｘ０〜Ｘ１０
をもとに、相補内部アドレス信号ＢＸ０〜ＢＸ１０、Ｂ
Ｘ０Ｂ〜ＢＸ１０Ｂを形成する。このうち、下位２ビッ
トの相補内部アドレス信号ＢＸ０〜ＢＸ１、ＢＸ０Ｂ〜
ＢＸ１Ｂと最上位１ビットの相補内部アドレス信号ＢＸ
１０，ＢＸ１０Ｂは、前述のようにタイミング発生回路
ＴＧに供給され、３ビットの相補内部アドレス信号ＢＸ
２，ＢＸ３，ＢＸ１０及びＢＸ２Ｂ，ＢＸ３Ｂ及びＢＸ
１０Ｂは、ワード線選択駆動信号発生回路ＰＷＤに供給
される。残り６ビットの相補内部アドレス信号ＢＸ４〜
ＢＸ９及びＢＸ４Ｂ〜ＢＸ９Ｂは、ＸプリデコーダＰＸ
Ｄに供給される。相補内部アドレス信号ＢＸ２〜ＢＸ９
及びＢＸ２Ｂ〜ＢＸ９Ｂは、Ｘ系冗長回路ＸＲにも供給
される。
【００３３】擬似スタティック型ＲＡＭの各メモリアレ
イには、４本の冗長ワード線と、８組の冗長相補データ
線が設けられる。Ｘ系冗長回路ＸＲ（ＸＲＵ，ＸＲＤ）
は、このうち、各冗長ワード線に割り当てられる不良ア
ドレスと、メモリアクセスに際して上記Ｘアドレスバッ
ファＸＡＢを介して供給される相補内部アドレス信号Ｂ
Ｘ２〜ＢＸ９及びＢＸ２Ｂ〜ＢＸ９Ｂとをビットごとに
比較照合する。その結果、これらのアドレスが全ビット
と一致すると、対応する反転冗長ワード線選択信号ＸＲ
０Ｂ〜ＸＲ３Ｂを選択的にロウレベルとする。反転冗長
ワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂは、冗長ワード線
選択駆動信号発生回路ＰＲＷＤに供給される。
イには、４本の冗長ワード線と、８組の冗長相補データ
線が設けられる。Ｘ系冗長回路ＸＲ（ＸＲＵ，ＸＲＤ）
は、このうち、各冗長ワード線に割り当てられる不良ア
ドレスと、メモリアクセスに際して上記Ｘアドレスバッ
ファＸＡＢを介して供給される相補内部アドレス信号Ｂ
Ｘ２〜ＢＸ９及びＢＸ２Ｂ〜ＢＸ９Ｂとをビットごとに
比較照合する。その結果、これらのアドレスが全ビット
と一致すると、対応する反転冗長ワード線選択信号ＸＲ
０Ｂ〜ＸＲ３Ｂを選択的にロウレベルとする。反転冗長
ワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂは、冗長ワード線
選択駆動信号発生回路ＰＲＷＤに供給される。
【００３４】ワード線選択駆動信号発生回路ＰＷＤは、
上記相補内部アドレス信号ＢＸ２，ＢＸ３及びＢＸ１０
並びにＢＸ２Ｂ，ＢＸ３Ｂ及びＢＸ１０Ｂとタイミング
発生回路ＴＧから供給されるワード線駆動信号φｘをも
とに、ワード線選択駆動信号Ｘ００ＵないしＸ１１Ｕな
らびにＸ００ＤないしＸ１１Ｄを選択的に形成する。ま
た、冗長ワード線選択駆動信号発生回路ＰＲＷＤは、上
記ワード線駆動信号φｘ及び反転冗長ワード線選択信号
ＸＲ０Ｂ〜ＸＲ３Ｂならびに相補内部アドレス信号ＢＸ
１０，ＢＸ１０Ｂをもとに、対応する冗長ワード線選択
駆動信号ＸＲ０Ｕ〜ＸＲ３ＵあるいはＸＲ０Ｄ〜ＸＲ３
Ｄを選択的に形成する。
上記相補内部アドレス信号ＢＸ２，ＢＸ３及びＢＸ１０
並びにＢＸ２Ｂ，ＢＸ３Ｂ及びＢＸ１０Ｂとタイミング
発生回路ＴＧから供給されるワード線駆動信号φｘをも
とに、ワード線選択駆動信号Ｘ００ＵないしＸ１１Ｕな
らびにＸ００ＤないしＸ１１Ｄを選択的に形成する。ま
た、冗長ワード線選択駆動信号発生回路ＰＲＷＤは、上
記ワード線駆動信号φｘ及び反転冗長ワード線選択信号
ＸＲ０Ｂ〜ＸＲ３Ｂならびに相補内部アドレス信号ＢＸ
１０，ＢＸ１０Ｂをもとに、対応する冗長ワード線選択
駆動信号ＸＲ０Ｕ〜ＸＲ３ＵあるいはＸＲ０Ｄ〜ＸＲ３
Ｄを選択的に形成する。
【００３５】昇圧回路ＶＣＨＧは、後述するように動作
電圧の変動を検出したセンサー出力により可変昇圧動作
を行うものであり、回路の電源電圧を超える所定の昇圧
電圧ＶＣＨを形成する。この昇圧電圧ＶＣＨは、上記ワ
ード線選択駆動信号Ｘ００ＵないしＸ１１Ｕ（Ｘ００Ｄ
ないしＸ１１Ｄ）ならびに冗長ワード線選択駆動信号Ｘ
Ｒ０Ｕ〜ＸＲ３Ｕ（ＸＲ０Ｄ〜ＸＲ３Ｄ）の選択レベル
に用いられる。このような昇圧電圧ＶＣＨを発生させる
ことにより、前記のように低電圧により動作させられる
ことにより、必然的に少なくされるメモリセルの情報記
憶用キャパシタに対して情報記憶電荷のフルライトを行
うようにするものである。
電圧の変動を検出したセンサー出力により可変昇圧動作
を行うものであり、回路の電源電圧を超える所定の昇圧
電圧ＶＣＨを形成する。この昇圧電圧ＶＣＨは、上記ワ
ード線選択駆動信号Ｘ００ＵないしＸ１１Ｕ（Ｘ００Ｄ
ないしＸ１１Ｄ）ならびに冗長ワード線選択駆動信号Ｘ
Ｒ０Ｕ〜ＸＲ３Ｕ（ＸＲ０Ｄ〜ＸＲ３Ｄ）の選択レベル
に用いられる。このような昇圧電圧ＶＣＨを発生させる
ことにより、前記のように低電圧により動作させられる
ことにより、必然的に少なくされるメモリセルの情報記
憶用キャパシタに対して情報記憶電荷のフルライトを行
うようにするものである。
【００３６】ＸプリデコーダＰＸＤは、相補内部アドレ
ス信号ＢＸ４〜ＢＸ９，ＢＸ４Ｂ〜ＢＸ９Ｂを順次２ビ
ットずつ組み合わせてデコードすることで、対応するプ
リデコード信号ＡＸ４５０〜ＡＸ４５３，ＡＸ６７０〜
ＡＸ６７３ならびにＡＸ８９０〜ＡＸ８９３をそれぞれ
択一的に形成する。これらのプリデコード信号は、各Ｘ
デコーダに共通に供給される。
ス信号ＢＸ４〜ＢＸ９，ＢＸ４Ｂ〜ＢＸ９Ｂを順次２ビ
ットずつ組み合わせてデコードすることで、対応するプ
リデコード信号ＡＸ４５０〜ＡＸ４５３，ＡＸ６７０〜
ＡＸ６７３ならびにＡＸ８９０〜ＡＸ８９３をそれぞれ
択一的に形成する。これらのプリデコード信号は、各Ｘ
デコーダに共通に供給される。
【００３７】同様に、ＹアドレスバッファＹＡＢは、擬
似スタティック型ＲＡＭが通常の書き込み又は読み出し
モードで選択状態とされるとき、外部端子を介して供給
されるＹアドレス信号Ｙ１１〜Ｙ１８を反転タイミング
信号φｙｌＢに従って取り込み、これを保持する。ま
た、これらのＹアドレス信号をもとに、相補内部アドレ
ス信号ＡＹ１１〜ＡＹ１８，ＡＹ１１Ｂ〜ＡＹ１８Ｂを
形成する。これらの相補内部アドレス信号ＡＹ１１〜Ａ
Ｙ１８，ＡＹ１１Ｂ〜ＡＹ１８Ｂは、ＹプリデコーダＰ
ＹＤならびにＹ系冗長回路ＹＲＡＣに供給される。
似スタティック型ＲＡＭが通常の書き込み又は読み出し
モードで選択状態とされるとき、外部端子を介して供給
されるＹアドレス信号Ｙ１１〜Ｙ１８を反転タイミング
信号φｙｌＢに従って取り込み、これを保持する。ま
た、これらのＹアドレス信号をもとに、相補内部アドレ
ス信号ＡＹ１１〜ＡＹ１８，ＡＹ１１Ｂ〜ＡＹ１８Ｂを
形成する。これらの相補内部アドレス信号ＡＹ１１〜Ａ
Ｙ１８，ＡＹ１１Ｂ〜ＡＹ１８Ｂは、ＹプリデコーダＰ
ＹＤならびにＹ系冗長回路ＹＲＡＣに供給される。
【００３８】Ｙ系冗長回路ＹＲＡＣは、各冗長データ線
に割り当てられる不良アドレスと、メモリアクセスに際
して上記ＹアドレスバッファＹＡＢを介して供給される
相補内部アドレス信号ＡＹ１１〜ＡＹ１８，ＡＹ１１Ｂ
〜ＡＹ１８Ｂとをビットに比較照合する。その結果、こ
れらのアドレスが全ビットと一致すると、対応する冗長
データ線選択信号ＹＲ０〜ＹＲ７を選択的にハイレベル
とする。冗長データ線選択信号ＹＲ０〜ＹＲ７は、Ｙプ
リデコーダＰＹＤを介して、各Ｙデコーダに供給され
る。
に割り当てられる不良アドレスと、メモリアクセスに際
して上記ＹアドレスバッファＹＡＢを介して供給される
相補内部アドレス信号ＡＹ１１〜ＡＹ１８，ＡＹ１１Ｂ
〜ＡＹ１８Ｂとをビットに比較照合する。その結果、こ
れらのアドレスが全ビットと一致すると、対応する冗長
データ線選択信号ＹＲ０〜ＹＲ７を選択的にハイレベル
とする。冗長データ線選択信号ＹＲ０〜ＹＲ７は、Ｙプ
リデコーダＰＹＤを介して、各Ｙデコーダに供給され
る。
【００３９】ＹプリデコーダＰＹＤは、相補内部アドレ
ス信号ＡＹ１１〜ＡＹ１８，ＡＹ１１Ｂ〜ＡＹ１８Ｂを
順次２ビットずつ組み合わせてデコーダすることで、対
応するプリデコード信号ＡＹ１２０〜ＡＹ１２３，ＡＹ
３４０〜ＡＹ３４３，ＡＹ５６０〜ＡＹ５６３ならびに
ＡＹ７８０〜ＡＹ７８３をそれぞれ択一的に形成する。
これらのプリデコード信号は、対応する信号線を介し
て、各Ｙデコーダに共通に供給される。この実施例にお
いて、上記プリデコード信号ＡＹ５６０〜ＡＹ５６３及
びＡＹ７８０〜ＡＹ７８３を各Ｙデコーダに伝達するた
めの信号線は、上記冗長データ線選択信号ＹＲ０〜ＹＲ
７を伝達するための信号線として共用される。このた
め、ＹプリデコーダＰＹＤは、Ｙ系冗長回路ＹＲＡＣか
ら供給される相補内部制御信号φｙｒ，φｙｒＢに従っ
て、上記プリデコード信号ＡＹ５６０〜ＡＹ５６３及び
ＡＹ７８０〜ＡＹ７８３あるいは冗長データ線選択信号
ＹＲ０〜ＹＲ７を選択的に上記信号線に伝達する機能を
あわせ持つ。
ス信号ＡＹ１１〜ＡＹ１８，ＡＹ１１Ｂ〜ＡＹ１８Ｂを
順次２ビットずつ組み合わせてデコーダすることで、対
応するプリデコード信号ＡＹ１２０〜ＡＹ１２３，ＡＹ
３４０〜ＡＹ３４３，ＡＹ５６０〜ＡＹ５６３ならびに
ＡＹ７８０〜ＡＹ７８３をそれぞれ択一的に形成する。
これらのプリデコード信号は、対応する信号線を介し
て、各Ｙデコーダに共通に供給される。この実施例にお
いて、上記プリデコード信号ＡＹ５６０〜ＡＹ５６３及
びＡＹ７８０〜ＡＹ７８３を各Ｙデコーダに伝達するた
めの信号線は、上記冗長データ線選択信号ＹＲ０〜ＹＲ
７を伝達するための信号線として共用される。このた
め、ＹプリデコーダＰＹＤは、Ｙ系冗長回路ＹＲＡＣか
ら供給される相補内部制御信号φｙｒ，φｙｒＢに従っ
て、上記プリデコード信号ＡＹ５６０〜ＡＹ５６３及び
ＡＹ７８０〜ＡＹ７８３あるいは冗長データ線選択信号
ＹＲ０〜ＹＲ７を選択的に上記信号線に伝達する機能を
あわせ持つ。
【００４０】図６に示されるように、回路の電源電圧を
もとに負電位の基板バックバイアス電圧ＶＢＢを形成す
る基板バックバイアス電圧発生回路ＶＢＢＧと、回路の
電源電圧のほぼ二分の一の電圧とされる内部電圧ＨＶＣ
を形成する電圧発生回路ＨＶＣとを備える。
もとに負電位の基板バックバイアス電圧ＶＢＢを形成す
る基板バックバイアス電圧発生回路ＶＢＢＧと、回路の
電源電圧のほぼ二分の一の電圧とされる内部電圧ＨＶＣ
を形成する電圧発生回路ＨＶＣとを備える。
【００４１】図７ないし図１１において、この擬似スタ
ティック型ＲＡＭは、実質的にデータ線の延長方向に分
割されてなる８個のメモリアレイＭＡＲＹ０Ｌ及びＭＡ
ＲＹ０ＲないしＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒを備え
る。これらのメモリアレイは、対応するセンスアンプＳ
Ａ０Ｌ及びＳＡ０ＲないしＳＡ３Ｌ及びＳＡ３Ｒならび
にカラムスイッチＣＳ０Ｌ及びＣＳ０ＲないしＣＳ３Ｌ
及びＣＳ３Ｒとともに、対応するＹアドレスデコーダＹ
Ｄ０〜ＹＤ３をはさんでそれぞれ対称的に配置される。
また、これらのメモリアレイと対応するセンスアンプ及
びカラムスイッチならびにＹデコーダは、対応するＸア
ドレスデコーダＸＤ０Ｌ及びＸＤ０ＲないしＸＤ３Ｌ及
びＸＤ３Ｒをはさんでそれぞれ上下に分割して配置さ
れ、その配置位置に対応して（Ｕ）又は（Ｄ）の記号が
付される。以下の説明では、煩雑を避けるため、特に必
要な場合を除いて、上記（Ｕ）又は（Ｄ）の記号を省略
する。また、各メモリアレイのうちＸデコーダの上側
（図では左側）に配置されるものをまとめて上辺アレイ
と称し、下側（図では右側）に配置されるものを下辺ア
レイと称する。
ティック型ＲＡＭは、実質的にデータ線の延長方向に分
割されてなる８個のメモリアレイＭＡＲＹ０Ｌ及びＭＡ
ＲＹ０ＲないしＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒを備え
る。これらのメモリアレイは、対応するセンスアンプＳ
Ａ０Ｌ及びＳＡ０ＲないしＳＡ３Ｌ及びＳＡ３Ｒならび
にカラムスイッチＣＳ０Ｌ及びＣＳ０ＲないしＣＳ３Ｌ
及びＣＳ３Ｒとともに、対応するＹアドレスデコーダＹ
Ｄ０〜ＹＤ３をはさんでそれぞれ対称的に配置される。
また、これらのメモリアレイと対応するセンスアンプ及
びカラムスイッチならびにＹデコーダは、対応するＸア
ドレスデコーダＸＤ０Ｌ及びＸＤ０ＲないしＸＤ３Ｌ及
びＸＤ３Ｒをはさんでそれぞれ上下に分割して配置さ
れ、その配置位置に対応して（Ｕ）又は（Ｄ）の記号が
付される。以下の説明では、煩雑を避けるため、特に必
要な場合を除いて、上記（Ｕ）又は（Ｄ）の記号を省略
する。また、各メモリアレイのうちＸデコーダの上側
（図では左側）に配置されるものをまとめて上辺アレイ
と称し、下側（図では右側）に配置されるものを下辺ア
レイと称する。
【００４２】メモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３Ｌ
ならびにＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒは、指定されるワ
ード線が択一的に選択状態とされることで、選択的に動
作状態とされる。この実施例において、擬似スタティッ
ク型ＲＡＭが通常の書き込み又は読み出しモードあるい
はオートリフレッシュモードとされる場合、上記８個の
メモリアレイは、ＭＡＲＹ０Ｌ及びＭＡＲＹ２Ｌ（又は
ＭＡＲＹ０Ｒ及びＭＡＲＹ２Ｒ）あるいはＭＡＲＹ１Ｌ
及びＭＡＲＹ３Ｌ（又はＭＡＲＹ１Ｒ及びＭＡＲＹ３
Ｒ）の組み合わせで２個ずつ同時に動作状態とされる。
このとき、各メモリアレイでは、上辺アレイ又は下辺ア
レイが、最上位ビットの相補内部アドレス信号ＢＸ１
０，ＢＸ１０Ｂに従って択一的に動作状態とされ、さら
に動作状態とされる２個のメモリアレイから４組のデー
タ線がそれぞれ同時に選択され、対応するメインアンプ
ＭＡＬＬ及びＭＡＬＲ又はＭＡＲＬ及びＭＡＲＲあるい
は書き込み回路ＤＩＬＬ及びＤＩＬＲ又はＤＩＲＬ及び
ＤＩＲＲの対応する単位回路に接続される。その結果、
この擬似スタティック型ＲＡＭは、８ビットの記憶デー
タを同時に入出力するいわゆる×８ビット構成のＲＡＭ
とされる。
ならびにＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒは、指定されるワ
ード線が択一的に選択状態とされることで、選択的に動
作状態とされる。この実施例において、擬似スタティッ
ク型ＲＡＭが通常の書き込み又は読み出しモードあるい
はオートリフレッシュモードとされる場合、上記８個の
メモリアレイは、ＭＡＲＹ０Ｌ及びＭＡＲＹ２Ｌ（又は
ＭＡＲＹ０Ｒ及びＭＡＲＹ２Ｒ）あるいはＭＡＲＹ１Ｌ
及びＭＡＲＹ３Ｌ（又はＭＡＲＹ１Ｒ及びＭＡＲＹ３
Ｒ）の組み合わせで２個ずつ同時に動作状態とされる。
このとき、各メモリアレイでは、上辺アレイ又は下辺ア
レイが、最上位ビットの相補内部アドレス信号ＢＸ１
０，ＢＸ１０Ｂに従って択一的に動作状態とされ、さら
に動作状態とされる２個のメモリアレイから４組のデー
タ線がそれぞれ同時に選択され、対応するメインアンプ
ＭＡＬＬ及びＭＡＬＲ又はＭＡＲＬ及びＭＡＲＲあるい
は書き込み回路ＤＩＬＬ及びＤＩＬＲ又はＤＩＲＬ及び
ＤＩＲＲの対応する単位回路に接続される。その結果、
この擬似スタティック型ＲＡＭは、８ビットの記憶デー
タを同時に入出力するいわゆる×８ビット構成のＲＡＭ
とされる。
【００４３】擬似スタティック型ＲＡＭがセルフリフレ
ッシュモードとされる場合、特に制限されないが、上記
８個のメモリアレイは、一斉に動作状態とされる。この
とき、各メモリアレイでは、上辺アレイ又は下辺アレイ
が、最上位ビットの相補内部アドレス信号ＢＸ１０，Ｂ
Ｘ１０Ｂに従って選択的に動作状態とされ、これらのメ
モリアレイにおいて択一的に選択状態とされる合計８本
のワード線に関するリフレッシュ動作が同時に実行され
る。これらのリフレッシュ動作は、通常のリフレッシュ
周期の４倍の周期で自律的にかつ周期的に実行され、そ
の都度、リフレッシュアドレスカウンタＲＦＣが順次更
新される。その結果、セルフリフレッシュモードにおけ
る単位時間あたりのリフレッシュ回数が実質的に四分の
一となり、相応してメモリアレイの平均消費電流が削減
される。このようなセルフリフレッシュ動作は、後に詳
細に説明する。図１１において、メモリアレイＭＡＲＹ
０Ｌ（Ｕ）に、ワード線Ｗ及びデータ線Ｄに結合される
１つのメモリセルが示されている。
ッシュモードとされる場合、特に制限されないが、上記
８個のメモリアレイは、一斉に動作状態とされる。この
とき、各メモリアレイでは、上辺アレイ又は下辺アレイ
が、最上位ビットの相補内部アドレス信号ＢＸ１０，Ｂ
Ｘ１０Ｂに従って選択的に動作状態とされ、これらのメ
モリアレイにおいて択一的に選択状態とされる合計８本
のワード線に関するリフレッシュ動作が同時に実行され
る。これらのリフレッシュ動作は、通常のリフレッシュ
周期の４倍の周期で自律的にかつ周期的に実行され、そ
の都度、リフレッシュアドレスカウンタＲＦＣが順次更
新される。その結果、セルフリフレッシュモードにおけ
る単位時間あたりのリフレッシュ回数が実質的に四分の
一となり、相応してメモリアレイの平均消費電流が削減
される。このようなセルフリフレッシュ動作は、後に詳
細に説明する。図１１において、メモリアレイＭＡＲＹ
０Ｌ（Ｕ）に、ワード線Ｗ及びデータ線Ｄに結合される
１つのメモリセルが示されている。
【００４４】図１２ないし図１４に示すように、擬似ス
タティック型ＲＡＭは、８ビットの入力又は出力データ
に対応して設けられる８個のデータ入出力端子ＩＯ０〜
ＩＯ７を備えている。また、これらのデータ入出力端子
に対応して８個の単位回路をそれぞれ含むデータ入力バ
ッファＤＩＢ及びデータ出力バッファＤＯＢが設けられ
る。データ入出力端子ＩＯ０〜ＩＯ７は、データ入力バ
ッファＤＩＢの対応する単位回路の入力端子に結合され
るとともに、データ出力バッファＤＯＢの対応する単位
回路の出力端子に結合される。データ入力バッファＤＩ
Ｂには、タイミング発生回路ＴＧからタイミング信号φ
ｄｉｃが供給され、データ出力バッファＤＯＢには、タ
イミング信号φｄｏｃが供給される。ここで、タイミン
グ信号φｄｉｃは、特に制限されないが、擬似スタティ
ック型ＲＡＭが通常の書き込みモードで選択状態とされ
るとき、データ入出力端子ＩＯ０〜ＩＯ７を介して供給
される入力データのレベルが確定される時点で、選択的
にハイレベルとされる。また、タイミング信号φｄｏｃ
は、擬似スタティック型ＲＡＭが通常の読み出しモード
で選択状態とされるとき、選択された８個のメモリセル
の読み出し信号のレベルが確定される時点で、選択的に
ハイレベルとされる。
タティック型ＲＡＭは、８ビットの入力又は出力データ
に対応して設けられる８個のデータ入出力端子ＩＯ０〜
ＩＯ７を備えている。また、これらのデータ入出力端子
に対応して８個の単位回路をそれぞれ含むデータ入力バ
ッファＤＩＢ及びデータ出力バッファＤＯＢが設けられ
る。データ入出力端子ＩＯ０〜ＩＯ７は、データ入力バ
ッファＤＩＢの対応する単位回路の入力端子に結合され
るとともに、データ出力バッファＤＯＢの対応する単位
回路の出力端子に結合される。データ入力バッファＤＩ
Ｂには、タイミング発生回路ＴＧからタイミング信号φ
ｄｉｃが供給され、データ出力バッファＤＯＢには、タ
イミング信号φｄｏｃが供給される。ここで、タイミン
グ信号φｄｉｃは、特に制限されないが、擬似スタティ
ック型ＲＡＭが通常の書き込みモードで選択状態とされ
るとき、データ入出力端子ＩＯ０〜ＩＯ７を介して供給
される入力データのレベルが確定される時点で、選択的
にハイレベルとされる。また、タイミング信号φｄｏｃ
は、擬似スタティック型ＲＡＭが通常の読み出しモード
で選択状態とされるとき、選択された８個のメモリセル
の読み出し信号のレベルが確定される時点で、選択的に
ハイレベルとされる。
【００４５】データ入力バッファＤＩＢの下位４個の単
位回路の出力端子は、書き込み回路ＤＩＬＬ及びＤＩＲ
Ｌの対応する単位回路の入力端子にそれぞれ結合され、
データ入力バッファＤＩＢの上位４個の単位回路の出力
端子は、書き込み回路ＤＩＬＲ及びＤＩＲＲの対応する
単位回路の入力端子にそれぞれ結合される。同様に、デ
ータ出力バッファＤＯＢの下位４個の単位回路の入力端
子は、メインアンプＭＡＬＬ及びＭＡＲＬの対応する単
位回路の出力端子にそれぞれ結合され、データ出力バッ
ファＤＯＢの上位４個の単位回路の入力端子は、メイン
アンプＭＡＬＲ及びＭＡＲＲの対応する単位回路の出力
端子にそれぞれ結合される。メインアンプＭＡＬＬ及び
ＭＡＬＲには、タイミング発生回路ＴＧからタイミング
信号φｍａ０が供給され、メインアンプＭＡＲＬ及びＭ
ＡＲＲには、タイミング信号φｍａ１が供給される。
位回路の出力端子は、書き込み回路ＤＩＬＬ及びＤＩＲ
Ｌの対応する単位回路の入力端子にそれぞれ結合され、
データ入力バッファＤＩＢの上位４個の単位回路の出力
端子は、書き込み回路ＤＩＬＲ及びＤＩＲＲの対応する
単位回路の入力端子にそれぞれ結合される。同様に、デ
ータ出力バッファＤＯＢの下位４個の単位回路の入力端
子は、メインアンプＭＡＬＬ及びＭＡＲＬの対応する単
位回路の出力端子にそれぞれ結合され、データ出力バッ
ファＤＯＢの上位４個の単位回路の入力端子は、メイン
アンプＭＡＬＲ及びＭＡＲＲの対応する単位回路の出力
端子にそれぞれ結合される。メインアンプＭＡＬＬ及び
ＭＡＬＲには、タイミング発生回路ＴＧからタイミング
信号φｍａ０が供給され、メインアンプＭＡＲＬ及びＭ
ＡＲＲには、タイミング信号φｍａ１が供給される。
【００４６】データ入力バッファＤＩＢは、擬似スタテ
ィック型ＲＡＭが書き込み系の動作サイクルで選択状態
とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介し
て供給される入力データを、上記タイミング信号φｄｉ
ｃに従って取り込み、これを書き込み回路ＤＩＬＬない
しＤＩＲＲの対応する単位回路を介して、同時に選択状
態とされる８個のメモリセルに書き込む。また、データ
出力バッファＤＯＢは、擬似スタティック型ＲＡＭが読
み出し系の動作サイクルで選択状態とされるとき、メイ
ンアンプＭＡＬＬないしＭＡＲＲによって増幅される８
ビットの読み出し信号を、上記タイミング信号φｄｏｃ
に従って取り込み、対応するデータ入出力端子ＩＯ０〜
ＩＯ７を介して外部に送出する。タイミング信号φｄｏ
ｃがロウレベルとされるとき、データ出力バッファＤＯ
Ｂの出力はハイインピーダンス状態とされる。
ィック型ＲＡＭが書き込み系の動作サイクルで選択状態
とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介し
て供給される入力データを、上記タイミング信号φｄｉ
ｃに従って取り込み、これを書き込み回路ＤＩＬＬない
しＤＩＲＲの対応する単位回路を介して、同時に選択状
態とされる８個のメモリセルに書き込む。また、データ
出力バッファＤＯＢは、擬似スタティック型ＲＡＭが読
み出し系の動作サイクルで選択状態とされるとき、メイ
ンアンプＭＡＬＬないしＭＡＲＲによって増幅される８
ビットの読み出し信号を、上記タイミング信号φｄｏｃ
に従って取り込み、対応するデータ入出力端子ＩＯ０〜
ＩＯ７を介して外部に送出する。タイミング信号φｄｏ
ｃがロウレベルとされるとき、データ出力バッファＤＯ
Ｂの出力はハイインピーダンス状態とされる。
【００４７】この実施例の擬似スタティック型ＲＡＭ
は、前述のように、ノンアドレスマルチプレクス方式を
とり、合計１９個のアドレス入力端子Ａ０〜Ａ１８を備
える。また、それぞれ対をなし実質的に上下二分割され
る合計１６個のメモリアレイを備え、各メモリアレイ
は、後述するように、択一的に選択状態とされかつ４本
ずつ群分割される６４群、合計２５６本のワード線と、
同時に４組ずつ選択的に選択状態とされる合計１０２４
組の相補データ線をそれぞれ含む。その結果、各メモリ
アレイは、それぞれ実質的に２６２１４４、いわゆる２
５６キロビットのアドレス空間を有し、これにより、擬
似スタティック型ＲＡＭはいわゆる４メガビットの記憶
容量を有するものとされる。
は、前述のように、ノンアドレスマルチプレクス方式を
とり、合計１９個のアドレス入力端子Ａ０〜Ａ１８を備
える。また、それぞれ対をなし実質的に上下二分割され
る合計１６個のメモリアレイを備え、各メモリアレイ
は、後述するように、択一的に選択状態とされかつ４本
ずつ群分割される６４群、合計２５６本のワード線と、
同時に４組ずつ選択的に選択状態とされる合計１０２４
組の相補データ線をそれぞれ含む。その結果、各メモリ
アレイは、それぞれ実質的に２６２１４４、いわゆる２
５６キロビットのアドレス空間を有し、これにより、擬
似スタティック型ＲＡＭはいわゆる４メガビットの記憶
容量を有するものとされる。
【００４８】擬似スタティック型ＲＡＭが通常の動作モ
ードで選択状態とされるとき、上記１６個のメモリアレ
イは、実質的に２個ずつ同時に、いわゆるペア選択され
る。同時に動作状態とされる２個のメモリアレイからそ
れぞれ４個、合計８個のメモリセルが選択され、対応す
るコモンＩ／Ｏ線に接続される。これらのメモリセル
は、さらに対応する書き込み回路又はメインアンプを経
て、データ入力バッファＤＩＢ又はデータ出力バッファ
ＤＯＢの対応する単位回路に接続される。
ードで選択状態とされるとき、上記１６個のメモリアレ
イは、実質的に２個ずつ同時に、いわゆるペア選択され
る。同時に動作状態とされる２個のメモリアレイからそ
れぞれ４個、合計８個のメモリセルが選択され、対応す
るコモンＩ／Ｏ線に接続される。これらのメモリセル
は、さらに対応する書き込み回路又はメインアンプを経
て、データ入力バッファＤＩＢ又はデータ出力バッファ
ＤＯＢの対応する単位回路に接続される。
【００４９】アドレス信号Ａ０及びＡ１によってメモリ
アレイペアの選択が行われ、アドレス信号Ａ１０によっ
て上辺又は下辺アレイの選択が行われる。これにより、
１６個のメモリアレイは、八分の一選択され、２個ずつ
同時に動作状態とされる。前述のように、擬似スタティ
ック型ＲＡＭがセルフリフレッシュモードとされると
き、上記アドレス信号Ａ０及びＡ１は意味をなさず、８
個の上辺又は下辺アレイが一斉に動作状態とされる。
アレイペアの選択が行われ、アドレス信号Ａ１０によっ
て上辺又は下辺アレイの選択が行われる。これにより、
１６個のメモリアレイは、八分の一選択され、２個ずつ
同時に動作状態とされる。前述のように、擬似スタティ
ック型ＲＡＭがセルフリフレッシュモードとされると
き、上記アドレス信号Ａ０及びＡ１は意味をなさず、８
個の上辺又は下辺アレイが一斉に動作状態とされる。
【００５０】６ビットのアドレス信号Ａ４ないしＡ９
は、ＸプリデコーダＰＸＤに供給され、それぞれ２ビッ
トずつ組み合わされてデコードされる。その結果、対応
するプリデコードＡＸ４５０〜ＡＸ４５３ないしＡＸ８
９０〜ＡＸ８９３がそれぞれ択一的にハイレベルとされ
る。これらのプリデコード信号は、Ｘデコーダに供給さ
れ、各メモリアレイのワード線群を択一的に選択するた
めに供給される。２ビットのアドレス信号Ａ２及びＡ３
は、ワード線選択駆動信号発生回路ＰＷＤに供給され、
ワード線駆動信号発生回路φＸＧから出力されるワード
線駆動信号φｘと組み合わされることで、ワード線選択
駆動信号Ｘ００，Ｘ０１，Ｘ１０及びＸ１１を択一的に
形成するために供給される。前述のように、ワード線選
択駆動信号Ｘ００〜Ｘ１１は、回路の電源電圧を超える
昇圧電圧ＶＣＨとされる。その結果、以上８ビットのア
ドレス信号Ａ２ないしＡ９に従って、上記アドレス信号
Ａ０及びＡ１ならびにＡ１０によって指定される２個の
メモリアレイを構成する２５６本のワード線のうちの１
本が択一的に選択状態とされる。
は、ＸプリデコーダＰＸＤに供給され、それぞれ２ビッ
トずつ組み合わされてデコードされる。その結果、対応
するプリデコードＡＸ４５０〜ＡＸ４５３ないしＡＸ８
９０〜ＡＸ８９３がそれぞれ択一的にハイレベルとされ
る。これらのプリデコード信号は、Ｘデコーダに供給さ
れ、各メモリアレイのワード線群を択一的に選択するた
めに供給される。２ビットのアドレス信号Ａ２及びＡ３
は、ワード線選択駆動信号発生回路ＰＷＤに供給され、
ワード線駆動信号発生回路φＸＧから出力されるワード
線駆動信号φｘと組み合わされることで、ワード線選択
駆動信号Ｘ００，Ｘ０１，Ｘ１０及びＸ１１を択一的に
形成するために供給される。前述のように、ワード線選
択駆動信号Ｘ００〜Ｘ１１は、回路の電源電圧を超える
昇圧電圧ＶＣＨとされる。その結果、以上８ビットのア
ドレス信号Ａ２ないしＡ９に従って、上記アドレス信号
Ａ０及びＡ１ならびにＡ１０によって指定される２個の
メモリアレイを構成する２５６本のワード線のうちの１
本が択一的に選択状態とされる。
【００５１】同様に、アドレス入力端子Ａ１１〜Ａ１８
を介して入力される８ビットのアドレス信号Ａ１１〜Ａ
１８は、Ｙアドレス信号とされ、データ線選択のため
に、ＹプリデコーダＰＹＤに供給され、Ａ１１及びＡ１
２，Ａ１３及びＡ１４，Ａ１５及びＡ１６ならびにＡ１
７及びＡ１８の組み合わせで、それぞれ２ビットずつデ
コードされる。その結果、対応するプリデコード信号Ａ
Ｙ１２０〜ＡＹ１２３，ＡＹ３４０〜ＡＹ３４３，ＡＹ
５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＹ７８３
が、択一的にハイレベルとされる。これらのプリデコー
ド信号は、Ｙデコーダのデコーダトリーによってさらに
組み合わされ、その結果、動作状態とされる２個のメモ
リアレイからそれぞれ４組、合計８組の相補データ線が
選択され、対応するコモンＩ／Ｏ線に接続される。これ
により、いわゆる４メガビットのメモリセルから８個の
メモリセルが選択され、データ入出力端子ＩＯ０〜ＩＯ
７を介する８ビットの記憶データの入出力動作が行われ
る。
を介して入力される８ビットのアドレス信号Ａ１１〜Ａ
１８は、Ｙアドレス信号とされ、データ線選択のため
に、ＹプリデコーダＰＹＤに供給され、Ａ１１及びＡ１
２，Ａ１３及びＡ１４，Ａ１５及びＡ１６ならびにＡ１
７及びＡ１８の組み合わせで、それぞれ２ビットずつデ
コードされる。その結果、対応するプリデコード信号Ａ
Ｙ１２０〜ＡＹ１２３，ＡＹ３４０〜ＡＹ３４３，ＡＹ
５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＹ７８３
が、択一的にハイレベルとされる。これらのプリデコー
ド信号は、Ｙデコーダのデコーダトリーによってさらに
組み合わされ、その結果、動作状態とされる２個のメモ
リアレイからそれぞれ４組、合計８組の相補データ線が
選択され、対応するコモンＩ／Ｏ線に接続される。これ
により、いわゆる４メガビットのメモリセルから８個の
メモリセルが選択され、データ入出力端子ＩＯ０〜ＩＯ
７を介する８ビットの記憶データの入出力動作が行われ
る。
【００５２】図１５には、上記擬似スタティック型ＲＡ
Ｍの半導体基板上における一実施例の全体的なレイアウ
ト配置図が示され、同図では図面の大きさの関係から回
路ブロック１ないし回路ブロック３に分けられ、それぞ
れの詳細なレイアウト図が図１６ないし図１８に分けて
示されている。すなわち、これらの図１６ないし図１８
の幾何学的な全体配置の関係が図１５によって表されて
いる。これら図１５ないし図１８をもとに、この実施例
の擬似スタティック型ＲＡＭの一実施例の基本的レイア
ウトを説明する。図１６〜図１８において、半導体基板
は、図面の左側を半導体基板面の上側と称している。
Ｍの半導体基板上における一実施例の全体的なレイアウ
ト配置図が示され、同図では図面の大きさの関係から回
路ブロック１ないし回路ブロック３に分けられ、それぞ
れの詳細なレイアウト図が図１６ないし図１８に分けて
示されている。すなわち、これらの図１６ないし図１８
の幾何学的な全体配置の関係が図１５によって表されて
いる。これら図１５ないし図１８をもとに、この実施例
の擬似スタティック型ＲＡＭの一実施例の基本的レイア
ウトを説明する。図１６〜図１８において、半導体基板
は、図面の左側を半導体基板面の上側と称している。
【００５３】前述のように、擬似スタティック型ＲＡＭ
は、それぞれが上辺及び下辺に分割される８個（実質的
には１６個）のメモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３
Ｌ及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒを備え、これらのメ
モリアレイに対応して設けられるＸアドレスデコーダＸ
Ｄ０Ｌ〜ＸＤ３Ｌ及びＸＤ０Ｒ〜ＸＤ３Ｒと、２個のメ
モリアレイに対応して設けられかつそれぞれが上辺及び
下辺に分割される４個のＹアドレスデコーダＹＤ０〜Ｙ
Ｄ３とを備える。
は、それぞれが上辺及び下辺に分割される８個（実質的
には１６個）のメモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３
Ｌ及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒを備え、これらのメ
モリアレイに対応して設けられるＸアドレスデコーダＸ
Ｄ０Ｌ〜ＸＤ３Ｌ及びＸＤ０Ｒ〜ＸＤ３Ｒと、２個のメ
モリアレイに対応して設けられかつそれぞれが上辺及び
下辺に分割される４個のＹアドレスデコーダＹＤ０〜Ｙ
Ｄ３とを備える。
【００５４】半導体基板面の中央部には、Ｘアドレスデ
コーダＸＤ０Ｌ〜ＸＤ３Ｌ及びＸＤ０Ｒ〜ＸＤ３Ｒが配
置され、その上辺及び下辺には、対応するワード線駆動
回路ＷＤ０ＬＵ〜ＷＤ３ＬＵ（ＷＤ０ＬＤ〜ＷＤ３Ｌ
Ｄ）ならびにＷＤ０ＲＵ〜ＷＤ３ＲＵ（ＷＤ０ＲＤ〜Ｗ
Ｄ３ＲＤ）がそれぞれ配置される。そして、これらのＸ
系選択回路をはさむように、対応するメモリアレイＭＡ
ＲＹ０Ｌ〜ＭＡＲＹ３Ｌ及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３
Ｒが、対応するＹデコーダＹＤ０〜ＹＤ３をはさみかつ
そのワード線を上下方向に延長する形でいわゆる縦型に
配置される。また、図示されないが、Ｙアドレスデコー
ダＹＤ０〜ＹＤ３に近接して、対応するセンスアンプＳ
Ａ０Ｌ〜ＳＡ３Ｌ及びＳＡ０Ｒ〜ＳＡ３Ｒならびにカラ
ムスイッチＣＳ０Ｌ〜ＣＳ３Ｌ及びＣＳ０Ｒ〜ＣＳ３Ｒ
がそれぞれ配置される。
コーダＸＤ０Ｌ〜ＸＤ３Ｌ及びＸＤ０Ｒ〜ＸＤ３Ｒが配
置され、その上辺及び下辺には、対応するワード線駆動
回路ＷＤ０ＬＵ〜ＷＤ３ＬＵ（ＷＤ０ＬＤ〜ＷＤ３Ｌ
Ｄ）ならびにＷＤ０ＲＵ〜ＷＤ３ＲＵ（ＷＤ０ＲＤ〜Ｗ
Ｄ３ＲＤ）がそれぞれ配置される。そして、これらのＸ
系選択回路をはさむように、対応するメモリアレイＭＡ
ＲＹ０Ｌ〜ＭＡＲＹ３Ｌ及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３
Ｒが、対応するＹデコーダＹＤ０〜ＹＤ３をはさみかつ
そのワード線を上下方向に延長する形でいわゆる縦型に
配置される。また、図示されないが、Ｙアドレスデコー
ダＹＤ０〜ＹＤ３に近接して、対応するセンスアンプＳ
Ａ０Ｌ〜ＳＡ３Ｌ及びＳＡ０Ｒ〜ＳＡ３Ｒならびにカラ
ムスイッチＣＳ０Ｌ〜ＣＳ３Ｌ及びＣＳ０Ｒ〜ＣＳ３Ｒ
がそれぞれ配置される。
【００５５】メモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３Ｌ
及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒの上部には、プリＹア
ドレスデコーダＰＹＤ及びＹアドレス冗長制御回路ＹＲ
ＡＣ等が配置される。これらのメモリアレイの下部に
は、メインアンプＭＡＬＬないしＭＡＲＲならびに書き
込み回路ＤＩＬＬないしＤＩＲＲ等が配置される。
及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒの上部には、プリＹア
ドレスデコーダＰＹＤ及びＹアドレス冗長制御回路ＹＲ
ＡＣ等が配置される。これらのメモリアレイの下部に
は、メインアンプＭＡＬＬないしＭＡＲＲならびに書き
込み回路ＤＩＬＬないしＤＩＲＲ等が配置される。
【００５６】半導体基板面の各側辺には、半導体基板面
の各隅に近接する位置ならびに左部及び右部側辺の中央
部に近接する位置を避けるように、ボンディングパッド
が配置される。また、これらのパッドに近接して、Ｘア
ドレスバッファＸＡＢ及びＹアドレスバッファＹＡＢな
らびにデータ入力バッファＤＩＢ及びデータ出力バッフ
ァＤＯＢの対応する単位回路が配置される。
の各隅に近接する位置ならびに左部及び右部側辺の中央
部に近接する位置を避けるように、ボンディングパッド
が配置される。また、これらのパッドに近接して、Ｘア
ドレスバッファＸＡＢ及びＹアドレスバッファＹＡＢな
らびにデータ入力バッファＤＩＢ及びデータ出力バッフ
ァＤＯＢの対応する単位回路が配置される。
【００５７】図４０には、この発明に係るリフレッシュ
カウンタＲＦＣの一実施例のブロック図が示されてい
る。リフレッシュカウンタＲＦＣは、ロジック回路ＬＯ
Ｇ１，２，３と、発振回路ＯＣと、低温度時リミッター
回路ＬＣ及びタイマー回路ＴＣとから構成される。発振
回路ＯＣ、低温度時リミッター回路ＬＣ及びタイマー回
路ＴＣの各動作の詳細な説明については、後で図を参照
して行う。
カウンタＲＦＣの一実施例のブロック図が示されてい
る。リフレッシュカウンタＲＦＣは、ロジック回路ＬＯ
Ｇ１，２，３と、発振回路ＯＣと、低温度時リミッター
回路ＬＣ及びタイマー回路ＴＣとから構成される。発振
回路ＯＣ、低温度時リミッター回路ＬＣ及びタイマー回
路ＴＣの各動作の詳細な説明については、後で図を参照
して行う。
【００５８】ロジック回路ＬＯＧ１は、インバータ回路
ＩＮＶ１，２、ナンド回路ＮＡＮＤ１〜３及びノア回路
ＮＯＲ１から構成される。インバータ回路ＩＮＶ１は、
入力バッファＯＥＩＢの出力信号ＯＥ０が供給される。
ナンド回路ＮＡＮＤ１は、入力バッファＣＥＩＢの反転
出力信号ＣＥ０Ｂとインバータ回路ＩＮＶ１の出力信号
が供給される。アンド回路ＮＡＮＤ２と３は、フリップ
フロップ形態をとり、ナンド回路ＮＡＮＤ２の一方の入
力としてナンド回路ＮＡＮＤ１の出力信号が供給され、
他方の入力としてナンド回路ＮＡＮＤ３の出力信号が供
給される。また、ナンド回路ＮＡＮＤ３の一方の入力と
してナンド回路ＮＡＮＤ２の出力信号が供給され、他方
の入力として入力バッファＣＥＩＢの反転信号ＣＥ０Ｂ
が供給される。インバータ回路ＩＮＶ２は、ナンド回路
ＮＡＮＤ２の出力信号を入力する。ノア回路ＮＯＲ１の
一方の入力としてインバータ回路ＩＮＶ１の出力信号が
供給され、他方の入力としてインバータ回路ＩＮＶ２の
出力信号が供給される。ノア回路ＮＯＲ１は、信号ＲＦ
１を出力する。
ＩＮＶ１，２、ナンド回路ＮＡＮＤ１〜３及びノア回路
ＮＯＲ１から構成される。インバータ回路ＩＮＶ１は、
入力バッファＯＥＩＢの出力信号ＯＥ０が供給される。
ナンド回路ＮＡＮＤ１は、入力バッファＣＥＩＢの反転
出力信号ＣＥ０Ｂとインバータ回路ＩＮＶ１の出力信号
が供給される。アンド回路ＮＡＮＤ２と３は、フリップ
フロップ形態をとり、ナンド回路ＮＡＮＤ２の一方の入
力としてナンド回路ＮＡＮＤ１の出力信号が供給され、
他方の入力としてナンド回路ＮＡＮＤ３の出力信号が供
給される。また、ナンド回路ＮＡＮＤ３の一方の入力と
してナンド回路ＮＡＮＤ２の出力信号が供給され、他方
の入力として入力バッファＣＥＩＢの反転信号ＣＥ０Ｂ
が供給される。インバータ回路ＩＮＶ２は、ナンド回路
ＮＡＮＤ２の出力信号を入力する。ノア回路ＮＯＲ１の
一方の入力としてインバータ回路ＩＮＶ１の出力信号が
供給され、他方の入力としてインバータ回路ＩＮＶ２の
出力信号が供給される。ノア回路ＮＯＲ１は、信号ＲＦ
１を出力する。
【００５９】発振回路ＯＣは、ロジック回路ＬＯＧ１か
ら信号ＲＦ１が供給され、タイミング信号φSRF1Ｂを出
力する。ロジック回路ＬＯＧ２は、インバータ回路ＩＮ
Ｖ３から構成され、発振回路ＯＣからの出力信号φSRF1
Ｂを反転し、低温度時リミッター回路ＬＣ及びロジック
回路ＬＯＧ３に出力する。低温度時リミッター回路ＬＣ
には、ロジック回路ＬＯＧ１の出力信号ＲＦ１、ロジッ
ク回路ＬＯＧ２の出力信号φSRF1及びタイマー回路ＴＣ
の出力信号ＬＭＴが供給される。
ら信号ＲＦ１が供給され、タイミング信号φSRF1Ｂを出
力する。ロジック回路ＬＯＧ２は、インバータ回路ＩＮ
Ｖ３から構成され、発振回路ＯＣからの出力信号φSRF1
Ｂを反転し、低温度時リミッター回路ＬＣ及びロジック
回路ＬＯＧ３に出力する。低温度時リミッター回路ＬＣ
には、ロジック回路ＬＯＧ１の出力信号ＲＦ１、ロジッ
ク回路ＬＯＧ２の出力信号φSRF1及びタイマー回路ＴＣ
の出力信号ＬＭＴが供給される。
【００６０】タイマー回路ＴＣは、低温度時リミッター
回路ＬＣの出力信号ＬＥＮＢが供給され、信号ＬＭＴを
出力する。ロジック回路ＬＯＧ３は、アンド回路ＡＮＤ
１から構成され、アンド回路ＡＮＤ１の一方の入力とし
てロジック回路ＬＯＧ２の出力信号φSRF1が供給され、
他方の入力として低温度時リミッター回路ＬＣの出力信
号ＬＥＮＢが供給される。そして、アンド回路ＡＮＤ１
は、信号φSRF2を形成して出力する。
回路ＬＣの出力信号ＬＥＮＢが供給され、信号ＬＭＴを
出力する。ロジック回路ＬＯＧ３は、アンド回路ＡＮＤ
１から構成され、アンド回路ＡＮＤ１の一方の入力とし
てロジック回路ＬＯＧ２の出力信号φSRF1が供給され、
他方の入力として低温度時リミッター回路ＬＣの出力信
号ＬＥＮＢが供給される。そして、アンド回路ＡＮＤ１
は、信号φSRF2を形成して出力する。
【００６１】図１９には、上記擬似スタティック型ＲＡ
Ｍのセルフリフレッシュ動作を説明するための一実施例
のタイミング図が示されている。この実施例では、前述
のように１回の動作で合計８本のワード線を同時に選択
状態にし、８１９２個のメモリセルのリフレッシュを行
う。それ故、ＲＡＭが全体で約４Ｍビットの記憶容量を
持つから、１回りのセルフリフレッシュ動作は１ないし
５１２の５１２サイクルからなる。この実施例では、後
述するような温度補償された発振回路により形成された
パルスにより温度変化に無関係に、言い換えるならば、
メモリセルの情報保持特性に無関係なセルフリフレッシ
ュ時間Ｔ１により１回りのセルフリフレッシュ動作を連
続的して行う。そして、後述するようなメモリセルの情
報保持特性に対応させられた時定数回路を用いたタイマ
ー回路により設定されたポーズ時間Ｔ２が設けられる。
したがって、この実施例の実質的なリフレッシュ周期Ｔ
は、上記時間Ｔ１＋Ｔ２により決定される。上記ポーズ
時間Ｔ２のの経過の後に、次のリフレッシュ周期が開始
され、再び１サイクル目から５１２サイクル目までのセ
ルフリフレッシュ動作（Ｔ１）が開始され、それが終了
するとポーズ時間Ｔ２に入る。以下、同様な繰り返しに
よりセルフリフレッシュ動作が行われる。上記セルフリ
フレッシュモードは、チップイネーブル信号ＣＥＢがハ
イレベルに固定された状態で、オートリフレッシュモー
ドと区別するために一定の時間（ｔFAS ）以上継続して
出力イネーブル信号ＯＥＢがロウレベルに固定されるこ
とを条件にして開始される。
Ｍのセルフリフレッシュ動作を説明するための一実施例
のタイミング図が示されている。この実施例では、前述
のように１回の動作で合計８本のワード線を同時に選択
状態にし、８１９２個のメモリセルのリフレッシュを行
う。それ故、ＲＡＭが全体で約４Ｍビットの記憶容量を
持つから、１回りのセルフリフレッシュ動作は１ないし
５１２の５１２サイクルからなる。この実施例では、後
述するような温度補償された発振回路により形成された
パルスにより温度変化に無関係に、言い換えるならば、
メモリセルの情報保持特性に無関係なセルフリフレッシ
ュ時間Ｔ１により１回りのセルフリフレッシュ動作を連
続的して行う。そして、後述するようなメモリセルの情
報保持特性に対応させられた時定数回路を用いたタイマ
ー回路により設定されたポーズ時間Ｔ２が設けられる。
したがって、この実施例の実質的なリフレッシュ周期Ｔ
は、上記時間Ｔ１＋Ｔ２により決定される。上記ポーズ
時間Ｔ２のの経過の後に、次のリフレッシュ周期が開始
され、再び１サイクル目から５１２サイクル目までのセ
ルフリフレッシュ動作（Ｔ１）が開始され、それが終了
するとポーズ時間Ｔ２に入る。以下、同様な繰り返しに
よりセルフリフレッシュ動作が行われる。上記セルフリ
フレッシュモードは、チップイネーブル信号ＣＥＢがハ
イレベルに固定された状態で、オートリフレッシュモー
ドと区別するために一定の時間（ｔFAS ）以上継続して
出力イネーブル信号ＯＥＢがロウレベルに固定されるこ
とを条件にして開始される。
【００６２】図２０には、上記ポーズ時間Ｔ２を設定す
るためのタイマー回路ＴＣの一実施例の回路図が示され
ている。この実施例では、メモリセルの情報記憶電荷量
に対応した時定数回路を得るために、メモリセルと同じ
条件（同じプロセス）で形成されるダミーセルが用いら
れる。ただし、ダミーセルは、メモリセルと異なりアド
レス選択用ＭＯＳＦＥＴＱｍのみが時定数回路として用
いられる。特に制限されないが、メモリセルの１０００
個分に相当するダミーセルのうち、アドレス選択用のＭ
ＯＳＦＥＴＱｍを並列形態に接続する。すなわち、ワー
ド線に対応したゲート電極は、共通に回路の接地電位点
に接続し、データ線に対応したドレインはプレート電圧
ＶＰＬに接続する。そして、情報記憶用キャパシタが接
続されるソースには、別個に設けられたキャパシタＣｓ
を接続する。
るためのタイマー回路ＴＣの一実施例の回路図が示され
ている。この実施例では、メモリセルの情報記憶電荷量
に対応した時定数回路を得るために、メモリセルと同じ
条件（同じプロセス）で形成されるダミーセルが用いら
れる。ただし、ダミーセルは、メモリセルと異なりアド
レス選択用ＭＯＳＦＥＴＱｍのみが時定数回路として用
いられる。特に制限されないが、メモリセルの１０００
個分に相当するダミーセルのうち、アドレス選択用のＭ
ＯＳＦＥＴＱｍを並列形態に接続する。すなわち、ワー
ド線に対応したゲート電極は、共通に回路の接地電位点
に接続し、データ線に対応したドレインはプレート電圧
ＶＰＬに接続する。そして、情報記憶用キャパシタが接
続されるソースには、別個に設けられたキャパシタＣｓ
を接続する。
【００６３】このキャパシタＣｓは、特に制限されない
が、約１００個分の情報記憶用キャパシタの合成容量値
に対応した容量値を持つようにされる。上記のようにア
ドレス選択用ＭＯＳＦＥＴＱｍの数は、約１０００個分
のメモリセルに対応したものを並列形態に接続したもの
であるのに対して、キャパシタＣｓの容量値をそれより
１桁小さい約１００個分の情報記憶用キャパシタの容量
値に設定したのは、次のような理由によるものである。
メモリアレイＭＡＲＹに形成されるメモリセルのうち、
平均的なメモリセルの情報記憶時間に対してワーストケ
ースのメモリセルの情報記憶時間は約１桁悪い。約１０
００個分のメモリセルに対応したアドレス選択用ＭＯＳ
ＦＥＴＱｍを並列接続すると、そのソース又はチャンネ
ルを通したリーク電流の総和は平均化されたものとな
る。このようなリーク電流に対して、上記のように約１
桁小さいキャパシタＣｓを接続することによって、上記
ワーストケースのメモリセルの情報保持特性に対応した
時定数回路を等価的に得ることができる。
が、約１００個分の情報記憶用キャパシタの合成容量値
に対応した容量値を持つようにされる。上記のようにア
ドレス選択用ＭＯＳＦＥＴＱｍの数は、約１０００個分
のメモリセルに対応したものを並列形態に接続したもの
であるのに対して、キャパシタＣｓの容量値をそれより
１桁小さい約１００個分の情報記憶用キャパシタの容量
値に設定したのは、次のような理由によるものである。
メモリアレイＭＡＲＹに形成されるメモリセルのうち、
平均的なメモリセルの情報記憶時間に対してワーストケ
ースのメモリセルの情報記憶時間は約１桁悪い。約１０
００個分のメモリセルに対応したアドレス選択用ＭＯＳ
ＦＥＴＱｍを並列接続すると、そのソース又はチャンネ
ルを通したリーク電流の総和は平均化されたものとな
る。このようなリーク電流に対して、上記のように約１
桁小さいキャパシタＣｓを接続することによって、上記
ワーストケースのメモリセルの情報保持特性に対応した
時定数回路を等価的に得ることができる。
【００６４】しかも、上記のように１０００個分ものメ
モリセルに対応したアドレス選択用ＭＯＳＦＥＴＱｍを
並列接続することによって、プロセスバラツキに対して
平均的なアドレス選択用ＭＯＳＦＥＴＱｍのリーク電流
を形成することができるとともに、上記のように約１０
０個分ものキャパシタＣｓを用いるものであるため、そ
の容量値を電圧レベルをモニターする電圧比較回路の入
力容量や配線容量を無視できる程度に大きくすることが
できる。このようにして、メモリアレイＭＡＲＹに形成
されるワーストケースのメモリセルに近似した放電時定
数を持つ時定数回路を得ることができるものである。
モリセルに対応したアドレス選択用ＭＯＳＦＥＴＱｍを
並列接続することによって、プロセスバラツキに対して
平均的なアドレス選択用ＭＯＳＦＥＴＱｍのリーク電流
を形成することができるとともに、上記のように約１０
０個分ものキャパシタＣｓを用いるものであるため、そ
の容量値を電圧レベルをモニターする電圧比較回路の入
力容量や配線容量を無視できる程度に大きくすることが
できる。このようにして、メモリアレイＭＡＲＹに形成
されるワーストケースのメモリセルに近似した放電時定
数を持つ時定数回路を得ることができるものである。
【００６５】上記キャパシタＣｓに対するプリチャージ
回路は、特に制限されないが、そのソースとドレインが
半導体基板上に形成されたものではなく、比較的厚い厚
さのフィールド絶縁膜上に形成されたポリシリコン層を
ソースとドレインとして用いるようにする。これは、プ
リチャージＭＯＳＦＥＴＱ３のソース，ドレインを拡散
層により構成すると、そのリーク電流が上記設定された
時定数に影響を及ぼすからである。
回路は、特に制限されないが、そのソースとドレインが
半導体基板上に形成されたものではなく、比較的厚い厚
さのフィールド絶縁膜上に形成されたポリシリコン層を
ソースとドレインとして用いるようにする。これは、プ
リチャージＭＯＳＦＥＴＱ３のソース，ドレインを拡散
層により構成すると、そのリーク電流が上記設定された
時定数に影響を及ぼすからである。
【００６６】ＭＯＳＦＥＴＱ３をＮチャンネルＭＯＳＦ
ＥＴにより構成した場合には、ゲート電圧は電源電圧Ｖ
ＣＣではなく昇圧した電圧ＶＣＨを用いる。これによ
り、インバータ回路Ｎ８により形成された電源電圧ＶＣ
ＣのようなハイレベルによりキャパシタＣｓをプリチャ
ージさせることができる。なお、ＭＯＳＦＥＴＱ３がオ
フ状態のとき、インバータ回路Ｎ８を回路の接地電位の
ようなロウレベルにすると、ＭＯＳＦＥＴＱ３のソー
ス，ドレイン間には上記キャパシタＣｓの保持電圧がか
かり、チャンネル間を通したリーク電流を大きくする。
そこで、この実施例では、インバータ回路Ｎ８のロウレ
ベル側の動作電圧としてプレート電圧ＶＰＬを用いる。
プレート電圧ＶＰＬは、ＶＣＣ／２に設定されているの
で、上記ＭＯＳＦＥＴＱ３のチャンネル間リーク電流を
３〜５桁減らすことができる。これにより、プリチャー
ジ用のＭＯＳＦＥＴにおけるリーク電流を実質的に無視
することができるから精度の高い時定数が得られる。
ＥＴにより構成した場合には、ゲート電圧は電源電圧Ｖ
ＣＣではなく昇圧した電圧ＶＣＨを用いる。これによ
り、インバータ回路Ｎ８により形成された電源電圧ＶＣ
ＣのようなハイレベルによりキャパシタＣｓをプリチャ
ージさせることができる。なお、ＭＯＳＦＥＴＱ３がオ
フ状態のとき、インバータ回路Ｎ８を回路の接地電位の
ようなロウレベルにすると、ＭＯＳＦＥＴＱ３のソー
ス，ドレイン間には上記キャパシタＣｓの保持電圧がか
かり、チャンネル間を通したリーク電流を大きくする。
そこで、この実施例では、インバータ回路Ｎ８のロウレ
ベル側の動作電圧としてプレート電圧ＶＰＬを用いる。
プレート電圧ＶＰＬは、ＶＣＣ／２に設定されているの
で、上記ＭＯＳＦＥＴＱ３のチャンネル間リーク電流を
３〜５桁減らすことができる。これにより、プリチャー
ジ用のＭＯＳＦＥＴにおけるリーク電流を実質的に無視
することができるから精度の高い時定数が得られる。
【００６７】制御信号ＬＥＮＢは、プリチャージ制御信
号であり、インバータ回路Ｎ１，Ｎ２及びその相補的な
出力信号を受けるＭＯＳＦＥＴＱ１，Ｑ３と、昇圧電圧
ＶＣＨにより動作させられるラッチ形態のインバータ回
路Ｎ３，Ｎ４とは、レベル変換回路を構成し、ＶＣＣレ
ベルのプリチャージ制御信号ＬＥＮＢを、昇圧電圧ＶＣ
Ｈに対応したレベルの信号に変換する。これらの変換信
号は、インバータ回路Ｎ５，Ｎ６を通して上記プリチャ
ージＭＯＳＦＥＴＱ３のゲート制御信号として供給され
る。そして、インバータ回路Ｎ６の出力信号は、インバ
ータ回路Ｎ７とＮ８を通してプリチャージ電圧として出
力される。
号であり、インバータ回路Ｎ１，Ｎ２及びその相補的な
出力信号を受けるＭＯＳＦＥＴＱ１，Ｑ３と、昇圧電圧
ＶＣＨにより動作させられるラッチ形態のインバータ回
路Ｎ３，Ｎ４とは、レベル変換回路を構成し、ＶＣＣレ
ベルのプリチャージ制御信号ＬＥＮＢを、昇圧電圧ＶＣ
Ｈに対応したレベルの信号に変換する。これらの変換信
号は、インバータ回路Ｎ５，Ｎ６を通して上記プリチャ
ージＭＯＳＦＥＴＱ３のゲート制御信号として供給され
る。そして、インバータ回路Ｎ６の出力信号は、インバ
ータ回路Ｎ７とＮ８を通してプリチャージ電圧として出
力される。
【００６８】ＭＯＳＦＥＴＱ４とＱ５は、差動増幅ＭＯ
ＳＦＥＴであり、ＭＯＳＦＥＴＱ４のゲートには上記時
定数回路の電圧ＶＰが供給され、ＭＯＳＦＥＴＱ５のゲ
ートにはプレート電圧が供給される。この実施例では、
コンパレータを低消費電力とするために、上記差動ＭＯ
ＳＦＥＴＱ４とＱ５の共通化されたソースに設けられ、
動作電流を形成するＮチャンネルＭＯＳＦＥＴＱＮが微
小な動作電流を形成する。この差動増幅回路は、上記の
ようなセルフリフレッシュモードのときのみに動作させ
るために、ゲートにはセルフリフレッシュモードのとき
に上記ＭＯＳＦＥＴＱＮに微小電流が流れるようにする
制御電圧ＶＮＮＴが供給される。上記差動ＭＯＳＦＥＴ
Ｑ４とＱ５のドレインには、電流ミラー形態にされたＰ
チャンネルＭＯＳＦＥＴＱ６とＱ７が負荷として設けら
れる。
ＳＦＥＴであり、ＭＯＳＦＥＴＱ４のゲートには上記時
定数回路の電圧ＶＰが供給され、ＭＯＳＦＥＴＱ５のゲ
ートにはプレート電圧が供給される。この実施例では、
コンパレータを低消費電力とするために、上記差動ＭＯ
ＳＦＥＴＱ４とＱ５の共通化されたソースに設けられ、
動作電流を形成するＮチャンネルＭＯＳＦＥＴＱＮが微
小な動作電流を形成する。この差動増幅回路は、上記の
ようなセルフリフレッシュモードのときのみに動作させ
るために、ゲートにはセルフリフレッシュモードのとき
に上記ＭＯＳＦＥＴＱＮに微小電流が流れるようにする
制御電圧ＶＮＮＴが供給される。上記差動ＭＯＳＦＥＴ
Ｑ４とＱ５のドレインには、電流ミラー形態にされたＰ
チャンネルＭＯＳＦＥＴＱ６とＱ７が負荷として設けら
れる。
【００６９】上記のように低消費電力化のために差動増
幅回路の利得は小さくなっている。そこで、上記差動増
幅回路の出力信号は、縦列形態にされたインバータ回路
Ｎ１０〜Ｎ１２により増幅される。これらのインバータ
回路Ｎ１０〜Ｎ１２においても、レベル合わせと低消費
電力化等のために上記のような定電流源としてのＮチャ
ンネルＭＯＳＦＥＴＱＮがインバータ回路Ｎ１０とＮ１
２に設けられ、同様なＰチャンネルＭＯＳＦＥＴＱＰが
インバータ回路Ｎ１１とＮ１２に設けられる。そして、
インバータ回路Ｎ１２の出力信号は、インバータ回路Ｎ
１３とＮ１４を介してＣＭＯＳ出力回路を構成するＮチ
ャンネルＭＯＳＦＥＴＱ９とＰチャンネルＭＯＳＦＥＴ
Ｑ８のゲートに伝えられる。ＮチャンネルＭＯＳＦＥＴ
Ｑ９の駆動信号を形成するインバータ回路Ｎ１３には、
電源電圧ＶＣＣ側に定電流源ＭＯＳＦＥＴＱＰが、Ｐチ
ャンネルＭＯＳＦＥＴＱ８の駆動信号を形成するインバ
ータ回路Ｎ１４の接地電位側には定電流源ＱＮがそれぞ
れ並列形態に設けられている。
幅回路の利得は小さくなっている。そこで、上記差動増
幅回路の出力信号は、縦列形態にされたインバータ回路
Ｎ１０〜Ｎ１２により増幅される。これらのインバータ
回路Ｎ１０〜Ｎ１２においても、レベル合わせと低消費
電力化等のために上記のような定電流源としてのＮチャ
ンネルＭＯＳＦＥＴＱＮがインバータ回路Ｎ１０とＮ１
２に設けられ、同様なＰチャンネルＭＯＳＦＥＴＱＰが
インバータ回路Ｎ１１とＮ１２に設けられる。そして、
インバータ回路Ｎ１２の出力信号は、インバータ回路Ｎ
１３とＮ１４を介してＣＭＯＳ出力回路を構成するＮチ
ャンネルＭＯＳＦＥＴＱ９とＰチャンネルＭＯＳＦＥＴ
Ｑ８のゲートに伝えられる。ＮチャンネルＭＯＳＦＥＴ
Ｑ９の駆動信号を形成するインバータ回路Ｎ１３には、
電源電圧ＶＣＣ側に定電流源ＭＯＳＦＥＴＱＰが、Ｐチ
ャンネルＭＯＳＦＥＴＱ８の駆動信号を形成するインバ
ータ回路Ｎ１４の接地電位側には定電流源ＱＮがそれぞ
れ並列形態に設けられている。
【００７０】上記のようなインバータ回路Ｎ１０〜Ｎ１
４に設けられて定電流源を構成するＮチャンネルＭＯＳ
ＦＥＴＱＮとＱＰのゲートには、セルフリフレッシュモ
ードのとき、言い換えるならば、タイマー回路が動作さ
せられるときこれらのＭＯＳＦＥＴＱＮとＭＯＳＦＥＴ
ＱＰをオン状態にさせる制御電圧ＶＮＮＴとＶＰＰＴが
供給される。
４に設けられて定電流源を構成するＮチャンネルＭＯＳ
ＦＥＴＱＮとＱＰのゲートには、セルフリフレッシュモ
ードのとき、言い換えるならば、タイマー回路が動作さ
せられるときこれらのＭＯＳＦＥＴＱＮとＭＯＳＦＥＴ
ＱＰをオン状態にさせる制御電圧ＶＮＮＴとＶＰＰＴが
供給される。
【００７１】図２１には、上記タイマー回路ＴＣに用い
られるダミーセルの一実施例のパターン図が示されてい
る。特に制限されないが、この実施例では図面の縦方向
にＮ個、横方向にＭ個のダミーセルを配置し、全体でＭ
×Ｎ個のダミーセルが配置される。メモリアレイに形成
されるメモリセルのパターンは、高密度にメモリセルを
配置するために、拡散層（ソース，ドレイン）や第１層
目のポリシリコン層８からなるワード線がジグザグに配
置されるが、タイマー回路では前記のように精々１００
０程度のダミーセルを形成すればよいから、同図のよう
に直線的なソース，ドレイン（拡散層４）及びワード線
により構成している。アドレス選択用ＭＯＳＦＥＴＱｍ
のゲートが接続されるワード線（第１層ポリシリコン
層）８は、右側に設けられた第１層目のポリシリコン層
８により共通化されるとともに回路の接地電位点に接続
される。
られるダミーセルの一実施例のパターン図が示されてい
る。特に制限されないが、この実施例では図面の縦方向
にＮ個、横方向にＭ個のダミーセルを配置し、全体でＭ
×Ｎ個のダミーセルが配置される。メモリアレイに形成
されるメモリセルのパターンは、高密度にメモリセルを
配置するために、拡散層（ソース，ドレイン）や第１層
目のポリシリコン層８からなるワード線がジグザグに配
置されるが、タイマー回路では前記のように精々１００
０程度のダミーセルを形成すればよいから、同図のよう
に直線的なソース，ドレイン（拡散層４）及びワード線
により構成している。アドレス選択用ＭＯＳＦＥＴＱｍ
のゲートが接続されるワード線（第１層ポリシリコン
層）８は、右側に設けられた第１層目のポリシリコン層
８により共通化されるとともに回路の接地電位点に接続
される。
【００７２】アドレス選択用ＭＯＳＦＥＴＱｍのドレイ
ンは、コンタクト１３によって同図で破線で示した第１
層目のアルミニュウム層１１に共通に接続される。この
アルミニュウム層１１は、プレート電圧ＶＰＬに接続さ
れる。ダミーセルの情報記憶用キャパシタは、２つのワ
ード線に挟まれた領域に構成され、１つの電極は同図に
一点鎖線で示す第２層目ポリシリコン層９と、同図に点
線で示す第３層目ポリシリコン層１０から構成される。
メモリアレイに形成されるメモリセルのキャパシタは、
第２層目のポリシリコン層９が個々のアドレス選択用Ｍ
ＯＳＦＥＴＱｍのソース側にコンタクト１２により短絡
されて形成されるが、この実施例では別個に設けられる
キャパシタを用いるため、共通化された１つの電極によ
り形成する。そして、上記第２層目ポリシリコン層９
は、同図の下側においてコンタクト１２を通して拡散層
に短絡される。さらに、コンタクト１３を通してアルミ
ニュウム層１１に取り出される。このアルミニュム層１
１に対して第３層目ポリシリコン層１０は、コンタクト
層ＣＮにより短絡させられ、アドレス選択用ＭＯＳＦＥ
ＴＱｍの共通化されたソース電極として用いられる。こ
のようなソース電極側に対して別個に設けられた前記の
ようなキャパシタＣｓが接続される。
ンは、コンタクト１３によって同図で破線で示した第１
層目のアルミニュウム層１１に共通に接続される。この
アルミニュウム層１１は、プレート電圧ＶＰＬに接続さ
れる。ダミーセルの情報記憶用キャパシタは、２つのワ
ード線に挟まれた領域に構成され、１つの電極は同図に
一点鎖線で示す第２層目ポリシリコン層９と、同図に点
線で示す第３層目ポリシリコン層１０から構成される。
メモリアレイに形成されるメモリセルのキャパシタは、
第２層目のポリシリコン層９が個々のアドレス選択用Ｍ
ＯＳＦＥＴＱｍのソース側にコンタクト１２により短絡
されて形成されるが、この実施例では別個に設けられる
キャパシタを用いるため、共通化された１つの電極によ
り形成する。そして、上記第２層目ポリシリコン層９
は、同図の下側においてコンタクト１２を通して拡散層
に短絡される。さらに、コンタクト１３を通してアルミ
ニュウム層１１に取り出される。このアルミニュム層１
１に対して第３層目ポリシリコン層１０は、コンタクト
層ＣＮにより短絡させられ、アドレス選択用ＭＯＳＦＥ
ＴＱｍの共通化されたソース電極として用いられる。こ
のようなソース電極側に対して別個に設けられた前記の
ようなキャパシタＣｓが接続される。
【００７３】図２２には、ＳＴＣ構造のメモリセルＭＣ
とＣＭＯＳ回路を構成するＮチャンネルＭＯＳＦＥＴＱ
Ｎ及びＰチャンネルＭＯＳＦＥＴＱＰの一実施例の素子
構造断面図が示されている。メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍを構成するｎ+ 層を中心にして左
右対称的に２つのメモリセルが配置され、第１層ポリシ
リコン層８をワード線とする２つのアドレス選択用ＭＯ
ＳＦＥＴＱｍが形成される。そして、そのソース側に
は、それぞれ情報記憶用キャパシタを構成する第２層目
のポリシリコン層９が接続される。上記メモリセルと隣
接するメモリセルのワード線（第１層目ポリシリコン層
８）が、素子形成領域を分ける厚い厚さフィールド絶縁
膜上に並行して走っている。上記２つのアドレス選択用
ＭＯＳＦＥＴＱｍに対して共通化されたドレインは、デ
ータ線を構成する第１層目のアルミニュウム層１１に接
続される。また、ＣＭＯＳ回路を構成するＮチャンネル
ＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳＦＥＴＱＰは、
特に制限されないが、第１層目のポリシリコンをゲート
電極とし、ドレイン出力は第１層目のアルミュニウム層
１１により共通化される。
とＣＭＯＳ回路を構成するＮチャンネルＭＯＳＦＥＴＱ
Ｎ及びＰチャンネルＭＯＳＦＥＴＱＰの一実施例の素子
構造断面図が示されている。メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍを構成するｎ+ 層を中心にして左
右対称的に２つのメモリセルが配置され、第１層ポリシ
リコン層８をワード線とする２つのアドレス選択用ＭＯ
ＳＦＥＴＱｍが形成される。そして、そのソース側に
は、それぞれ情報記憶用キャパシタを構成する第２層目
のポリシリコン層９が接続される。上記メモリセルと隣
接するメモリセルのワード線（第１層目ポリシリコン層
８）が、素子形成領域を分ける厚い厚さフィールド絶縁
膜上に並行して走っている。上記２つのアドレス選択用
ＭＯＳＦＥＴＱｍに対して共通化されたドレインは、デ
ータ線を構成する第１層目のアルミニュウム層１１に接
続される。また、ＣＭＯＳ回路を構成するＮチャンネル
ＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳＦＥＴＱＰは、
特に制限されないが、第１層目のポリシリコンをゲート
電極とし、ドレイン出力は第１層目のアルミュニウム層
１１により共通化される。
【００７４】上記のようなタイマー回路ＴＣに用いられ
るダミーセルにおいては、第２層目ポリシリコン層９と
第３層目ポリシリコン層１０の間の短絡、又はキャパシ
タの誘電体膜を形成することが省略されてキャパシタが
形成されないようにする。また、第１層目のアルミニュ
ウム層１１は、第３層目ポリシリコン層１０に与えられ
るべきプレート電圧ＶＰＬが供給されること、ワード線
とされる第１層目ポリシリコン層８が共通化されて回路
の接地電位点に接続されること、及びキャパシタを構成
する第２と第３層目のポリシリコン層９と１０がアドレ
ス選択用ＭＯＳＦＥＴＱｍのソースを共通化する配線と
して用いられる点が上記メモリセルＭＣと異なるもので
ある。
るダミーセルにおいては、第２層目ポリシリコン層９と
第３層目ポリシリコン層１０の間の短絡、又はキャパシ
タの誘電体膜を形成することが省略されてキャパシタが
形成されないようにする。また、第１層目のアルミニュ
ウム層１１は、第３層目ポリシリコン層１０に与えられ
るべきプレート電圧ＶＰＬが供給されること、ワード線
とされる第１層目ポリシリコン層８が共通化されて回路
の接地電位点に接続されること、及びキャパシタを構成
する第２と第３層目のポリシリコン層９と１０がアドレ
ス選択用ＭＯＳＦＥＴＱｍのソースを共通化する配線と
して用いられる点が上記メモリセルＭＣと異なるもので
ある。
【００７５】上記のようなタイマー回路ＴＣにあって
は、アドレス選択用のＭＯＳＦＥＴＱｍは、約１０００
個分のリーク電流を流す。この場合、プロセスバラツキ
によって１個や２個リーク電流が１桁大きいものがあっ
ても全体のリーク電流からみれば数％の増加にしかなら
ないから平均的なリーク電流になる。そして、キャパシ
タＣｓの容量値を１００個分程度にすることにより、ワ
ーストケースのメモリセルに対応した時定数を得ること
ができる。したがって、キャパシタＣｓにプリチャージ
された電圧ＶＰをコンパレータにより電圧比較すること
により、間接的にメモリセルの情報保持量をモニターす
ることができる。これにより、実際のメモリセルのうち
情報保持時間の短いワーストケースのメモリセルのプロ
セスバラツキ及び温度依存性に対応したリフレッシュ周
期Ｔを設定することができるものである。
は、アドレス選択用のＭＯＳＦＥＴＱｍは、約１０００
個分のリーク電流を流す。この場合、プロセスバラツキ
によって１個や２個リーク電流が１桁大きいものがあっ
ても全体のリーク電流からみれば数％の増加にしかなら
ないから平均的なリーク電流になる。そして、キャパシ
タＣｓの容量値を１００個分程度にすることにより、ワ
ーストケースのメモリセルに対応した時定数を得ること
ができる。したがって、キャパシタＣｓにプリチャージ
された電圧ＶＰをコンパレータにより電圧比較すること
により、間接的にメモリセルの情報保持量をモニターす
ることができる。これにより、実際のメモリセルのうち
情報保持時間の短いワーストケースのメモリセルのプロ
セスバラツキ及び温度依存性に対応したリフレッシュ周
期Ｔを設定することができるものである。
【００７６】図２３には、上記セルフリフレッシュ時間
Ｔ１を決定する発振回路ＯＣの一実施例の回路図が示さ
れている。同図の各回路素子に付された回路記号は、前
記の図２０に示したものと一部重複しているが、それぞ
れは別個のものであると理解されたい。このことは、以
下の回路図においても同様である。
Ｔ１を決定する発振回路ＯＣの一実施例の回路図が示さ
れている。同図の各回路素子に付された回路記号は、前
記の図２０に示したものと一部重複しているが、それぞ
れは別個のものであると理解されたい。このことは、以
下の回路図においても同様である。
【００７７】この実施例の発振回路ＯＣは、低消費電力
化と温度補償のために、高抵抗Ｒを用いて動作電流を形
成する。すなわち、電源電圧Ｖccと回路の接地電位Ｖss
との間にダイオード形態のＰチャンネルＭＯＳＦＥＴＱ
１と高抵抗Ｒ及び上記同様にダイオード形態にＮチャン
ネルＭＯＳＦＥＴＱ３を接続する。これにより、高抵抗
Ｒに微小な定電流ｉを流すようにすることができる。上
記ＮチャンネルＭＯＳＦＥＴＱ３には、電流ミラー形態
にされたＮチャンネルＭＯＳＦＥＴＱ４を設け、そのド
レイン電流（ミラー出力電流）ｉによりキャパシタＣを
放電させるようにする。
化と温度補償のために、高抵抗Ｒを用いて動作電流を形
成する。すなわち、電源電圧Ｖccと回路の接地電位Ｖss
との間にダイオード形態のＰチャンネルＭＯＳＦＥＴＱ
１と高抵抗Ｒ及び上記同様にダイオード形態にＮチャン
ネルＭＯＳＦＥＴＱ３を接続する。これにより、高抵抗
Ｒに微小な定電流ｉを流すようにすることができる。上
記ＮチャンネルＭＯＳＦＥＴＱ３には、電流ミラー形態
にされたＮチャンネルＭＯＳＦＥＴＱ４を設け、そのド
レイン電流（ミラー出力電流）ｉによりキャパシタＣを
放電させるようにする。
【００７８】ここで、ＭＯＳＦＥＴＱ３とＱ４のサイズ
を等しく形成されているものとする。上記キャパシタＣ
には、ダイオード形態のＰチャンネルＭＯＳＦＥＴＱ５
及びＰチャンネル型のスイッチＭＯＳＦＥＴＱ６からな
る充電経路を設ける。Ｐチャンネル型ＭＯＳＦＥＴＱ８
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５及びＱ６の接続点
と電源電圧Ｖccとの間に設けられる。このＭＯＳＦＥＴ
Ｑ８のゲートには、前記図４０で説明したロジック回路
ＬＯＧ１によって形成された信号ＲＦ１が供給される。
上記キャパシタＣの保持電圧ＶＣは、ＭＯＳＦＥＴＱ７
のゲートに供給される。このＭＯＳＦＥＴＱ７のドレイ
ンには、上記ＰチャンネルＭＯＳＦＥＴＱ１と電流ミラ
ー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ２
が設けられる。上記ＭＯＳＦＥＴＱ７のドレイン出力
は、遅延回路ＤＥＬＡＹとインバータ回路Ｎ１を介して
上記ＰチャンネルＭＯＳＦＥＴＱ６のゲートに供給され
る。そして、特に制限されないが、インバータ回路Ｎ１
は、出力端子ＯＵＴから周期的なパルス（発振信号φ
SRF1Ｂ）が送出される。
を等しく形成されているものとする。上記キャパシタＣ
には、ダイオード形態のＰチャンネルＭＯＳＦＥＴＱ５
及びＰチャンネル型のスイッチＭＯＳＦＥＴＱ６からな
る充電経路を設ける。Ｐチャンネル型ＭＯＳＦＥＴＱ８
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５及びＱ６の接続点
と電源電圧Ｖccとの間に設けられる。このＭＯＳＦＥＴ
Ｑ８のゲートには、前記図４０で説明したロジック回路
ＬＯＧ１によって形成された信号ＲＦ１が供給される。
上記キャパシタＣの保持電圧ＶＣは、ＭＯＳＦＥＴＱ７
のゲートに供給される。このＭＯＳＦＥＴＱ７のドレイ
ンには、上記ＰチャンネルＭＯＳＦＥＴＱ１と電流ミラ
ー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ２
が設けられる。上記ＭＯＳＦＥＴＱ７のドレイン出力
は、遅延回路ＤＥＬＡＹとインバータ回路Ｎ１を介して
上記ＰチャンネルＭＯＳＦＥＴＱ６のゲートに供給され
る。そして、特に制限されないが、インバータ回路Ｎ１
は、出力端子ＯＵＴから周期的なパルス（発振信号φ
SRF1Ｂ）が送出される。
【００７９】この実施例回路では、ＭＯＳＦＥＴＱ７が
オフ状態になる短い時間を除き、高抵抗Ｒにより形成し
た微小定電流ｉに比例した電流しか流れないから極めて
低消費電力となるとともに温度依存性を持たない安定し
た発振動作を行う。そして、電源変動や接地電位の大幅
な変動の影響を受けないようにするため、図２４に示す
ような素子構造とされる。例えば、ＭＯＳＦＥＴＱ３の
ゲート電極等Ｇと同一工程において形成される第１層ポ
リシリコン層８から抵抗Ｒが形成される。抵抗Ｒの抵抗
値をおときくするため、特に制限されないが、ＭＯＳＦ
ＥＴＱ３のゲート電極Ｇのように導電性を高くするため
の不純物が導入されない方法もある。この抵抗Ｒは、厚
い膜厚とされたフィールド絶縁膜７の上に形成される。
オフ状態になる短い時間を除き、高抵抗Ｒにより形成し
た微小定電流ｉに比例した電流しか流れないから極めて
低消費電力となるとともに温度依存性を持たない安定し
た発振動作を行う。そして、電源変動や接地電位の大幅
な変動の影響を受けないようにするため、図２４に示す
ような素子構造とされる。例えば、ＭＯＳＦＥＴＱ３の
ゲート電極等Ｇと同一工程において形成される第１層ポ
リシリコン層８から抵抗Ｒが形成される。抵抗Ｒの抵抗
値をおときくするため、特に制限されないが、ＭＯＳＦ
ＥＴＱ３のゲート電極Ｇのように導電性を高くするため
の不純物が導入されない方法もある。この抵抗Ｒは、厚
い膜厚とされたフィールド絶縁膜７の上に形成される。
【００８０】そして、このフィールド絶縁膜７下の半導
体基板表面には、特に制限されないが、抵抗Ｒを構成す
るポリシリコン層のほゞ中点で２つに分けられたＮ型ウ
ェル領域２が設けられる。上記抵抗ＲのＰチャンネルＭ
ＯＳＦＥＴＱ１側に接続される左半分側に対応したウェ
ル領域には、ＭＯＳＦＥＴＱ３等のソースＳ，ドレイン
Ｄと同一工程により形成されたｎ+ 型拡散層領域４を介
して電源電圧Ｖccが供給される。上記抵抗ＲのＮチャン
ネルＭＯＳＦＥＴＱ３側に接続される右半分側に対応し
たウェル領域には、ＭＯＳＦＥＴＱ３のソースＳ，ドレ
インＤと同一工程により形成されたｎ+ 型拡散層領域４
を介して回路の接地電位Ｖssが供給される。なお、５は
ＭＯＳＦＥＴを構成するための薄いゲート絶縁膜であ
る。
体基板表面には、特に制限されないが、抵抗Ｒを構成す
るポリシリコン層のほゞ中点で２つに分けられたＮ型ウ
ェル領域２が設けられる。上記抵抗ＲのＰチャンネルＭ
ＯＳＦＥＴＱ１側に接続される左半分側に対応したウェ
ル領域には、ＭＯＳＦＥＴＱ３等のソースＳ，ドレイン
Ｄと同一工程により形成されたｎ+ 型拡散層領域４を介
して電源電圧Ｖccが供給される。上記抵抗ＲのＮチャン
ネルＭＯＳＦＥＴＱ３側に接続される右半分側に対応し
たウェル領域には、ＭＯＳＦＥＴＱ３のソースＳ，ドレ
インＤと同一工程により形成されたｎ+ 型拡散層領域４
を介して回路の接地電位Ｖssが供給される。なお、５は
ＭＯＳＦＥＴを構成するための薄いゲート絶縁膜であ
る。
【００８１】図２３において、抵抗Ｒの上半分は電源電
圧Ｖccとの間に寄生容量が構成され、抵抗Ｒの下半分は
回路の接地電位Ｖssとの間に寄生容量が構成される。こ
のため、例えば、電源変動が生じて電源電圧Ｖccが急激
に低下したとき、上記寄生容量により抵抗ＲのＰチャン
ネルＭＯＳＦＥＴＱ１側の電位ＶＰＰもそれに追従して
急激に低下する。それ故、ＰチャンネルＭＯＳＦＥＴＱ
１はオン状態を維持する。この結果、発振回路は、電源
変動の影響を受けることなく安定した発振動作を継続さ
せることができる。
圧Ｖccとの間に寄生容量が構成され、抵抗Ｒの下半分は
回路の接地電位Ｖssとの間に寄生容量が構成される。こ
のため、例えば、電源変動が生じて電源電圧Ｖccが急激
に低下したとき、上記寄生容量により抵抗ＲのＰチャン
ネルＭＯＳＦＥＴＱ１側の電位ＶＰＰもそれに追従して
急激に低下する。それ故、ＰチャンネルＭＯＳＦＥＴＱ
１はオン状態を維持する。この結果、発振回路は、電源
変動の影響を受けることなく安定した発振動作を継続さ
せることができる。
【００８２】何等かの原因により、接地電位Ｖssが急激
に高くなった場合でも、抵抗ＲのＮチャンネルＭＯＳＦ
ＥＴＱ３側の電位ＶＮＮもそれに追従して急激に上昇す
る。それ故、ＮチャンネルＭＯＳＦＥＴＱ１はオン状態
を維持する。この結果、発振回路は、接地電位の急激な
変動の受けることなく発振動作を継続させることができ
る。このように、発振回路が電源電圧変動や接地電位の
変動の影響を受けることなく安定した動作を行うことが
できる。したがって、発振周波数として、電源変動や温
度変化等を考慮することなく、リフレッシュ周期に必要
な時間を設定することができる。
に高くなった場合でも、抵抗ＲのＮチャンネルＭＯＳＦ
ＥＴＱ３側の電位ＶＮＮもそれに追従して急激に上昇す
る。それ故、ＮチャンネルＭＯＳＦＥＴＱ１はオン状態
を維持する。この結果、発振回路は、接地電位の急激な
変動の受けることなく発振動作を継続させることができ
る。このように、発振回路が電源電圧変動や接地電位の
変動の影響を受けることなく安定した動作を行うことが
できる。したがって、発振周波数として、電源変動や温
度変化等を考慮することなく、リフレッシュ周期に必要
な時間を設定することができる。
【００８３】このような安定した発振回路ＯＣと、前記
のような温度依存性を持つタイマー回路ＴＣとの組み合
わせにより、メモリセルの実力に応じた最適な長い周期
によりセルフリフレッシュ動作を行わせることができる
から、スタンバイ時の消費電力を大幅に低減できる。こ
れにより、前記のように小型の電池によりバッテリーバ
ックアップするとき、その電池寿命を長くすることがで
きる。
のような温度依存性を持つタイマー回路ＴＣとの組み合
わせにより、メモリセルの実力に応じた最適な長い周期
によりセルフリフレッシュ動作を行わせることができる
から、スタンバイ時の消費電力を大幅に低減できる。こ
れにより、前記のように小型の電池によりバッテリーバ
ックアップするとき、その電池寿命を長くすることがで
きる。
【００８４】図２５には、低温度時リミッター回路ＬＣ
の一実施例の回路図が示されている。前記実施例のセル
フリフレッシュ方式では、図２０に示したようなタイマ
ー回路ＴＣでは、低温度時にはそれに対応してタイマー
時間が極端に長くされる。これに対してメモリセルで
は、上記アドレス選択用ＭＯＳＦＥＴＱｍのリーク電流
が温度低下に対応して減少するが、他のリーク電流経路
により全体としてのリーク電流がそれほど減少しない。
このため、上記のようなタイマー回路のみによってリフ
レッシュ周期Ｔを決定したのでは、上記タイマー回路の
温度依存性とメモリセルの温度依存性が一対一に対応で
きなくなり、リフレッシュ周期Ｔが長くなりすぎてメモ
リセルの記憶情報を失わせてしまう虞れがある。
の一実施例の回路図が示されている。前記実施例のセル
フリフレッシュ方式では、図２０に示したようなタイマ
ー回路ＴＣでは、低温度時にはそれに対応してタイマー
時間が極端に長くされる。これに対してメモリセルで
は、上記アドレス選択用ＭＯＳＦＥＴＱｍのリーク電流
が温度低下に対応して減少するが、他のリーク電流経路
により全体としてのリーク電流がそれほど減少しない。
このため、上記のようなタイマー回路のみによってリフ
レッシュ周期Ｔを決定したのでは、上記タイマー回路の
温度依存性とメモリセルの温度依存性が一対一に対応で
きなくなり、リフレッシュ周期Ｔが長くなりすぎてメモ
リセルの記憶情報を失わせてしまう虞れがある。
【００８５】そこで、図２５に示すような低温度リミッ
ター回路ＬＣが設けられる。カウンタ回路はＣＴ０〜Ｃ
Ｔ１２からなる１３ビットからなる２進カンウタから構
成される。このカウンタに対してセフルリフレッシュの
ための発振回路の発振パルスφsrf とセルフリフレッシ
ュ信号ＲＦ１を供給する。カウンタ回路のうちＣＴ８の
出力信号ＣＡ８は、１〜５１２サイクルからなるセルフ
リフレッシュ時間Ｔ１の終了を検出するために用いられ
る。すなわち、２５６サイクル目にＣＡ８がハイレベル
になり、それをフリップフロップ回路ＦＦ１に保持さ
せ、５１３サイクル目でＣＡ８がロウレベルになると、
フリップフロップ回路ＦＦ２がセットされて上記タイマ
ー回路ＴＣのプリチャージ信号ＬＥＮＢが発生される。
このプリチャージ動作は、ＣＡ８が再びハイレベルにな
るまで行われて、タイマー回路ＴＣが実質的に起動され
る。
ター回路ＬＣが設けられる。カウンタ回路はＣＴ０〜Ｃ
Ｔ１２からなる１３ビットからなる２進カンウタから構
成される。このカウンタに対してセフルリフレッシュの
ための発振回路の発振パルスφsrf とセルフリフレッシ
ュ信号ＲＦ１を供給する。カウンタ回路のうちＣＴ８の
出力信号ＣＡ８は、１〜５１２サイクルからなるセルフ
リフレッシュ時間Ｔ１の終了を検出するために用いられ
る。すなわち、２５６サイクル目にＣＡ８がハイレベル
になり、それをフリップフロップ回路ＦＦ１に保持さ
せ、５１３サイクル目でＣＡ８がロウレベルになると、
フリップフロップ回路ＦＦ２がセットされて上記タイマ
ー回路ＴＣのプリチャージ信号ＬＥＮＢが発生される。
このプリチャージ動作は、ＣＡ８が再びハイレベルにな
るまで行われて、タイマー回路ＴＣが実質的に起動され
る。
【００８６】通常の動作では、タイマー回路ＴＭから出
力信号ＬＴＭが形成されるで、ゲート回路Ｇ６、Ｇ７及
びインバータ回路Ｎ４並びに遅延段Ｄを通してカウンタ
回路をクリアする信号ＬＬＯＡＤが発生されてセルフリ
フレッシュ動作に入る。また、低温度時にはタイマー回
路ＴＣからの出力信号ＬＴＭが大幅に遅れるので、その
前に最終段ＣＴ１２の出力信号ＣＡ１２がハイレベルに
されるとゲート回路Ｇ５、Ｇ７及びインバータ回路Ｎ４
並びに遅延段Ｄを通してカウンタ回路をクリアする信号
ＬＬＯＡＤが発生される。これにより、低温度時には上
記低温度リミッターによりリフレッシュ周期Ｔの上限周
期が決定されることになるため、メモリセルの情報が失
われてしまう前にリフレッシュを行うようにすることが
できる。
力信号ＬＴＭが形成されるで、ゲート回路Ｇ６、Ｇ７及
びインバータ回路Ｎ４並びに遅延段Ｄを通してカウンタ
回路をクリアする信号ＬＬＯＡＤが発生されてセルフリ
フレッシュ動作に入る。また、低温度時にはタイマー回
路ＴＣからの出力信号ＬＴＭが大幅に遅れるので、その
前に最終段ＣＴ１２の出力信号ＣＡ１２がハイレベルに
されるとゲート回路Ｇ５、Ｇ７及びインバータ回路Ｎ４
並びに遅延段Ｄを通してカウンタ回路をクリアする信号
ＬＬＯＡＤが発生される。これにより、低温度時には上
記低温度リミッターによりリフレッシュ周期Ｔの上限周
期が決定されることになるため、メモリセルの情報が失
われてしまう前にリフレッシュを行うようにすることが
できる。
【００８７】図２６には、この発明に係る可変昇圧回路
の一実施例の回路図が示されている。前記のようなＰＳ
ＲＡＭでは、バッテリーバックアップ等において約１．
５Ｖ程度の低い電池電圧ＶＣＣにより動作させられる場
合がある。このときには、２倍昇圧回路では２ＶＣＣ−
２Ｖth（ここで、ＶthはＭＯＳＦＥＴのしきい値電圧）
しか上昇できず、２ＶＣＣ−２Ｖth≧ＶＣＣ＋Ｖthの条
件を満足することができなくなる。すなわち、電源電圧
ＶＣＣを１．５Ｖとし、ＭＯＳＦＥＴのしきい値電圧Ｖ
thを０．６Ｖとすると、昇圧電圧は３−１．２＝１．８
Ｖと、必要な昇圧電圧１．５＋０．６＝２．１Ｖ以下に
なってしまう。そこで、この実施例では、電源電圧ＶＣ
Ｃ又は昇圧電圧ＶＣＨをセンサ回路により検出して、２
倍昇圧と３倍昇圧とを切り換えるようにする。
の一実施例の回路図が示されている。前記のようなＰＳ
ＲＡＭでは、バッテリーバックアップ等において約１．
５Ｖ程度の低い電池電圧ＶＣＣにより動作させられる場
合がある。このときには、２倍昇圧回路では２ＶＣＣ−
２Ｖth（ここで、ＶthはＭＯＳＦＥＴのしきい値電圧）
しか上昇できず、２ＶＣＣ−２Ｖth≧ＶＣＣ＋Ｖthの条
件を満足することができなくなる。すなわち、電源電圧
ＶＣＣを１．５Ｖとし、ＭＯＳＦＥＴのしきい値電圧Ｖ
thを０．６Ｖとすると、昇圧電圧は３−１．２＝１．８
Ｖと、必要な昇圧電圧１．５＋０．６＝２．１Ｖ以下に
なってしまう。そこで、この実施例では、電源電圧ＶＣ
Ｃ又は昇圧電圧ＶＣＨをセンサ回路により検出して、２
倍昇圧と３倍昇圧とを切り換えるようにする。
【００８８】パルス発生回路ＣＫＧ（又は発振回路ＯＳ
Ｃ）により形成された周期的なパルスＣＫは、キャパシ
タＣ１とダイオード形態のＭＯＳＦＥＴＱ１とによっ
て、約２倍の昇圧電圧を形成する。すなわち、パルスＣ
ＫがロウレベルのときキャパシタＣ１にはダイオード形
態のＭＯＳＦＥＴＱ１を介して電源電圧ＶＣＣからチャ
ージアップされる。次に、上記パルスＣＫがロウレベル
からハイレベル（ＶＣＣ）にされるキャパシタＣ１の出
力側からは２ＶＣＣ＋Ｖthの昇圧電圧が出力される。こ
の昇圧電圧２ＶＣＣ＋Ｖthは、ダイオード形態のＭＯＳ
ＦＥＴＱ２を介して昇圧出力端子ＶＣＨに伝えられる。
この昇圧出力端子ＶＣＨと回路の接地電位点との間に
は、図示しない電圧保持用のキャパシタが設けられ、そ
の昇圧電圧ＶＣＨは上記のように２ＶＣＣ−２Ｖthにさ
れる。
Ｃ）により形成された周期的なパルスＣＫは、キャパシ
タＣ１とダイオード形態のＭＯＳＦＥＴＱ１とによっ
て、約２倍の昇圧電圧を形成する。すなわち、パルスＣ
ＫがロウレベルのときキャパシタＣ１にはダイオード形
態のＭＯＳＦＥＴＱ１を介して電源電圧ＶＣＣからチャ
ージアップされる。次に、上記パルスＣＫがロウレベル
からハイレベル（ＶＣＣ）にされるキャパシタＣ１の出
力側からは２ＶＣＣ＋Ｖthの昇圧電圧が出力される。こ
の昇圧電圧２ＶＣＣ＋Ｖthは、ダイオード形態のＭＯＳ
ＦＥＴＱ２を介して昇圧出力端子ＶＣＨに伝えられる。
この昇圧出力端子ＶＣＨと回路の接地電位点との間に
は、図示しない電圧保持用のキャパシタが設けられ、そ
の昇圧電圧ＶＣＨは上記のように２ＶＣＣ−２Ｖthにさ
れる。
【００８９】上記パルス出力とセンサ出力Ａは、排他的
論理和回路ＥＸに供給される。この排他的論理和回路Ｅ
Ｘの出力側にも、上記同様なキャパシタＣ２とダイオー
ド形態のＭＯＳＦＥＴＱ４とＱ５からなる２倍昇圧回路
が設けられる。そして、２つの昇圧回路の間にはダイオ
ード形態のＭＯＳＦＥＴＱ３が設けられる。すなわち、
上記キャパシタＣ１の出力側電圧は、ダイオード形態の
ＭＯＳＦＥＴＱ３を介してキャパシタＣ２の出力側電極
に伝えられる。
論理和回路ＥＸに供給される。この排他的論理和回路Ｅ
Ｘの出力側にも、上記同様なキャパシタＣ２とダイオー
ド形態のＭＯＳＦＥＴＱ４とＱ５からなる２倍昇圧回路
が設けられる。そして、２つの昇圧回路の間にはダイオ
ード形態のＭＯＳＦＥＴＱ３が設けられる。すなわち、
上記キャパシタＣ１の出力側電圧は、ダイオード形態の
ＭＯＳＦＥＴＱ３を介してキャパシタＣ２の出力側電極
に伝えられる。
【００９０】センサ出力Ａは、電源電圧ＶＣＣ又は昇圧
電圧が比較的高い場合には論理“０”にされる。これに
より、パルスＣＫがロウレベルの論理“０”のときに
は、ロウレベルの一致信号を出力し、パルスＣＫがハイ
レベルの論理“１”にされると、ハイレベルの不一致信
号を出力する。このようにして、センサ出力Ａが論理
“０”のときには、排他的論理和回路ＥＸの出力側から
は入力パルスＣＫと同相のパルスが出力される。それ
故、上記２つの２倍昇圧回路は同様に動作して上記のよ
うな２倍の昇圧電圧２ＶＣＣ−２Ｖthを形成する。この
とき、ダイオード形態のＭＯＳＦＥＴＱ３は、そのカソ
ード側とアノード側が常に同電位にされるからオフ状態
となっている。
電圧が比較的高い場合には論理“０”にされる。これに
より、パルスＣＫがロウレベルの論理“０”のときに
は、ロウレベルの一致信号を出力し、パルスＣＫがハイ
レベルの論理“１”にされると、ハイレベルの不一致信
号を出力する。このようにして、センサ出力Ａが論理
“０”のときには、排他的論理和回路ＥＸの出力側から
は入力パルスＣＫと同相のパルスが出力される。それ
故、上記２つの２倍昇圧回路は同様に動作して上記のよ
うな２倍の昇圧電圧２ＶＣＣ−２Ｖthを形成する。この
とき、ダイオード形態のＭＯＳＦＥＴＱ３は、そのカソ
ード側とアノード側が常に同電位にされるからオフ状態
となっている。
【００９１】センサ回路は、電源電圧ＶＣＣ又は昇圧電
圧が上記のような低い電圧に低下するとそれを検出して
出力信号を論理“０”から論理“１”に変化させる。こ
れにより、パルスＣＫがロウレベルの論理“０”のとき
には、ハイレベルの不一致信号を出力し、パルスＣＫが
ハイレベルの論理“１”にされると、ロウレベルの不一
致信号を出力する。このようにセンサ出力Ａが論理
“１”に変わると、排他的論理和回路ＥＸの出力側から
は入力パルスＣＫと逆相のパルスが出力される。したが
って、パルスＣＫがハイレベルになってキャパシタＣ１
から２倍昇圧電圧を出力させるときには、キャパシタＣ
２にはダイオード形態のＭＯＳＦＥＴＱ３を介してチャ
ージアップが成される。そして、パルスＣＫがロウレベ
ルにされると、キャパシタＣ１には前記同様にプリチャ
ージがなされるとともに、逆相のパルスで駆動されるキ
ャパシタＣ２からは３ＶＣＣ−２Ｖthのような３倍昇圧
電圧が形成され、ダイオード形態のＭＯＳＦＥＴＱ５を
介して出力端子ＶＣＨに伝えられる。このようにして、
この実施例の可変昇圧回路では、昇圧電圧ＶＣＨを最終
的に３ＶＣＣ−３Ｖthまで高くすることができる。
圧が上記のような低い電圧に低下するとそれを検出して
出力信号を論理“０”から論理“１”に変化させる。こ
れにより、パルスＣＫがロウレベルの論理“０”のとき
には、ハイレベルの不一致信号を出力し、パルスＣＫが
ハイレベルの論理“１”にされると、ロウレベルの不一
致信号を出力する。このようにセンサ出力Ａが論理
“１”に変わると、排他的論理和回路ＥＸの出力側から
は入力パルスＣＫと逆相のパルスが出力される。したが
って、パルスＣＫがハイレベルになってキャパシタＣ１
から２倍昇圧電圧を出力させるときには、キャパシタＣ
２にはダイオード形態のＭＯＳＦＥＴＱ３を介してチャ
ージアップが成される。そして、パルスＣＫがロウレベ
ルにされると、キャパシタＣ１には前記同様にプリチャ
ージがなされるとともに、逆相のパルスで駆動されるキ
ャパシタＣ２からは３ＶＣＣ−２Ｖthのような３倍昇圧
電圧が形成され、ダイオード形態のＭＯＳＦＥＴＱ５を
介して出力端子ＶＣＨに伝えられる。このようにして、
この実施例の可変昇圧回路では、昇圧電圧ＶＣＨを最終
的に３ＶＣＣ−３Ｖthまで高くすることができる。
【００９２】例えば、上記のように電源電圧ＶＣＣを
１．５Ｖとし、ＭＯＳＦＥＴのしきい値電圧Ｖthを０．
６Ｖとすると、昇圧電圧は４．５−１．８＝２．７Ｖま
で昇圧させることができる。なお、必要な昇圧電圧は、
上記の条件のもとでは１．５＋０．６＝２．１Ｖである
から、電源電圧ＶＣＣと昇圧出力ＶＣＨとの間にダイオ
ード形態のクランプ用ＭＯＳＦＥＴを設けて昇圧電圧が
必要以上に高くされるのを防ぐようにしてもよい。
１．５Ｖとし、ＭＯＳＦＥＴのしきい値電圧Ｖthを０．
６Ｖとすると、昇圧電圧は４．５−１．８＝２．７Ｖま
で昇圧させることができる。なお、必要な昇圧電圧は、
上記の条件のもとでは１．５＋０．６＝２．１Ｖである
から、電源電圧ＶＣＣと昇圧出力ＶＣＨとの間にダイオ
ード形態のクランプ用ＭＯＳＦＥＴを設けて昇圧電圧が
必要以上に高くされるのを防ぐようにしてもよい。
【００９３】図２７には、可変昇圧回路の他の一実施例
のブロック図が示されている。この実施例では、１回ブ
ースト回路（２倍昇圧回路）、２回ブースト回路（３倍
昇圧回路）から順にＮ回ブースト回路（Ｎ＋１倍昇圧回
路）までＮ個の回路を用意しておいて、センサ回路によ
り形成されたセンサ出力Ａ１〜ＡＮによりそのときの電
源電圧ＶＣＣや昇圧電圧に対応してＮ個からさる昇圧回
路のうち必要な１個の昇圧回路を動作させて昇圧電圧Ｖ
ＣＨを得るものである。
のブロック図が示されている。この実施例では、１回ブ
ースト回路（２倍昇圧回路）、２回ブースト回路（３倍
昇圧回路）から順にＮ回ブースト回路（Ｎ＋１倍昇圧回
路）までＮ個の回路を用意しておいて、センサ回路によ
り形成されたセンサ出力Ａ１〜ＡＮによりそのときの電
源電圧ＶＣＣや昇圧電圧に対応してＮ個からさる昇圧回
路のうち必要な１個の昇圧回路を動作させて昇圧電圧Ｖ
ＣＨを得るものである。
【００９４】センサ回路は、ＶＣＣ又はＶＣＨの絶対値
を所定の基準電圧と比較して上記のようなセンサ出力
Ａ、Ａ１〜ＡＮを形成するもの他、電源電圧ＶＣＣと昇
圧電圧ＶＣＨとの相対的な電圧差を入力として、その差
電圧が所望の電圧となるような出力信号を形成するもの
であってもよい。
を所定の基準電圧と比較して上記のようなセンサ出力
Ａ、Ａ１〜ＡＮを形成するもの他、電源電圧ＶＣＣと昇
圧電圧ＶＣＨとの相対的な電圧差を入力として、その差
電圧が所望の電圧となるような出力信号を形成するもの
であってもよい。
【００９５】図２８には、この発明に係る基板電圧発生
回路の一実施例の回路図が示されている。前記実施例の
ようなＰＳＲＡＭにあっては、通常の動作時の電源電圧
ＶＣＣが約５Ｖ又は３．５Ｖ程度の比較的高い電圧にさ
れ、バッテリーバックアップ時には１．５Ｖのような低
い電圧にされる。この場合、ＰＳＲＡＭの動作電圧は、
５Ｖ又は３．５Ｖのような高い電圧から急激に１．５Ｖ
まで低下させられる。このような電源電圧変化に対応さ
せて基板バイアス電圧も追従して変化させる必要があ
る。なぜなら、基板電圧を高い電源電圧のもとで形成さ
れた比較的深いバイアス電圧のままにしておくと、基板
効果によってＭＯＳＦＥＴのしきい値電圧は比較的高い
ままの電位にされる。それ故、動作電圧のみを上記のよ
うな低い電圧にするとＭＯＳＦＥＴが動作不能となっ
て、リフレッシュ動作が行われなくなる虞れがある。
回路の一実施例の回路図が示されている。前記実施例の
ようなＰＳＲＡＭにあっては、通常の動作時の電源電圧
ＶＣＣが約５Ｖ又は３．５Ｖ程度の比較的高い電圧にさ
れ、バッテリーバックアップ時には１．５Ｖのような低
い電圧にされる。この場合、ＰＳＲＡＭの動作電圧は、
５Ｖ又は３．５Ｖのような高い電圧から急激に１．５Ｖ
まで低下させられる。このような電源電圧変化に対応さ
せて基板バイアス電圧も追従して変化させる必要があ
る。なぜなら、基板電圧を高い電源電圧のもとで形成さ
れた比較的深いバイアス電圧のままにしておくと、基板
効果によってＭＯＳＦＥＴのしきい値電圧は比較的高い
ままの電位にされる。それ故、動作電圧のみを上記のよ
うな低い電圧にするとＭＯＳＦＥＴが動作不能となっ
て、リフレッシュ動作が行われなくなる虞れがある。
【００９６】そこで、基板と回路の接地電位点との間に
リーク電流経路を形成して、電源電圧の変化に追従して
基板バイアス電圧も変化させることが考えられるが、基
板バイアス電圧の電源電圧変化に対する応答性を高くし
ようとすると常時比較的大きな電流値にされたリーク電
流を流す必要があり、消費電流が増大するとともに、電
流供給の能力の大きな基板電圧発生回路を形成する必要
があるために大きなサイズの素子を用いることが必要と
なりその分回路規模も大きくなってしまう。
リーク電流経路を形成して、電源電圧の変化に追従して
基板バイアス電圧も変化させることが考えられるが、基
板バイアス電圧の電源電圧変化に対する応答性を高くし
ようとすると常時比較的大きな電流値にされたリーク電
流を流す必要があり、消費電流が増大するとともに、電
流供給の能力の大きな基板電圧発生回路を形成する必要
があるために大きなサイズの素子を用いることが必要と
なりその分回路規模も大きくなってしまう。
【００９７】この実施例の基板電圧発生回路は、消費電
流や回路規模を大きくすることなく、電源電圧の変化に
対応して高速に基板電位を変化させることができるよう
にするものである。この実施例では、電源電圧ＶＣＣに
追従して変化する制御電圧ＶＣ（ＶＢＢ’）を形成する
制御電圧発生回路ＶＢＢＣが新たに付加される。すなわ
ち、この制御電圧発生回路ＶＢＢＣは、後述するような
基板電圧発生回路ＶＢＢＧと基本的には同じ回路構成と
されるが、単なる制御電圧ＶＣのみを形成するものであ
るから電流供給能力が小さくてよく、素子数は基板電圧
発生回路ＶＢＢＧとほゞ同じであるが、小さなサイズの
素子により構成されるから実質的な回路規模（占有面
積）は小さく形成される。
流や回路規模を大きくすることなく、電源電圧の変化に
対応して高速に基板電位を変化させることができるよう
にするものである。この実施例では、電源電圧ＶＣＣに
追従して変化する制御電圧ＶＣ（ＶＢＢ’）を形成する
制御電圧発生回路ＶＢＢＣが新たに付加される。すなわ
ち、この制御電圧発生回路ＶＢＢＣは、後述するような
基板電圧発生回路ＶＢＢＧと基本的には同じ回路構成と
されるが、単なる制御電圧ＶＣのみを形成するものであ
るから電流供給能力が小さくてよく、素子数は基板電圧
発生回路ＶＢＢＧとほゞ同じであるが、小さなサイズの
素子により構成されるから実質的な回路規模（占有面
積）は小さく形成される。
【００９８】発振回路ＯＳＣにより形成された反転パル
スは、インバータ回路Ｎ１を介してキャパシタＣＢ１の
一方の電極に伝えられる。キャパシタＣＢ１の他方の電
極と回路の接地電位点との間にはダイオード形態のＭＯ
ＳＦＥＴＱ１が設けられる。電源電圧ＶＣＣに対してリ
ーク電流を流す比較的大きな抵抗値を持つ抵抗素子Ｒと
ＰチャンネルＭＯＳＦＥＴＱ２が直列形態にされて上記
キャパシタＣＢ１とダイオード形態のＭＯＳＦＥＴＱ１
との接続点に接続される。このＭＯＳＦＥＴＱ２のゲー
トには上記発振回路ＯＳＣの反転パルスが供給される。
キャパシタＣＢ１により形成された負電圧は、ダイオー
ド形態のＭＯＳＦＥＴＱ３を介して制御電圧ＶＣを形成
するキャパシタＣ２（又は基板電圧制御用ＭＯＳＦＥＴ
Ｑ８のゲート容量）に伝えられる。
スは、インバータ回路Ｎ１を介してキャパシタＣＢ１の
一方の電極に伝えられる。キャパシタＣＢ１の他方の電
極と回路の接地電位点との間にはダイオード形態のＭＯ
ＳＦＥＴＱ１が設けられる。電源電圧ＶＣＣに対してリ
ーク電流を流す比較的大きな抵抗値を持つ抵抗素子Ｒと
ＰチャンネルＭＯＳＦＥＴＱ２が直列形態にされて上記
キャパシタＣＢ１とダイオード形態のＭＯＳＦＥＴＱ１
との接続点に接続される。このＭＯＳＦＥＴＱ２のゲー
トには上記発振回路ＯＳＣの反転パルスが供給される。
キャパシタＣＢ１により形成された負電圧は、ダイオー
ド形態のＭＯＳＦＥＴＱ３を介して制御電圧ＶＣを形成
するキャパシタＣ２（又は基板電圧制御用ＭＯＳＦＥＴ
Ｑ８のゲート容量）に伝えられる。
【００９９】発振回路ＯＳＣの非反転パルスに対して
も、キャパシタＣＢ２、ダイオード形態のＭＯＳＦＥＴ
Ｑ４、Ｑ６及びリーク電流経路を構成する高抵抗ＲとＰ
チャンネルＭＯＳＦＥＴＱ５が設けられる。そして、上
記反転パルスにより形成された負電圧を制御電圧とする
スイッチＭＯＳＦＥＴＱ７がダイオード形態のＭＯＳＦ
ＥＴＱ６に対して並列に設けられる。すなわち、キャパ
シタＣＢ２により形成された負電圧は、制御電圧ＶＣが
所定の電位まで低下すると、ダイオード形態のＭＯＳＦ
ＥＴＱ６に代えてスイッチＭＯＳＦＥＴＱ７によりレベ
ル損失なく出力される。
も、キャパシタＣＢ２、ダイオード形態のＭＯＳＦＥＴ
Ｑ４、Ｑ６及びリーク電流経路を構成する高抵抗ＲとＰ
チャンネルＭＯＳＦＥＴＱ５が設けられる。そして、上
記反転パルスにより形成された負電圧を制御電圧とする
スイッチＭＯＳＦＥＴＱ７がダイオード形態のＭＯＳＦ
ＥＴＱ６に対して並列に設けられる。すなわち、キャパ
シタＣＢ２により形成された負電圧は、制御電圧ＶＣが
所定の電位まで低下すると、ダイオード形態のＭＯＳＦ
ＥＴＱ６に代えてスイッチＭＯＳＦＥＴＱ７によりレベ
ル損失なく出力される。
【０１００】反転パルスに対応した負電圧発生回路のよ
うにダイオード形態のＭＯＳＦＥＴＱ３により負電圧を
形成する回路では、制御電圧ＶＣは−（ＶＣＣ−２Ｖt
h）までしか低下しない。これに対して、ＭＯＳＦＥＴ
Ｑ７を用いた場合には、キャパシタＣＢ２が−（ＶＣＣ
−Ｖth）のような負電圧を形成しているとき、キャパシ
タＣＢ１にはプリチャージ動作が行われ、その電圧は＋
Ｖthのような正の電位にされるからＭＯＳＦＥＴＱ７が
オン状態になって上記負電圧−（ＶＣＣ−Ｖth）をレベ
ル損失なくキャパシタＣ２に伝える。それ故、反転パル
スから負電圧を形成する回路は、基本的には上記スイッ
チＭＯＳＦＥＴＱ７の制御電圧を形成するものであり、
ダイオード形態のＭＯＳＦＥＴＱ３を省略してもよい。
うにダイオード形態のＭＯＳＦＥＴＱ３により負電圧を
形成する回路では、制御電圧ＶＣは−（ＶＣＣ−２Ｖt
h）までしか低下しない。これに対して、ＭＯＳＦＥＴ
Ｑ７を用いた場合には、キャパシタＣＢ２が−（ＶＣＣ
−Ｖth）のような負電圧を形成しているとき、キャパシ
タＣＢ１にはプリチャージ動作が行われ、その電圧は＋
Ｖthのような正の電位にされるからＭＯＳＦＥＴＱ７が
オン状態になって上記負電圧−（ＶＣＣ−Ｖth）をレベ
ル損失なくキャパシタＣ２に伝える。それ故、反転パル
スから負電圧を形成する回路は、基本的には上記スイッ
チＭＯＳＦＥＴＱ７の制御電圧を形成するものであり、
ダイオード形態のＭＯＳＦＥＴＱ３を省略してもよい。
【０１０１】上記のようなスイッチ制御による負電圧発
生動作を行うために、発振回路ＯＳＣにより形成される
発振出力は、単に互いに逆相であるとともに図２９に示
すようにノンオーバーラップのパルスとされる。すなわ
ち、反転出力ＯＳＣＢがハイレベルからロウレベルにな
ってから、点線で示すように一定時間をおいて非反転パ
ルスＯＳＣがロウレベルからハイレベルに変化する。同
様に、非反転出力ＯＳＣがハイレベルからロウレベルに
なってから、一定時間をおいて反転パルスＯＳＣＢがロ
ウレベルからハイレベルに変化する。
生動作を行うために、発振回路ＯＳＣにより形成される
発振出力は、単に互いに逆相であるとともに図２９に示
すようにノンオーバーラップのパルスとされる。すなわ
ち、反転出力ＯＳＣＢがハイレベルからロウレベルにな
ってから、点線で示すように一定時間をおいて非反転パ
ルスＯＳＣがロウレベルからハイレベルに変化する。同
様に、非反転出力ＯＳＣがハイレベルからロウレベルに
なってから、一定時間をおいて反転パルスＯＳＣＢがロ
ウレベルからハイレベルに変化する。
【０１０２】図２８において、基板電圧発生回路ＶＢＢ
Ｇは、上記同様な回路により構成される。ただし、前記
のようなリーク電流回路Ｒやそれに対応したＰチャンネ
ルＭＯＳＦＥＴは省略される。この実施例では、基板電
圧発生回路ＶＢＢＧ２と、上記制御電圧発生回路ＶＢＢ
Ｃの発振回路ＯＳＣとを共通に用いるものであってもよ
い。基準電圧発生回路ＶＢＢＧ１の有する発振回路ＯＳ
Ｃは、タイミング発生回路ＴＧから供給される制御信号
ＣＥ１Ｂに従って動作する。キャパシタＣ１は、基板と
回路の接地電位との間の寄生容量である。基準電圧発生
回路ＶＢＢＧ２は、基板電圧発生回路ＶＢＢＧ１と異な
り、発振回路ＯＳＣには、制御信号ＣＥ１Ｂが供給され
ないが、それ以外の回路構成は、基板電圧発生回路ＶＢ
ＢＧ１と同じである。
Ｇは、上記同様な回路により構成される。ただし、前記
のようなリーク電流回路Ｒやそれに対応したＰチャンネ
ルＭＯＳＦＥＴは省略される。この実施例では、基板電
圧発生回路ＶＢＢＧ２と、上記制御電圧発生回路ＶＢＢ
Ｃの発振回路ＯＳＣとを共通に用いるものであってもよ
い。基準電圧発生回路ＶＢＢＧ１の有する発振回路ＯＳ
Ｃは、タイミング発生回路ＴＧから供給される制御信号
ＣＥ１Ｂに従って動作する。キャパシタＣ１は、基板と
回路の接地電位との間の寄生容量である。基準電圧発生
回路ＶＢＢＧ２は、基板電圧発生回路ＶＢＢＧ１と異な
り、発振回路ＯＳＣには、制御信号ＣＥ１Ｂが供給され
ないが、それ以外の回路構成は、基板電圧発生回路ＶＢ
ＢＧ１と同じである。
【０１０３】１つの基板電圧発生回路ＶＢＢＧ２は、定
常的に動作して基板と回路の接地電位点の間に定常的に
発生するリーク電流を補う程度の小さな電流供給能力し
か持たない回路とされる。そして、もう１つの基板電圧
発生回路ＶＢＢＧ１は、ＰＳＲＡＭに対してメモリアク
セス（リード／ライト又はリフレッシュ）動作が行われ
るときに、自動的に又は基板電圧ＶＢＢのモニター出力
により起動され、比較的大きな電流供給能力を持つよう
にされたものである。このように間欠的に動作させられ
る回路は、例えば、同図において反転と非反転の発振パ
ルスをそれぞれ受ける２つのインバータ回路をナンド
（ＮＡＮＤ）又はノア（ＮＯＲ）ゲート回路に置き換え
て、上記のような動作制御信号により制御するようにす
ればよい。
常的に動作して基板と回路の接地電位点の間に定常的に
発生するリーク電流を補う程度の小さな電流供給能力し
か持たない回路とされる。そして、もう１つの基板電圧
発生回路ＶＢＢＧ１は、ＰＳＲＡＭに対してメモリアク
セス（リード／ライト又はリフレッシュ）動作が行われ
るときに、自動的に又は基板電圧ＶＢＢのモニター出力
により起動され、比較的大きな電流供給能力を持つよう
にされたものである。このように間欠的に動作させられ
る回路は、例えば、同図において反転と非反転の発振パ
ルスをそれぞれ受ける２つのインバータ回路をナンド
（ＮＡＮＤ）又はノア（ＮＯＲ）ゲート回路に置き換え
て、上記のような動作制御信号により制御するようにす
ればよい。
【０１０４】このような基板電圧発生回路ＶＢＢＧ１と
ＶＢＢＧ２により形成された基板電圧ＶＢＢは、定常的
に流すリーク電流回路を設けることなく、電源電圧ＶＣ
Ｃの前記のような低下に対して上記ＭＯＳＦＥＴＱ８の
ゲートに供給される制御電圧ＶＣ（ＶＢＢ’）に従い高
速に引き抜かれる。
ＶＢＢＧ２により形成された基板電圧ＶＢＢは、定常的
に流すリーク電流回路を設けることなく、電源電圧ＶＣ
Ｃの前記のような低下に対して上記ＭＯＳＦＥＴＱ８の
ゲートに供給される制御電圧ＶＣ（ＶＢＢ’）に従い高
速に引き抜かれる。
【０１０５】図３０に示すように、電源電圧ＶＣＣが通
常の動作時のような比較的高いレベルから低い電圧のバ
ッテリーバックアップ電圧に切り換えられるとき、非反
転パルスがロウレベルの期間においては、Ｐチャンネル
ＭＯＳＦＥＴＱ５がオン状態になっているので、キャパ
シタＣＢ２に蓄積された大きな電圧でのプリチャージ電
圧が抵抗Ｒを通してリークされる。また、このときに
は、ＭＯＳＦＥＴＱ７がオン状態にされているから、キ
ャパシタＣＢ２とＣ２のチャージシェアにより制御電圧
ＶＣ（ＶＢＢ’）の引き抜きが行われる。
常の動作時のような比較的高いレベルから低い電圧のバ
ッテリーバックアップ電圧に切り換えられるとき、非反
転パルスがロウレベルの期間においては、Ｐチャンネル
ＭＯＳＦＥＴＱ５がオン状態になっているので、キャパ
シタＣＢ２に蓄積された大きな電圧でのプリチャージ電
圧が抵抗Ｒを通してリークされる。また、このときに
は、ＭＯＳＦＥＴＱ７がオン状態にされているから、キ
ャパシタＣＢ２とＣ２のチャージシェアにより制御電圧
ＶＣ（ＶＢＢ’）の引き抜きが行われる。
【０１０６】このように制御電圧ＶＣが電源電圧ＶＣＣ
の低下にともなって変化すると、相対的にＭＯＳＦＥＴ
Ｑ８のゲート電圧が上昇し、基板電圧ＶＢＢとの差電圧
がＭＯＳＦＥＴＱ８のしきい値電圧Ｖth以上に大きくな
ると、ＭＯＳＦＥＴＱ８がオン状態になり、基板電圧Ｖ
ＢＢの引き抜きを行う。このようにして、基板電圧ＶＢ
Ｂに対して直接的なリーク経路を設けることなく、制御
電圧ＶＣの変化に対応して高速に基板電圧ＶＢＢも低下
するものとなる。これにより、バッテリーバックアップ
におけるセルフリフレッシュ動作及び前記のようなタイ
マー動作等が有効に作動することになる。
の低下にともなって変化すると、相対的にＭＯＳＦＥＴ
Ｑ８のゲート電圧が上昇し、基板電圧ＶＢＢとの差電圧
がＭＯＳＦＥＴＱ８のしきい値電圧Ｖth以上に大きくな
ると、ＭＯＳＦＥＴＱ８がオン状態になり、基板電圧Ｖ
ＢＢの引き抜きを行う。このようにして、基板電圧ＶＢ
Ｂに対して直接的なリーク経路を設けることなく、制御
電圧ＶＣの変化に対応して高速に基板電圧ＶＢＢも低下
するものとなる。これにより、バッテリーバックアップ
におけるセルフリフレッシュ動作及び前記のようなタイ
マー動作等が有効に作動することになる。
【０１０７】なお、上記のようなリーク抵抗Ｒは、制御
電圧ＶＣを形成するためだけの小さな容量値にされたキ
ャパシタＣＢ１，ＣＢ２の過剰な電荷を引き抜きもので
あるため、その電流値は小さく消費電流を増加させるこ
とはない。また、発振パルスの上記のようなロウレベル
期間が、抵抗ＲとキャパシタＣＢ２との時定数に対して
十分大きいときには、引き抜きスピードはキャパシタＣ
Ｂ２とキャパシタＣ２のチャージシェアのみで決定され
るからリークスピードの制御も容易になる。
電圧ＶＣを形成するためだけの小さな容量値にされたキ
ャパシタＣＢ１，ＣＢ２の過剰な電荷を引き抜きもので
あるため、その電流値は小さく消費電流を増加させるこ
とはない。また、発振パルスの上記のようなロウレベル
期間が、抵抗ＲとキャパシタＣＢ２との時定数に対して
十分大きいときには、引き抜きスピードはキャパシタＣ
Ｂ２とキャパシタＣ２のチャージシェアのみで決定され
るからリークスピードの制御も容易になる。
【０１０８】図３１には、基板電圧発生回路の他の一実
施例のブロック図が示されている。この実施例の制御電
圧発生回路ＶＢＢＣは、キャパシタＣＢ１とダイオード
形態のＭＯＳＦＥＴＱ１，Ｑ３及び制御電圧ＶＣを保持
するキャパシタＣ２に対して並列形態に設けられたリー
ク電流用抵抗Ｒから構成される。制御電圧発生回路ＶＢ
ＢＣのキャパシタＣ２は、基板電圧ＶＢＢをディスチャ
ージさせるＭＯＳＦＥＴＱ８のゲート容量等のように小
さな容量値しか持たない。それ故、負電圧を形成するイ
ンバータ回路Ｎ１、キャパシタＣＢ１及びＭＯＳＦＥＴ
Ｑ１，Ｑ２は比較的小さなサイズの素子から構成され、
キャパシタＣ２の容量値が小さいから少ない消費電流に
より電源電圧ＶＣＣの変動に追従した制御電圧ＶＣを形
成することができる。この電圧ＶＣと基板電圧ＶＢＢと
の差電圧に対応してＭＯＳＦＥＴＱ８が基板と回路の接
地電位点との間にディスチャージ電流を流すので、上記
制御電圧ＶＣの変化、言い換えるならば、上記制御電圧
ＶＣを介して間接的に電源電圧ＶＣＣの変動に追従させ
て基板電圧ＶＢＢを変化させることができる。
施例のブロック図が示されている。この実施例の制御電
圧発生回路ＶＢＢＣは、キャパシタＣＢ１とダイオード
形態のＭＯＳＦＥＴＱ１，Ｑ３及び制御電圧ＶＣを保持
するキャパシタＣ２に対して並列形態に設けられたリー
ク電流用抵抗Ｒから構成される。制御電圧発生回路ＶＢ
ＢＣのキャパシタＣ２は、基板電圧ＶＢＢをディスチャ
ージさせるＭＯＳＦＥＴＱ８のゲート容量等のように小
さな容量値しか持たない。それ故、負電圧を形成するイ
ンバータ回路Ｎ１、キャパシタＣＢ１及びＭＯＳＦＥＴ
Ｑ１，Ｑ２は比較的小さなサイズの素子から構成され、
キャパシタＣ２の容量値が小さいから少ない消費電流に
より電源電圧ＶＣＣの変動に追従した制御電圧ＶＣを形
成することができる。この電圧ＶＣと基板電圧ＶＢＢと
の差電圧に対応してＭＯＳＦＥＴＱ８が基板と回路の接
地電位点との間にディスチャージ電流を流すので、上記
制御電圧ＶＣの変化、言い換えるならば、上記制御電圧
ＶＣを介して間接的に電源電圧ＶＣＣの変動に追従させ
て基板電圧ＶＢＢを変化させることができる。
【０１０９】なお、基板電圧発生回路ＶＢＢＧは、同図
の制御電圧発生回路ＶＢＢＣのようにインバータ回路、
キャパシタ及びダイオード形態の２つのＭＯＳＦＥＴか
ら構成されるものであってもよいし、前記図２８に示し
たような回路を用いるものであってもよい。
の制御電圧発生回路ＶＢＢＣのようにインバータ回路、
キャパシタ及びダイオード形態の２つのＭＯＳＦＥＴか
ら構成されるものであってもよいし、前記図２８に示し
たような回路を用いるものであってもよい。
【０１１０】図３２には、上記擬似スタティック型ＲＡ
Ｍのリードサイクルの一実施例のタイミング図が示され
ている。この実施例の擬似スタティック型ＲＡＭは、チ
ップイネーブル信号ＣＥＢの立ち下がりエッジにおいて
ライトイネーブル信号ＷＥＢがハイレベルであることを
条件に、リードサイクルとされる。出力イネーブル信号
ＯＥＢは、読み出しデータの出力動作を遅延させない所
定のタイミングで、一時的にロウレベルとされる。アド
レス入力端子Ａ０〜Ａ１０及びＡ１１〜Ａ１８には、チ
ップイネーブル信号ＣＥＢの立ち下がりエッジに同期し
て、１１ビットのＸアドレス信号と８ビットのＹアドレ
ス信号とがそれぞれ供給される。同図では、これらのア
ドレス信号の１つが代表として例示的に示されている。
データ入出力端子ＩＯ０〜ＩＯ７は、通常ハイインピー
ダンス状態とされ、所定のアクセスタイムが経過した時
点で、同時に選択状態とされる８個のメモリセルから出
力される８ビットの読み出しデータが送出される。
Ｍのリードサイクルの一実施例のタイミング図が示され
ている。この実施例の擬似スタティック型ＲＡＭは、チ
ップイネーブル信号ＣＥＢの立ち下がりエッジにおいて
ライトイネーブル信号ＷＥＢがハイレベルであることを
条件に、リードサイクルとされる。出力イネーブル信号
ＯＥＢは、読み出しデータの出力動作を遅延させない所
定のタイミングで、一時的にロウレベルとされる。アド
レス入力端子Ａ０〜Ａ１０及びＡ１１〜Ａ１８には、チ
ップイネーブル信号ＣＥＢの立ち下がりエッジに同期し
て、１１ビットのＸアドレス信号と８ビットのＹアドレ
ス信号とがそれぞれ供給される。同図では、これらのア
ドレス信号の１つが代表として例示的に示されている。
データ入出力端子ＩＯ０〜ＩＯ７は、通常ハイインピー
ダンス状態とされ、所定のアクセスタイムが経過した時
点で、同時に選択状態とされる８個のメモリセルから出
力される８ビットの読み出しデータが送出される。
【０１１１】図３３には、上記擬似スタティック型ＲＡ
Ｍのライトサイクルの一実施例のタイミング図が示され
ている。擬似スタティック型ＲＡＭは、チップイネーブ
ル信号ＣＥＢの立ち下がりエッジにおいて、ライトイネ
ーブル信号ＷＥＢがチップイネーブル信号ＣＥＢに先立
ってロウレベルとされ、あるいはチップイネーブル信号
ＣＥＢに遅れて所定のタイミングで一時的にロウレベル
とされることを条件に、ライトサイクルとされる。アド
レス入力端子Ａ０〜Ａ１０及びＡ１１〜Ａ１８には、Ｘ
及びＹアドレス信号が入力され、データ入出力端子ＩＯ
０〜ＩＯ７には、書き込み動作を遅延させない所定のタ
イミングにより８ビットの書き込みデータが供給され
る。
Ｍのライトサイクルの一実施例のタイミング図が示され
ている。擬似スタティック型ＲＡＭは、チップイネーブ
ル信号ＣＥＢの立ち下がりエッジにおいて、ライトイネ
ーブル信号ＷＥＢがチップイネーブル信号ＣＥＢに先立
ってロウレベルとされ、あるいはチップイネーブル信号
ＣＥＢに遅れて所定のタイミングで一時的にロウレベル
とされることを条件に、ライトサイクルとされる。アド
レス入力端子Ａ０〜Ａ１０及びＡ１１〜Ａ１８には、Ｘ
及びＹアドレス信号が入力され、データ入出力端子ＩＯ
０〜ＩＯ７には、書き込み動作を遅延させない所定のタ
イミングにより８ビットの書き込みデータが供給され
る。
【０１１２】図３４には、上記擬似スタティック型ＲＡ
Ｍのリード−モディファイ−ライトサイクルの一実施例
のタイミング図が示されている。この動作サイクルは、
いわば上記リードサイクルとライトサイクルを組み合わ
せた動作サイクルであって、チップイネーブル信号ＣＥ
Ｂの立ち下がりエッジにおいて出力イネーブル信号ＯＥ
Ｂ及びライトイネーブル信号ＷＥＢがハイレベルである
ため、まずリードサイクルを開始する。そして、指定さ
れたアドレスの読み出しデータをデータ入出力端子ＩＯ
０〜ＩＯ７から送出した後、ライトイネーブル信号ＷＥ
Ｂが一時的にロウレベルとされる時点で、データ入出力
端子ＩＯ０〜ＩＯ７から供給される８ビットの書き込み
データを上記アドレスに書き込むものである。
Ｍのリード−モディファイ−ライトサイクルの一実施例
のタイミング図が示されている。この動作サイクルは、
いわば上記リードサイクルとライトサイクルを組み合わ
せた動作サイクルであって、チップイネーブル信号ＣＥ
Ｂの立ち下がりエッジにおいて出力イネーブル信号ＯＥ
Ｂ及びライトイネーブル信号ＷＥＢがハイレベルである
ため、まずリードサイクルを開始する。そして、指定さ
れたアドレスの読み出しデータをデータ入出力端子ＩＯ
０〜ＩＯ７から送出した後、ライトイネーブル信号ＷＥ
Ｂが一時的にロウレベルとされる時点で、データ入出力
端子ＩＯ０〜ＩＯ７から供給される８ビットの書き込み
データを上記アドレスに書き込むものである。
【０１１３】図３５には、上記擬似スタティック型ＲＡ
Ｍのオートリフレッシュサイクルの一実施例のタイミン
グ図が示されている。擬似スタティック型ＲＡＭは、チ
ップイネーブル信号ＣＥＢがハイレベルに固定された状
態で、出力イネーブル信号ＯＥＢ（リフレッシュ制御信
号ＲＦＳＨＢ）が比較的短い時間（ｔFAP ）だけ一時的
にロウレベルとされることを条件に、オートリフレッシ
ュサイクルを実行する。このとき、リフレッシュすべき
ワード線を指定するためのリフレッシュアドレスは、擬
似スタティック型ＲＡＭに内蔵されるリフレッシュカウ
ンタＲＦＣから供給される。
Ｍのオートリフレッシュサイクルの一実施例のタイミン
グ図が示されている。擬似スタティック型ＲＡＭは、チ
ップイネーブル信号ＣＥＢがハイレベルに固定された状
態で、出力イネーブル信号ＯＥＢ（リフレッシュ制御信
号ＲＦＳＨＢ）が比較的短い時間（ｔFAP ）だけ一時的
にロウレベルとされることを条件に、オートリフレッシ
ュサイクルを実行する。このとき、リフレッシュすべき
ワード線を指定するためのリフレッシュアドレスは、擬
似スタティック型ＲＡＭに内蔵されるリフレッシュカウ
ンタＲＦＣから供給される。
【０１１４】この実施例の擬似スタティック型ＲＡＭで
は、前記のようなセルフリフレッシュ動作と異なり、リ
フレッシュカウンタＲＦＣによって指定される合計２本
のワード線が同時に選択状態とされ、対応する合計２０
４８個のメモリセルに対するリフレッシュ動作が一斉に
行われる。リフレッシュカウンタＲＦＣは、その出力信
号すなわちリフレッシュアドレスがＸアドレスバッファ
に取り込まれた後の時点で自動的に更新される。
は、前記のようなセルフリフレッシュ動作と異なり、リ
フレッシュカウンタＲＦＣによって指定される合計２本
のワード線が同時に選択状態とされ、対応する合計２０
４８個のメモリセルに対するリフレッシュ動作が一斉に
行われる。リフレッシュカウンタＲＦＣは、その出力信
号すなわちリフレッシュアドレスがＸアドレスバッファ
に取り込まれた後の時点で自動的に更新される。
【０１１５】以上の図３２ないし図３５の各タイミング
図に示されている各アクセスタイムのうち、代表的なも
のは、次の通りである。ｔRCはランダムリード／ライト
サイクルタイムであり、ｔCEA はチップイネーブルアク
セスタイムであり、ｔRWC はリード−モディファイ−ラ
イトサイクルタイムであり、ｔOEA はアウトプットイネ
ーブルアクセスタイムであり、ｔAHはアドレスホールド
タイムであり、ｔASはアドレスセットアップタイムであ
り、ｔP はチップイネーブルプリチャージタイムであ
り、ｔFCはオートリフレッシュサイクルタイムである。
図に示されている各アクセスタイムのうち、代表的なも
のは、次の通りである。ｔRCはランダムリード／ライト
サイクルタイムであり、ｔCEA はチップイネーブルアク
セスタイムであり、ｔRWC はリード−モディファイ−ラ
イトサイクルタイムであり、ｔOEA はアウトプットイネ
ーブルアクセスタイムであり、ｔAHはアドレスホールド
タイムであり、ｔASはアドレスセットアップタイムであ
り、ｔP はチップイネーブルプリチャージタイムであ
り、ｔFCはオートリフレッシュサイクルタイムである。
【０１１６】この実施例の擬似スタティック型ＲＡＭ
は、前述のように約５Ｖ又は３．６Ｖから１．５Ｖまで
の電圧範囲での動作保証が行われる。例えば、最大値を
３．６Ｖとした場合では、電圧変動幅は約２Ｖと絶対値
的には小さいが、最小動作電圧１．５Ｖからみれば、最
大動作電圧３．６Ｖはその約２倍以上のように相対的に
は大きな電圧となる。このような相対的に大きな電圧範
囲のもとでは、その動作速度や消費電流の変動幅が比較
的大きくなる。そして、前記のような発生電圧の異なる
複数種類の電池電圧での動作を可能にするものであるこ
とから、複数の動作電圧においてそれぞれアクセスタイ
ム等の交流特性や消費電流等の直流特性を次の〔表２〕
及び〔表３〕のように定めるようにするものである。
は、前述のように約５Ｖ又は３．６Ｖから１．５Ｖまで
の電圧範囲での動作保証が行われる。例えば、最大値を
３．６Ｖとした場合では、電圧変動幅は約２Ｖと絶対値
的には小さいが、最小動作電圧１．５Ｖからみれば、最
大動作電圧３．６Ｖはその約２倍以上のように相対的に
は大きな電圧となる。このような相対的に大きな電圧範
囲のもとでは、その動作速度や消費電流の変動幅が比較
的大きくなる。そして、前記のような発生電圧の異なる
複数種類の電池電圧での動作を可能にするものであるこ
とから、複数の動作電圧においてそれぞれアクセスタイ
ム等の交流特性や消費電流等の直流特性を次の〔表２〕
及び〔表３〕のように定めるようにするものである。
【０１１７】
【表２】
【０１１８】
【表３】
【０１１９】上記の〔表２〕には、最小電圧（１．６
Ｖ）ｍｉｎ、中心電圧圧（２．６Ｖ）ｔｙｐ及び最大電
圧（３．６Ｖ）ｍａｘでの代表的な複数からなる交流特
性の一例が示されている。この〔表２〕において、単位
はｎｓ（ナノセカンド）である。上記の〔表３〕には、
最小電圧（１．６Ｖ）ｍｉｎ、中心電圧（２．６Ｖ）ｔ
ｙｐ及び最大電圧（３．６Ｖ）ｍａｘでの代表的な複数
からなる直流特性の一例が示されている。ここで、Ｉ
CC1 はメモリアクセス時の消費電流であり、ＩCC3 はセ
ルフリフレッシュモードでの消費電流である。
Ｖ）ｍｉｎ、中心電圧圧（２．６Ｖ）ｔｙｐ及び最大電
圧（３．６Ｖ）ｍａｘでの代表的な複数からなる交流特
性の一例が示されている。この〔表２〕において、単位
はｎｓ（ナノセカンド）である。上記の〔表３〕には、
最小電圧（１．６Ｖ）ｍｉｎ、中心電圧（２．６Ｖ）ｔ
ｙｐ及び最大電圧（３．６Ｖ）ｍａｘでの代表的な複数
からなる直流特性の一例が示されている。ここで、Ｉ
CC1 はメモリアクセス時の消費電流であり、ＩCC3 はセ
ルフリフレッシュモードでの消費電流である。
【０１２０】上記最小電圧１．６Ｖは主として鉛電池を
用いた場合を想定し、中心電圧２．６Ｖはニカド電池及
びリチウム電池を用いた場合を想定し、最大電圧３．６
Ｖはリチウム電池を用いた場合を想定したものである。
このように異なる電池電圧毎に交流及び直流特性を定め
ることにより、ユーザーにおいて使い勝手が良くなる。
すなわち、従来のようにワーストケースでの交流特性及
び直流特性を定めたのでは、ニカド電池やリチウム電池
を用いるユーザーに対してはＰＳＲＡＭの持つ性能以下
で使用を余儀なくさせてしまう。前記のように相対的な
電圧変動幅が大きくなる使用方法を予定するＣＭＯＳ集
積回路においては、その動作電圧による速度や消費電流
の変動幅が大きいからそれぞれの電源電圧に対応して交
流及び直流特性を示すことにより、ユーザーにおいてそ
のＣＭＯＳ集積回路が持つ性能を生かした極めて合理的
なシステムを構成することができるものとなる。特に、
この実施例のように電池電圧を動作電圧とする場合に
は、その電池容量が限られているから上記のような直流
特性を電圧毎に表示することにより、ユーザーにおいて
電池寿命を考慮したシステム設計を行うことができるか
ら、予期しない電池放電等によってシステムが停止して
しまうことがない。
用いた場合を想定し、中心電圧２．６Ｖはニカド電池及
びリチウム電池を用いた場合を想定し、最大電圧３．６
Ｖはリチウム電池を用いた場合を想定したものである。
このように異なる電池電圧毎に交流及び直流特性を定め
ることにより、ユーザーにおいて使い勝手が良くなる。
すなわち、従来のようにワーストケースでの交流特性及
び直流特性を定めたのでは、ニカド電池やリチウム電池
を用いるユーザーに対してはＰＳＲＡＭの持つ性能以下
で使用を余儀なくさせてしまう。前記のように相対的な
電圧変動幅が大きくなる使用方法を予定するＣＭＯＳ集
積回路においては、その動作電圧による速度や消費電流
の変動幅が大きいからそれぞれの電源電圧に対応して交
流及び直流特性を示すことにより、ユーザーにおいてそ
のＣＭＯＳ集積回路が持つ性能を生かした極めて合理的
なシステムを構成することができるものとなる。特に、
この実施例のように電池電圧を動作電圧とする場合に
は、その電池容量が限られているから上記のような直流
特性を電圧毎に表示することにより、ユーザーにおいて
電池寿命を考慮したシステム設計を行うことができるか
ら、予期しない電池放電等によってシステムが停止して
しまうことがない。
【０１２１】上記のように比較的小さい電圧で相対的に
大きな電圧範囲でのＣＭＯＳ回路の動作を行わせる場
合、ＭＯＳＦＥＴのコンダクタンス特性は動作電圧によ
り比較的大きく変化する。それ故、従来のＣＭＯＳ回路
のようにＣＭＯＳインバータ回路を遅延回路として用い
たのでは、遅延時間の電圧依存性が大きく、安定したタ
イミング動作が期待できない。
大きな電圧範囲でのＣＭＯＳ回路の動作を行わせる場
合、ＭＯＳＦＥＴのコンダクタンス特性は動作電圧によ
り比較的大きく変化する。それ故、従来のＣＭＯＳ回路
のようにＣＭＯＳインバータ回路を遅延回路として用い
たのでは、遅延時間の電圧依存性が大きく、安定したタ
イミング動作が期待できない。
【０１２２】図３６には、この発明に係るＣＭＯＳ集積
回路に適した遅延回路の一実施例の回路図が示されてい
る。この実施例においては、遅延時間の電圧依存性をな
くすためにポリシリコン層からなる抵抗Ｒ１とＭＯＳ容
量Ｃ１からなる時定数回路を用いて遅延回路を構成す
る。同図には、入力信号Ａのロウレベルからハイレベル
への立ち上がり時において、時間ＴＤだけ遅れて立ち上
がる出力信号Ｄを形成する遅延回路の例が示されてい
る。
回路に適した遅延回路の一実施例の回路図が示されてい
る。この実施例においては、遅延時間の電圧依存性をな
くすためにポリシリコン層からなる抵抗Ｒ１とＭＯＳ容
量Ｃ１からなる時定数回路を用いて遅延回路を構成す
る。同図には、入力信号Ａのロウレベルからハイレベル
への立ち上がり時において、時間ＴＤだけ遅れて立ち上
がる出力信号Ｄを形成する遅延回路の例が示されてい
る。
【０１２３】入力信号Ａは、ＣＭＯＳインバータ回路Ｎ
１を介して上記抵抗Ｒ１とキャパシタＣ１からなる時定
数回路に入力される。この時定数回路Ｒ１，Ｃ１により
形成された遅延信号Ｂは、ＣＭＯＳインバータ回路Ｎ２
により増幅されて同様な抵抗Ｒ２とキャパシタＣ２から
なる時定数回路に伝えられる。そして、この時定数回路
Ｒ２，Ｃ２により形成された遅延信号Ｃはナンドゲート
回路Ｇ１の一方の入力に供給される。このナンドゲート
回路Ｇ１の他方の入力には、上記入力信号Ａが供給され
る。上記ナンドゲート回路Ｇ１の出力信号は、出力用の
ＣＭＯＳインバータ回路Ｎ３を通して遅延信号Ｄして出
力される。
１を介して上記抵抗Ｒ１とキャパシタＣ１からなる時定
数回路に入力される。この時定数回路Ｒ１，Ｃ１により
形成された遅延信号Ｂは、ＣＭＯＳインバータ回路Ｎ２
により増幅されて同様な抵抗Ｒ２とキャパシタＣ２から
なる時定数回路に伝えられる。そして、この時定数回路
Ｒ２，Ｃ２により形成された遅延信号Ｃはナンドゲート
回路Ｇ１の一方の入力に供給される。このナンドゲート
回路Ｇ１の他方の入力には、上記入力信号Ａが供給され
る。上記ナンドゲート回路Ｇ１の出力信号は、出力用の
ＣＭＯＳインバータ回路Ｎ３を通して遅延信号Ｄして出
力される。
【０１２４】特に制限されないが、上記キャパシタＣ１
はＮチャンネルＭＯＳＦＥＴのソースとドレインとを共
通接続して回路の接地電位点に接続し、キャパシタＣ２
はＰチャンネルＭＯＳＦＥＴのソースとドレインとを共
通接続して電源電圧Ｖccに接続するものである。
はＮチャンネルＭＯＳＦＥＴのソースとドレインとを共
通接続して回路の接地電位点に接続し、キャパシタＣ２
はＰチャンネルＭＯＳＦＥＴのソースとドレインとを共
通接続して電源電圧Ｖccに接続するものである。
【０１２５】図３７には、上記遅延回路の動作の一例を
説明するための波形図が示されている。入力信号Ａがロ
ウレベルからハイレベルに変化すると、それに応じてイ
ンバータ回路Ｎ１の出力信号がハイレベルからロウレベ
ルに変化し、上記抵抗Ｒ１とキャパシタＣ１の時定数に
従い信号Ｂはハイレベルからロウレベルに変化する。こ
の信号Ｂの変化を受けるインバータ回路Ｎ２の出力信号
はロウレベルからハイレベルに変化し、上記抵抗Ｒ２と
キャパシタＣ２の時定数に従い信号Ｃはロウレベルから
ハイレベルに変化する。
説明するための波形図が示されている。入力信号Ａがロ
ウレベルからハイレベルに変化すると、それに応じてイ
ンバータ回路Ｎ１の出力信号がハイレベルからロウレベ
ルに変化し、上記抵抗Ｒ１とキャパシタＣ１の時定数に
従い信号Ｂはハイレベルからロウレベルに変化する。こ
の信号Ｂの変化を受けるインバータ回路Ｎ２の出力信号
はロウレベルからハイレベルに変化し、上記抵抗Ｒ２と
キャパシタＣ２の時定数に従い信号Ｃはロウレベルから
ハイレベルに変化する。
【０１２６】ナンドゲート回路Ｇ１は、上記入力信号Ａ
がハイレベル（論理“１”）によりされることに応じて
ゲートを開いており、実質的にはインバータ回路として
動作する。それ故、上記信号Ｃのレベルがロウレベルか
らハイレベルに変化して、そのロジックスレッショルド
電圧に達すると、出力信号をハイレベルからロウレベル
に変化させる。このようにして、インバータ回路Ｎ３を
通して出力される遅延信号Ｄは、上記時定数回路Ｒ１，
Ｃ１及びＲ２，Ｃ２の時定数に対応した遅延時間ＴＤを
持ってロウレベルからハイレベルに立ち上がる。なお、
インバータ回路Ｎ１ないしＮ３及びゲート回路Ｇ１も信
号伝播遅延時間を持つものであるが、上記時定数に比べ
て小さいから上記遅延時間ＴＤはほゞ上記上記時定数回
路Ｒ１，Ｃ１及びＲ２，Ｃ２の時定数により決まるとい
っても過言ではない。
がハイレベル（論理“１”）によりされることに応じて
ゲートを開いており、実質的にはインバータ回路として
動作する。それ故、上記信号Ｃのレベルがロウレベルか
らハイレベルに変化して、そのロジックスレッショルド
電圧に達すると、出力信号をハイレベルからロウレベル
に変化させる。このようにして、インバータ回路Ｎ３を
通して出力される遅延信号Ｄは、上記時定数回路Ｒ１，
Ｃ１及びＲ２，Ｃ２の時定数に対応した遅延時間ＴＤを
持ってロウレベルからハイレベルに立ち上がる。なお、
インバータ回路Ｎ１ないしＮ３及びゲート回路Ｇ１も信
号伝播遅延時間を持つものであるが、上記時定数に比べ
て小さいから上記遅延時間ＴＤはほゞ上記上記時定数回
路Ｒ１，Ｃ１及びＲ２，Ｃ２の時定数により決まるとい
っても過言ではない。
【０１２７】入力信号Ａがハイレベルからロウレベルに
変化すると、それに応じてナンドゲート回路Ｇ１の出力
信号はハイレベルに変化する。すなわち、信号Ｃのレベ
ルがまだハイレベルであっても、それに無関係に出力信
号をハイレベルに変化させる。これにより、インバータ
回路Ｎ３を通した出力信号Ｄは直ちにロウレベルに変化
する。このため、この実施例の遅延回路は、上述のよう
に入力信号Ａの立ち上がりのみに対して遅延時間ＴＤだ
け遅らせた出力信号Ｄを形成するものとなる。
変化すると、それに応じてナンドゲート回路Ｇ１の出力
信号はハイレベルに変化する。すなわち、信号Ｃのレベ
ルがまだハイレベルであっても、それに無関係に出力信
号をハイレベルに変化させる。これにより、インバータ
回路Ｎ３を通した出力信号Ｄは直ちにロウレベルに変化
する。このため、この実施例の遅延回路は、上述のよう
に入力信号Ａの立ち上がりのみに対して遅延時間ＴＤだ
け遅らせた出力信号Ｄを形成するものとなる。
【０１２８】図３８には、上記抵抗Ｒ１とキャパシタＣ
１の一実施例の素子構造断面図が示されている。Ｐ- 型
半導体基板１の素子形成領域表面には、通常のＮチャン
ネルＭＯＳＦＥＴを形成するのと同じ製造行程によりｎ
+ 型拡散層のソース，ドレイン領域ＳＤが形成される。
上記素子形成領域以外の半導体基板上には、厚い厚さの
フィールド絶縁膜７が形成される。上記一対のソース，
ドレイン領域ＳＤに挟まれた基板表面を含む素子形成領
域には薄い厚さのゲート絶縁膜５が形成される。そし
て、上記フィールド絶縁膜７及びゲート絶縁膜５の上に
は、第１層目のポリシリコン層８が形成される。この第
１層目のポリシリコン層８の表面からＭＯＳＦＥＴのゲ
ート電極及び抵抗Ｒ１等を構成する部分に半導体不純物
が導入され、ゲート電極Ｇ及び抵抗Ｒ１や配線層として
利用される第１層の導電性ポリシリコン層８が形成され
る。
１の一実施例の素子構造断面図が示されている。Ｐ- 型
半導体基板１の素子形成領域表面には、通常のＮチャン
ネルＭＯＳＦＥＴを形成するのと同じ製造行程によりｎ
+ 型拡散層のソース，ドレイン領域ＳＤが形成される。
上記素子形成領域以外の半導体基板上には、厚い厚さの
フィールド絶縁膜７が形成される。上記一対のソース，
ドレイン領域ＳＤに挟まれた基板表面を含む素子形成領
域には薄い厚さのゲート絶縁膜５が形成される。そし
て、上記フィールド絶縁膜７及びゲート絶縁膜５の上に
は、第１層目のポリシリコン層８が形成される。この第
１層目のポリシリコン層８の表面からＭＯＳＦＥＴのゲ
ート電極及び抵抗Ｒ１等を構成する部分に半導体不純物
が導入され、ゲート電極Ｇ及び抵抗Ｒ１や配線層として
利用される第１層の導電性ポリシリコン層８が形成され
る。
【０１２９】上記ソース，ドレイン領域上のゲート酸化
膜及びポリシリコン層が選択的に除去されたオーミック
コンタクトが設けられ、そこに接地電位を与えるアルミ
ニュウム層１が設けられる。なお、上記抵抗Ｒ１とキャ
パシタＣ１の一方の電極として作用するゲート電極Ｇは
一体的に形成されるが、それにより形成された遅延信号
Ｃを、図示しないインバータ回路Ｎ２を構成するＮチャ
ンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴのゲー
ト電極と接続する配線としては、上記キャパシタＣ１に
接地電位を与えるアルミニュウム配線１１と同一工程に
より形成されるアルミニュウム配線が利用される。
膜及びポリシリコン層が選択的に除去されたオーミック
コンタクトが設けられ、そこに接地電位を与えるアルミ
ニュウム層１が設けられる。なお、上記抵抗Ｒ１とキャ
パシタＣ１の一方の電極として作用するゲート電極Ｇは
一体的に形成されるが、それにより形成された遅延信号
Ｃを、図示しないインバータ回路Ｎ２を構成するＮチャ
ンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴのゲー
ト電極と接続する配線としては、上記キャパシタＣ１に
接地電位を与えるアルミニュウム配線１１と同一工程に
より形成されるアルミニュウム配線が利用される。
【０１３０】図３９には、この発明に係る遅延回路と従
来のインバータ回路を用いた遅延回路の遅延時間の特性
図が示されている。同図において、実線で示したのが本
発明に係る遅延回路の遅延特性であり、破線で示したの
が従来のインバータ回路を用いた遅延回路の遅延特性で
ある。
来のインバータ回路を用いた遅延回路の遅延時間の特性
図が示されている。同図において、実線で示したのが本
発明に係る遅延回路の遅延特性であり、破線で示したの
が従来のインバータ回路を用いた遅延回路の遅延特性で
ある。
【０１３１】この実施例の遅延回路は、電源依存性を持
たないポリシリコン抵抗素子と、ＭＯＳ容量を利用する
ものである。これにより、主として波形整形等のめたに
挿入されるインバータ回路の持つ電源依存性により１Ｖ
以下の低電圧領域では電圧依存性が大きいが、この実施
例の擬似スタティック型ＲＡＭの保証しようとする最小
電圧１．６Ｖ付近から高い電圧ではほゞ一定した遅延時
間を得ることができる。これに対して、従来のようにイ
ンバータ回路を用いた場合には、従来のＲＡＭでは保証
されない４．５Ｖ以下の電圧から遅延時間が急激に増大
し、安定した遅延時間を得ることができない。それ故、
この発明に係る擬似スタティック型ＲＡＭのように低い
電圧で相対的な電圧範囲が比較的大きい動作電圧を保証
するＣＭＯＳ回路にあっては、安定したタイミング動作
を行わせるために、前記実施例に示したようなポリシリ
コン抵抗とＭＯＳ容量を利用した遅延回路が不可欠のも
のとなるといっても過言ではない。
たないポリシリコン抵抗素子と、ＭＯＳ容量を利用する
ものである。これにより、主として波形整形等のめたに
挿入されるインバータ回路の持つ電源依存性により１Ｖ
以下の低電圧領域では電圧依存性が大きいが、この実施
例の擬似スタティック型ＲＡＭの保証しようとする最小
電圧１．６Ｖ付近から高い電圧ではほゞ一定した遅延時
間を得ることができる。これに対して、従来のようにイ
ンバータ回路を用いた場合には、従来のＲＡＭでは保証
されない４．５Ｖ以下の電圧から遅延時間が急激に増大
し、安定した遅延時間を得ることができない。それ故、
この発明に係る擬似スタティック型ＲＡＭのように低い
電圧で相対的な電圧範囲が比較的大きい動作電圧を保証
するＣＭＯＳ回路にあっては、安定したタイミング動作
を行わせるために、前記実施例に示したようなポリシリ
コン抵抗とＭＯＳ容量を利用した遅延回路が不可欠のも
のとなるといっても過言ではない。
【０１３２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ダイナミック型メモリセルを用いたＲＡＭの１
回りのセルフリフレッシュ動作を温度依存性を実質的に
持たないようにされた発振回路により形成された周期的
なパルスに基づいて行うとともに、上記メモリセルにお
ける情報保持の温度依存性に対応した時定数回路を用い
たタイマー回路によりセルフリフレッシュの周期の制御
を行うようにすることにより、メモリセルの情報記憶量
に適合した長い周期でのセルフリフレッシュ動作が可能
になるから低消費電力化が図られるという効果が得られ
る。 （２） 複数からなるダミーセルのアドレス選択用ＭＯ
ＳＦＥＴに対して約１桁分低いキャパシタを接続して時
定数回路を構成することにより、メモリセルのうち等価
的にワーストケースの情報保持特性に高い精度で一対一
に対応した時定数回路を得ることができるという効果が
得られる。
記の通りである。すなわち、 （１） ダイナミック型メモリセルを用いたＲＡＭの１
回りのセルフリフレッシュ動作を温度依存性を実質的に
持たないようにされた発振回路により形成された周期的
なパルスに基づいて行うとともに、上記メモリセルにお
ける情報保持の温度依存性に対応した時定数回路を用い
たタイマー回路によりセルフリフレッシュの周期の制御
を行うようにすることにより、メモリセルの情報記憶量
に適合した長い周期でのセルフリフレッシュ動作が可能
になるから低消費電力化が図られるという効果が得られ
る。 （２） 複数からなるダミーセルのアドレス選択用ＭＯ
ＳＦＥＴに対して約１桁分低いキャパシタを接続して時
定数回路を構成することにより、メモリセルのうち等価
的にワーストケースの情報保持特性に高い精度で一対一
に対応した時定数回路を得ることができるという効果が
得られる。
【０１３３】（３） 上記時定数回路を構成するキャパ
シタの保持電圧をモニターするコンパレータとして、微
小電流により動作させられる差動増幅回路と、その増幅
出力を増幅する縦列形態にされたインバータ回路を用い
ることにより、低消費電力で精度の高い電圧モニターを
行わせることができるという効果が得られる。 （４） 上記セルフリフレッシュ用の発振回路をセルフ
リフレッシュモードのときには定常的に動作させ、その
発振パルスをカウンタ回路により計数して上限のリフレ
ッシュ周期を設定することにより、低温度時でのメモリ
セルの情報保持動作を補償することができるという効果
が得られる。
シタの保持電圧をモニターするコンパレータとして、微
小電流により動作させられる差動増幅回路と、その増幅
出力を増幅する縦列形態にされたインバータ回路を用い
ることにより、低消費電力で精度の高い電圧モニターを
行わせることができるという効果が得られる。 （４） 上記セルフリフレッシュ用の発振回路をセルフ
リフレッシュモードのときには定常的に動作させ、その
発振パルスをカウンタ回路により計数して上限のリフレ
ッシュ周期を設定することにより、低温度時でのメモリ
セルの情報保持動作を補償することができるという効果
が得られる。
【０１３４】（５） バッテリーバックアップされるＣ
ＭＯＳ構造のＲＡＭとして、スタティック型ＲＡＭと互
換性を持つ入出力インターフェイスを備えた擬似スタテ
ィック型ＲＡＭとすることによりリフレッシュ動作が簡
単となり、メモリアクセスがスタティック型ＲＡＭと同
様にできるから、使い勝手のよいメモリ装置を得ること
ができるという効果が得られる。 （６） 上記低電圧用のＣＭＯＳ回路用の技術規格とし
て、JEDEC STANDARD No.8 により決められているＬＶＣ
ＭＯＳ及びＬＶＢＯ及び７４ＨＣ又はＡＣシリーズのＣ
ＭＯＳ論理ＩＣ用とすることにより、既存のＩＣと互換
性を得ることができるという効果が得られる。
ＭＯＳ構造のＲＡＭとして、スタティック型ＲＡＭと互
換性を持つ入出力インターフェイスを備えた擬似スタテ
ィック型ＲＡＭとすることによりリフレッシュ動作が簡
単となり、メモリアクセスがスタティック型ＲＡＭと同
様にできるから、使い勝手のよいメモリ装置を得ること
ができるという効果が得られる。 （６） 上記低電圧用のＣＭＯＳ回路用の技術規格とし
て、JEDEC STANDARD No.8 により決められているＬＶＣ
ＭＯＳ及びＬＶＢＯ及び７４ＨＣ又はＡＣシリーズのＣ
ＭＯＳ論理ＩＣ用とすることにより、既存のＩＣと互換
性を得ることができるという効果が得られる。
【０１３５】（７） 電圧変動に対応して切り換えられ
る可変昇圧回路を内蔵させることにより、動作電圧範囲
の広い半導体集積回路装置を得ることができるという効
果が得られる。 （８） 基板電圧発生回路において、リーク電流経路を
備えた制御用電圧発生回路により形成された制御電圧に
より制御されるＭＯＳＦＥＴを基板と回路の接地電位点
との間に設けることにより、消費電流を増加させること
なく、電源電圧の変動に対応して基板電位を変化させる
ことができるとう効果が得られる。
る可変昇圧回路を内蔵させることにより、動作電圧範囲
の広い半導体集積回路装置を得ることができるという効
果が得られる。 （８） 基板電圧発生回路において、リーク電流経路を
備えた制御用電圧発生回路により形成された制御電圧に
より制御されるＭＯＳＦＥＴを基板と回路の接地電位点
との間に設けることにより、消費電流を増加させること
なく、電源電圧の変動に対応して基板電位を変化させる
ことができるとう効果が得られる。
【０１３６】以上本発明者によりなされた発明を実施例
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
２ないし図１８に示した擬似スタティック型ＲＡＭは、
その入出力インターフェイスがスタティック型ＲＡＭと
互換性を持つようにするだけのものであってもよい。す
なわち、少なくともアドレス信号と制御信号とがスタテ
ィック型ＲＡＭのそれと同様な構成にされていればよ
い。また、前記実施例のような複数種類の電池電圧によ
り動作可能にされるのは、擬似スタティック型ＲＡＭの
他、ダイナミック型ＲＡＭであってもよく、ダイナミッ
ク型ＲＡＭに上記のようなセルフリフレッシュ機能を付
加するものであってもよい。可変昇圧回路及び基板電圧
発生回路は、ダイナミック型ＲＡＭや擬似スタティック
型ＲＡＭの他、昇圧電圧や基板電圧を必要とする各種半
導体集積回路装置に広く利用できる。
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
２ないし図１８に示した擬似スタティック型ＲＡＭは、
その入出力インターフェイスがスタティック型ＲＡＭと
互換性を持つようにするだけのものであってもよい。す
なわち、少なくともアドレス信号と制御信号とがスタテ
ィック型ＲＡＭのそれと同様な構成にされていればよ
い。また、前記実施例のような複数種類の電池電圧によ
り動作可能にされるのは、擬似スタティック型ＲＡＭの
他、ダイナミック型ＲＡＭであってもよく、ダイナミッ
ク型ＲＡＭに上記のようなセルフリフレッシュ機能を付
加するものであってもよい。可変昇圧回路及び基板電圧
発生回路は、ダイナミック型ＲＡＭや擬似スタティック
型ＲＡＭの他、昇圧電圧や基板電圧を必要とする各種半
導体集積回路装置に広く利用できる。
【０１３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
を用いたＲＡＭの１回りのセルフリフレッシュ動作を温
度依存性を実質的に持たないようにされた発振回路によ
り形成された周期的なパルスに基づいて行うとともに、
上記メモリセルにおける情報保持の温度依存性に対応し
た時定数回路を用いたタイマー回路によりセルフリフレ
ッシュの周期の制御を行うようにすることにより、メモ
リセルの情報記憶量に適合した長い周期でのセルフリフ
レッシュ動作が可能になるから低消費電力化が図られ
る。複数からなるダミーセルのアドレス選択用ＭＯＳＦ
ＥＴに対して約１桁分低いキャパシタを接続して時定数
回路を構成することにより、メモリセルのうち等価的に
ワーストケースの情報保持特性に高い精度で一対一に対
応した時定数回路を得ることができる。電圧変動に対応
して切り換えられる可変昇圧回路を内蔵させることによ
り、動作電圧範囲の広い半導体集積回路装置を得ること
ができる。そして、リーク電流経路を備えた制御用電圧
発生回路により形成された制御電圧により制御されるＭ
ＯＳＦＥＴを基板と回路の接地電位点との間に設けるこ
とにより、消費電流を増加させることなく電源電圧の変
動に対応して基板電位を変化させることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
を用いたＲＡＭの１回りのセルフリフレッシュ動作を温
度依存性を実質的に持たないようにされた発振回路によ
り形成された周期的なパルスに基づいて行うとともに、
上記メモリセルにおける情報保持の温度依存性に対応し
た時定数回路を用いたタイマー回路によりセルフリフレ
ッシュの周期の制御を行うようにすることにより、メモ
リセルの情報記憶量に適合した長い周期でのセルフリフ
レッシュ動作が可能になるから低消費電力化が図られ
る。複数からなるダミーセルのアドレス選択用ＭＯＳＦ
ＥＴに対して約１桁分低いキャパシタを接続して時定数
回路を構成することにより、メモリセルのうち等価的に
ワーストケースの情報保持特性に高い精度で一対一に対
応した時定数回路を得ることができる。電圧変動に対応
して切り換えられる可変昇圧回路を内蔵させることによ
り、動作電圧範囲の広い半導体集積回路装置を得ること
ができる。そして、リーク電流経路を備えた制御用電圧
発生回路により形成された制御電圧により制御されるＭ
ＯＳＦＥＴを基板と回路の接地電位点との間に設けるこ
とにより、消費電流を増加させることなく電源電圧の変
動に対応して基板電位を変化させることができる。
【図１】この発明が適用された半導体メモリＲＡＭを含
んでいるメモリ装置を用いたコンピュータシステムの一
実施例のブロック図である。
んでいるメモリ装置を用いたコンピュータシステムの一
実施例のブロック図である。
【図２】上記メモリカードＭＥＣ等に用いられる擬似ス
タティック型ＲＡＭの選択回路及びタイミング発生回路
ならびに電圧発生回路の一実施例を示す全体配置図であ
る。
タティック型ＲＡＭの選択回路及びタイミング発生回路
ならびに電圧発生回路の一実施例を示す全体配置図であ
る。
【図３】上記図２の回路ブロック１に対応した一実施例
の具体的回路図である。
の具体的回路図である。
【図４】上記図２の回路ブロック２に対応した一実施例
の具体的回路図である。
の具体的回路図である。
【図５】上記図２の回路ブロック３に対応した一実施例
の具体的回路図である。
の具体的回路図である。
【図６】上記図２の回路ブロック４に対応した一実施例
の具体的回路図である。
の具体的回路図である。
【図７】上記擬似スタティック型ＲＡＭのメモリアレイ
の一実施例を示す全体配置図である。
の一実施例を示す全体配置図である。
【図８】上記図７の回路ブロック１に対応した一実施例
のブロック図である。
のブロック図である。
【図９】上記図７の回路ブロック２に対応した一実施例
のブロック図である。
のブロック図である。
【図１０】上記図７の回路ブロック３に対応した一実施
例のブロック図である。
例のブロック図である。
【図１１】上記図７の回路ブロック４に対応した一実施
例のブロック図である。
例のブロック図である。
【図１２】上記擬似スタティック型ＲＡＭの直接周辺回
路及びデータ入出力回路の一実施例を示す全体配置図で
ある。
路及びデータ入出力回路の一実施例を示す全体配置図で
ある。
【図１３】上記図１２の回路ブロック１に対応した一実
施例の回路図である。
施例の回路図である。
【図１４】上記図１２の回路ブロック２に対応した一実
施例の回路図である。
施例の回路図である。
【図１５】上記擬似スタティック型ＲＡＭの半導体基板
面における一実施例を示す全体的なレイアウト配置図で
ある。
面における一実施例を示す全体的なレイアウト配置図で
ある。
【図１６】上記図１５の回路ブロック１に対応した一実
施例のレイアウト図である。
施例のレイアウト図である。
【図１７】上記図１５の回路ブロック２に対応した一実
施例のレイアウト図である。
施例のレイアウト図である。
【図１８】上記図１５の回路ブロック３に対応した一実
施例のレイアウト図である。
施例のレイアウト図である。
【図１９】この発明に係る擬似スタティック型ＲＡＭに
おけるセルフリフレッシュ動作を説明するためのタイミ
ング図である。
おけるセルフリフレッシュ動作を説明するためのタイミ
ング図である。
【図２０】この発明に係るセルフリフレッシュ動作に用
いられるタイマー回路の一実施例を示す回路図である。
いられるタイマー回路の一実施例を示す回路図である。
【図２１】上記図２０のタイマー回路に用いられるダミ
ーセルの一実施例を示すパターン図である。
ーセルの一実施例を示すパターン図である。
【図２２】ＳＴＣ構造のメモリセルとＣＭＯＳ回路を構
成るＭＯＳＦＥＴの一実施例を示す素子構造断面図であ
る。
成るＭＯＳＦＥＴの一実施例を示す素子構造断面図であ
る。
【図２３】上記セルフリフレッシュ時間を設定するため
の発振回路の一実施例を示す回路図である。
の発振回路の一実施例を示す回路図である。
【図２４】上記図２３の発振回路に用いられる主要な素
子の一実施例を示す素子構造断面図である。
子の一実施例を示す素子構造断面図である。
【図２５】この発明に係るセルフリフレッシュ動作に用
いられる低温度時リミッター回路の一実施例を示す回路
図である。
いられる低温度時リミッター回路の一実施例を示す回路
図である。
【図２６】この発明に係る可変昇圧回路の一実施例を示
す回路図である。
す回路図である。
【図２７】この発明に係る可変昇圧回路の他の一実施例
を示すブロック図である。
を示すブロック図である。
【図２８】この発明に係る基板電圧発生回路の一実施例
を示す回路図である。
を示す回路図である。
【図２９】図２８の基板電圧発生回路に用いられる発振
パルスの一例を説明するための波形図である。
パルスの一例を説明するための波形図である。
【図３０】この発明に係る基板電圧発生回路の動作を説
明するための特性図である。
明するための特性図である。
【図３１】この発明に係る基板電圧発生回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図３２】上記擬似スタティック型ＲＡＭのリードサイ
クルの一例を示すタイミング図である。
クルの一例を示すタイミング図である。
【図３３】上記擬似スタティック型ＲＡＭのライトサイ
クルの一例を示すタイミング図である。
クルの一例を示すタイミング図である。
【図３４】上記擬似スタティック型ＲＡＭのリード−モ
ディファイ−ライトサイクルの一例を示すタイミング図
である。
ディファイ−ライトサイクルの一例を示すタイミング図
である。
【図３５】上記擬似スタティック型ＲＡＭのオートリフ
レッシュサイクルの一例を示すタイミング図である。
レッシュサイクルの一例を示すタイミング図である。
【図３６】この発明に係る遅延回路の一実施例を示す回
路図である。
路図である。
【図３７】図３６の遅延回路の動作の一例を説明するた
めの波形図である。
めの波形図である。
【図３８】図３６の遅延回路に用いられる抵抗とキャパ
シタの一実施例を示す素子構造断面図である。
シタの一実施例を示す素子構造断面図である。
【図３９】この発明に係る遅延回路と従来のインバータ
回路を用いた遅延回路の電圧依存性を示す特性図であ
る。
回路を用いた遅延回路の電圧依存性を示す特性図であ
る。
【図４０】この発明に係るリフレッシュカウンタの一実
施例を示すブロック図である。
施例を示すブロック図である。
ＭＥＣ…メモリカード（メモリ装置）、ＭＣＳ…マイク
ロコンピュータシステム、ＭＰＵ…マイクロプロセッ
サ、ＰＭＥＭ…プログラムメモリ、ＤＭＥＭ…データメ
モリ、ＣＢ１〜ＣＢ３…コントロールバス、ＡＢ１，Ａ
Ｂ２…アドレスバス、ＤＢ１，ＤＢ２…データバス、Ｐ
ＣＫＴ…電源回路、ＣＯＮＴ…コントロール回路、ＰＷ
Ｒ…電源制御回路、ＢＡＴ…電池、ＲＡＭ…ランダム・
アクセス・メモリ、ＰＳＲＡＭ…擬似スタティック型Ｒ
ＡＭ、ＴＧ…タイミング発生回路、ＸＡＢ…Ｘアドレス
バッファ、ＹＡＢ…Ｙアドレスバッファ、ＰＸＤ…Ｘプ
リデコーダ、ＲＦＣ・・リフレッシュカウンタ、ＸＲ０
〜ＸＲ３…Ｘ系冗長回路、ＶＣＨＧ…昇圧回路、ＰＷＤ
…ワード線選択駆動信号発生回路、ＰＲＷＤ…冗長ワー
ド線選択駆動電圧発生回路、ＳＮ，ＰＮ…センスアンプ
駆動回路、ＰＹＤ…Ｙプリデコーダ、ＹＲＡＣ０〜ＹＲ
ＡＣ７…Ｙ系冗長回路、ＭＡＬＬ〜ＭＡＲＲ…メインア
ンプ、ＤＩＢ…データ入力バッファ、ＤＴＬＬ〜ＤＩＲ
Ｒ…書き込み回路、ＷＳ…書き込み選択回路、ＤＯＢ…
データ出力バッファ、ＯＳＬ…出力選択回路、ＨＶＣ，
ＶＢＢ，ＶＬ…電圧発生回路、ＸＤＬ０Ｌ〜ＸＤ３Ｒ…
Ｘデコーダ、ＹＤ０〜ＹＤ３…Ｙデコーダ、ＭＡＲＹ０
Ｌ〜ＭＡＲＹ３Ｒ…メモリアレイ、ＳＡ０Ｌ〜ＳＡ３Ｒ
…センスアンプ、ＣＳ０Ｌ〜ＣＳ３Ｒ…カラムスイッ
チ、ＬＯＧ１〜ＬＯＧ３…ロジック回路、ＯＣ…発振回
路、ＬＣ…低温度時リミッター回路、ＴＣ…タイマー回
路、ＮＡＮＤ１〜ＮＡＮＤ３…ナンドゲート回路、ＩＮ
Ｖ１〜ＩＮＶ３…インバータ回路、ＮＯＲ１…ノアゲー
ト回路、ＡＮＤ１…アンドゲート回路、Ｑ１〜Ｑ９…Ｍ
ＯＳＦＥＴ、Ｑｍ…アドレス選択用ＭＯＳＦＥＴ、Ｎ１
〜Ｎ１５…ＣＭＯＳインバータ回路、ＤＣ…ダミーセ
ル、ＱＰ，ＱＮ…定電流源ＭＯＳＦＥＴ、ＤＥＬＡＹ…
遅延回路、ＣＴ０〜ＣＴ１２…カウンタ回路、Ｇ１〜Ｇ
８…ゲート回路、ＣＫＧ（ＯＳＣ）…パルス発生回路
（発振回路）、ＥＸ…排他的論理和回路、ＶＢＢＣ…制
御電圧発生回路、ＶＢＢＧ…基板電圧発生回路、Ｃｓ，
ＣＢ１，ＣＢ２，Ｃ１〜Ｃ２…キャパシタ、Ｒ，Ｒ１〜
Ｒ２…抵抗、ｎ…Ｎ型拡散層領域、ｐ…Ｐ型拡散層領
域。 １…半導体基板、２…Ｎ−ＷＥＬＬ、４…ｎ+ 型拡散層
領域、５…ゲート絶縁膜、６…ｐ+ 型拡散層領域、７…
フィールド絶縁膜、８…第１層ポリシリコン層、９…第
２層ポリシリコン層、１０…第３層ポリシリコン層、１
１…第１層アルミニュウム層、１２…コンタクト領域、
１３…オーミックコンタクト領域。
ロコンピュータシステム、ＭＰＵ…マイクロプロセッ
サ、ＰＭＥＭ…プログラムメモリ、ＤＭＥＭ…データメ
モリ、ＣＢ１〜ＣＢ３…コントロールバス、ＡＢ１，Ａ
Ｂ２…アドレスバス、ＤＢ１，ＤＢ２…データバス、Ｐ
ＣＫＴ…電源回路、ＣＯＮＴ…コントロール回路、ＰＷ
Ｒ…電源制御回路、ＢＡＴ…電池、ＲＡＭ…ランダム・
アクセス・メモリ、ＰＳＲＡＭ…擬似スタティック型Ｒ
ＡＭ、ＴＧ…タイミング発生回路、ＸＡＢ…Ｘアドレス
バッファ、ＹＡＢ…Ｙアドレスバッファ、ＰＸＤ…Ｘプ
リデコーダ、ＲＦＣ・・リフレッシュカウンタ、ＸＲ０
〜ＸＲ３…Ｘ系冗長回路、ＶＣＨＧ…昇圧回路、ＰＷＤ
…ワード線選択駆動信号発生回路、ＰＲＷＤ…冗長ワー
ド線選択駆動電圧発生回路、ＳＮ，ＰＮ…センスアンプ
駆動回路、ＰＹＤ…Ｙプリデコーダ、ＹＲＡＣ０〜ＹＲ
ＡＣ７…Ｙ系冗長回路、ＭＡＬＬ〜ＭＡＲＲ…メインア
ンプ、ＤＩＢ…データ入力バッファ、ＤＴＬＬ〜ＤＩＲ
Ｒ…書き込み回路、ＷＳ…書き込み選択回路、ＤＯＢ…
データ出力バッファ、ＯＳＬ…出力選択回路、ＨＶＣ，
ＶＢＢ，ＶＬ…電圧発生回路、ＸＤＬ０Ｌ〜ＸＤ３Ｒ…
Ｘデコーダ、ＹＤ０〜ＹＤ３…Ｙデコーダ、ＭＡＲＹ０
Ｌ〜ＭＡＲＹ３Ｒ…メモリアレイ、ＳＡ０Ｌ〜ＳＡ３Ｒ
…センスアンプ、ＣＳ０Ｌ〜ＣＳ３Ｒ…カラムスイッ
チ、ＬＯＧ１〜ＬＯＧ３…ロジック回路、ＯＣ…発振回
路、ＬＣ…低温度時リミッター回路、ＴＣ…タイマー回
路、ＮＡＮＤ１〜ＮＡＮＤ３…ナンドゲート回路、ＩＮ
Ｖ１〜ＩＮＶ３…インバータ回路、ＮＯＲ１…ノアゲー
ト回路、ＡＮＤ１…アンドゲート回路、Ｑ１〜Ｑ９…Ｍ
ＯＳＦＥＴ、Ｑｍ…アドレス選択用ＭＯＳＦＥＴ、Ｎ１
〜Ｎ１５…ＣＭＯＳインバータ回路、ＤＣ…ダミーセ
ル、ＱＰ，ＱＮ…定電流源ＭＯＳＦＥＴ、ＤＥＬＡＹ…
遅延回路、ＣＴ０〜ＣＴ１２…カウンタ回路、Ｇ１〜Ｇ
８…ゲート回路、ＣＫＧ（ＯＳＣ）…パルス発生回路
（発振回路）、ＥＸ…排他的論理和回路、ＶＢＢＣ…制
御電圧発生回路、ＶＢＢＧ…基板電圧発生回路、Ｃｓ，
ＣＢ１，ＣＢ２，Ｃ１〜Ｃ２…キャパシタ、Ｒ，Ｒ１〜
Ｒ２…抵抗、ｎ…Ｎ型拡散層領域、ｐ…Ｐ型拡散層領
域。 １…半導体基板、２…Ｎ−ＷＥＬＬ、４…ｎ+ 型拡散層
領域、５…ゲート絶縁膜、６…ｐ+ 型拡散層領域、７…
フィールド絶縁膜、８…第１層ポリシリコン層、９…第
２層ポリシリコン層、１０…第３層ポリシリコン層、１
１…第１層アルミニュウム層、１２…コンタクト領域、
１３…オーミックコンタクト領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ１１Ｃ 11/403
Ｈ０１Ｌ 27/108
8320−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｃ
8320−5Ｌ ３７１ Ｇ
8320−5Ｌ ３７１ Ｊ
8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ
Claims (8)
- 【請求項１】 複数のワード線，複数のデータ線及び複
数のメモリセルを持つメモリアレイ，上記複数のメモリ
セルのおのおのは、１つのＭＯＳＦＥＴと１つのキャパ
シタからなると、上記複数のメモリセルのおのおののリ
フレッシュをするためリフレッシュ指示信号を出力する
リフレッシュ手段と、上記リフレッシュ指示信号を受け
て、リフレッシュ制御用信号を形成する制御信号形成手
段からなり、上記リフレッシュ手段は、一定周期で第一
のリフレッシュタイミング信号を出力する第一リフレッ
シュ信号出力手段と、複数のＭＯＳＦＥＴと上記複数の
ＭＯＳＦＥＴのソースに対応して設けられるキャパシタ
の総和の容量値より１桁小さな容量値を持つキャパシタ
からなるダミーセルと、上記ダミーセルのキャパシタに
保持されている保持電圧と所定の基準電圧とを比較する
比較回路と、上記比較回路の出力信号を受け、上記比較
回路は上記キャパシタの保持電圧値が上記所定の基準電
圧値よりも小さくなったことを示す信号を出力するとき
第二のリフレッシュタイミング信号を出力する第二リフ
レッシュ信号出力手段と、上記第一および第二のリフレ
ッシュタイミング信号を受けて、上記リフレッシュ指示
信号を形成する信号形成手段を含むことを特徴とする半
導体記憶装置。 - 【請求項２】 上記第二リフレッシュ信号出力手段はさ
らにカウンタ回路を含むことを特徴とする請求項１の半
導体記憶装置。 - 【請求項３】 上記カウンタ回路は複数のフリップフロ
ップからなることを特徴とする請求項２の半導体記憶装
置。 - 【請求項４】 上記複数のワード線の中から一本のワー
ド線を選択するためのアドレスが供給される第一アドレ
ス端子群と複数のデータ線の中から一本のデータ線を選
択するためのアドレスが供給される第二のアドレス端子
群を持つことを特徴とする請求項３の半導体記憶装置。 - 【請求項５】 データバス及びアドレスバスで結合され
る複数の半導体記憶装置と、上記複数の半導体記憶装置
とコントロールバスを介して結合されるコントロール回
路からなり、上記複数の半導体記憶装置のおのおのは、
複数のワード線，複数のデータ線及び複数のメモリセル
を持つメモリアレイ、上記ふすくうのメモリセルのおの
おのは、１つのＭＯＳＦＥＴと１つのキャパシタからな
ると、上記複数のメモリセルのおのおののリフレッシュ
をするためリフレッシュ指示信号を出力するリフレッシ
ュ手段と、上記リフレッシュ指示信号を受けて、リフレ
ッシュ制御用信号を形成する制御信号形成手段を含み、
上記リフレッシュ手段は、一定周期で第一のリフレッシ
ュタイミング信号信号を出力する第一リフレッシュ信号
出力手段と、複数のＭＯＳＦＥＴと上記複数のＭＯＳＦ
ＥＴのソースに対応して設けられるキャパシタの総和の
容量値より１桁小さな容量値を持つキャパシタからなる
ダミーセルと、上記ダミーセルのキャパシタに保持され
ている保持電圧と所定の基準電圧とを比較する比較回路
と、上記比較回路の出力信号を受け、上記比較回路は上
記キャパシタの保持電圧値が上記所定の基準電圧値より
も小さくなったことを示す信号を出力するとき第二のリ
フレッシュタイミング信号を出力する第二リフレッシュ
信号出力手段と、上記第一および第二のリフレッシュタ
イミング信号を受けて、上記リフレッシュ指示信号を形
成する信号形成手段を含むことを特徴とする半導体記憶
装置システム。 - 【請求項６】 上記第二リフレッシュ信号出力手段はさ
らにカウンタ回路を含むことを特徴とする請求項５の半
導体記憶装置システム。 - 【請求項７】 上記カウンタ回路は複数のフリップフロ
ップからなることを特徴とする請求項６の半導体記憶装
置システム。 - 【請求項８】 上記複数のワード線の中から一本のワー
ド線を選択するためのアドレスが供給される第一アドレ
ス端子群と複数のデータ線の中から一本のデータ線を選
択するためのアドレスが供給される第二のアドレス端子
群を持つことを特徴とする請求項７の半導体記憶装置シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32258991A JP3242132B2 (ja) | 1990-11-20 | 1991-11-11 | 半導体メモリと半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31513090 | 1990-11-20 | ||
| JP2-315130 | 1990-11-20 | ||
| JP32258991A JP3242132B2 (ja) | 1990-11-20 | 1991-11-11 | 半導体メモリと半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056663A true JPH056663A (ja) | 1993-01-14 |
| JP3242132B2 JP3242132B2 (ja) | 2001-12-25 |
Family
ID=26568194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32258991A Expired - Lifetime JP3242132B2 (ja) | 1990-11-20 | 1991-11-11 | 半導体メモリと半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3242132B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818784A (en) * | 1995-04-26 | 1998-10-06 | Hitachi, Ltd. | Semiconductor memory device and memory system |
| US6813210B2 (en) | 2002-05-22 | 2004-11-02 | Renesas Technology Corp. | Semiconductor memory device requiring refresh operation |
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| JP2010055744A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
| CN108923458A (zh) * | 2018-07-06 | 2018-11-30 | 华北电力大学（保定） | 改进电导增量法的变功率跟踪光伏虚拟同步机并网协调控制方法 |
-
1991
- 1991-11-11 JP JP32258991A patent/JP3242132B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818784A (en) * | 1995-04-26 | 1998-10-06 | Hitachi, Ltd. | Semiconductor memory device and memory system |
| US6064605A (en) * | 1995-04-26 | 2000-05-16 | Hitachi, Ltd. | Semiconductor memory device and memory system |
| US6282141B1 (en) | 1995-04-26 | 2001-08-28 | Hitachi, Ltd. | Semiconductor memory device and memory system |
| US6633508B2 (en) | 1995-04-26 | 2003-10-14 | Hitachi, Ltd. | Semiconductor memory device and memory system |
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US7764559B2 (en) | 2002-02-25 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US8023353B2 (en) | 2002-02-25 | 2011-09-20 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US6813210B2 (en) | 2002-05-22 | 2004-11-02 | Renesas Technology Corp. | Semiconductor memory device requiring refresh operation |
| JP2010055744A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
| CN108923458A (zh) * | 2018-07-06 | 2018-11-30 | 华北电力大学（保定） | 改进电导增量法的变功率跟踪光伏虚拟同步机并网协调控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3242132B2 (ja) | 2001-12-25 |
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