JPH09116098A - クロック配給装置 - Google Patents

クロック配給装置

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JPH09116098A
JPH09116098A JP7268590A JP26859095A JPH09116098A JP H09116098 A JPH09116098 A JP H09116098A JP 7268590 A JP7268590 A JP 7268590A JP 26859095 A JP26859095 A JP 26859095A JP H09116098 A JPH09116098 A JP H09116098A
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clock
voltage
current
signal
input terminal
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JP7268590A
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Mitsuo Soneda
光生 曽根田
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Sony Corp
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Sony Corp
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】クロックスキューを大幅に低減でき、また大容
量ノードであるクロック転送ラインの信号スイングを抑
止でき、低電力化、低電源ノイズ化、並びに動作の高速
化を図ることができるクロック配給装置を実現する。 【解決手段】 ＰＬＬ回路により位相が基準クロックと
同位相となるように調整された電圧レベルの被転送クロ
ック信号ＣＫを、Ｖ／Ｉ変換回路１１−１〜１１−ｎに
より電流信号に変換してそれぞれ異なるクロック転送ラ
インＴＬ１〜ＴＬｎに送出し、各クロック転送ラインＴ
Ｌ１〜ＴＬｎを伝搬された電流信号であるクロック信号
を、帰還型Ｉ／Ｖ変換回路１２−１〜（１２−ｎ）で電
圧レベルに変換し、ＣＭＯＳインバータ７−１〜（７−
ｎ）を介して各回路ブロックに供給するように構成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、たとえばＬＳＩチ
ップ内の各回路ブロックにクロック信号を配給するクロ
ック配給装置に関するものである。
【０００２】
【従来の技術】一般に、ＬＳＩチップ内は、複数の回路
ブロックに分割され、各回路ブロック間は、チップ内配
線により接続され、チップ内配線を介して各回路ブロッ
ク間の信号転送が行われる。そして、各回路ブロックに
は、それぞれ異なるクロック転送ラインを介して所定周
波数のクロック信号ＣＫが供給される。このクロック信
号の転送方式としては、一般的に、電圧モード転送方
式、たとえばＣＭＯＳフルレベル転送方式が採用されて
いる。
【０００３】図４は、ＣＭＯＳフルレベル転送方式を採
用した従来のクロック配給装置の構成例を示すブロック
図である。
【０００４】このクロック配給装置１０は、乗算器等か
らなる位相検出器１、積分器２、アンプ３、電圧制御発
振器（ＶＣＯ）４、１／２分周器５、転送側ＣＭＯＳド
ライバ６−１，６−２，…，６−ｎ、回路ブロック側Ｃ
ＭＯＳドライバ７−１，７−２，…，（７−ｎ：図示せ
ず）、クロック帰還用ＣＭＯＳインバータ８、並びにＣ
ＭＯＳドライバ６−１〜６−ｎと回路ブロック側ＣＭＯ
Ｓドライバ７−１，７−２，…（７−ｎ）とを接続する
ｎ本のクロック転送ラインＴＬ１，ＴＬ２，〜ＴＬｎに
より構成されている。
【０００５】そして、位相検出器１、積分器２、アンプ
３、電圧制御発振器４、１／２分周器５、ＣＭＯＳドラ
イバ６−ｎ、およびＣＭＯＳインバータ８によりＰＬＬ
(Phase Locked Loop) 回路が構成され、被転送クロック
信号ＣＫの位相が基準クロック信号ＣＫext の位相と同
位相となうように調整される。このように位相調整され
た被転送クロック信号ＣＫは、ＣＭＯＳドライバ６−
１，６−２，…，６−ｎによりレベル反転されてそれぞ
れ異なるクロック転送ラインＴＬ１，ＴＬ２，〜ＴＬｎ
に電圧レベルで送出される。クロック転送ラインＴＬ
１，ＴＬ２，〜ＴＬｎを伝搬された反転クロック信号
は、回路ブロック側ＣＭＯＳドライバ７−１，７−２，
…（７−ｎ：図示せず）により受信されて、ここでレベ
ルがさらに反転され、クロック信号ＣＫ１，ＣＫ２，…
として各回路ブロックに供給される。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のクロック配給装置では、電圧モードによる転送であ
り、また、一般的に、各回路ブロックにクロック信号を
供給するクロック転送ラインＴＬ１，ＴＬ２，…，ＴＬ
ｎの長さは同一でないことから、それらの容量Ｃ１〜Ｃ
ｎは異なった値となり、その充放電に要する時間が異な
り、各回路ブロックに配給されるクロック信号ＣＫ１，
ＣＫ２，…は異なった位相となる。すなわち、従来のク
ロック配給装置では、ＬＳＩ内のクロッククスキューが
大きくなり、高速動作の実現が困難であった。
【０００７】また、クロック転送ラインＴＬ１〜ＴＬｎ
の容量Ｃ１〜Ｃｎの値に対応してドライバ６−１〜６−
ｎおよびドライバ７−１〜（７−ｎ：図示せず）のドラ
イブ能力を最適化して設計しても、実際には容量Ｃ１〜
Ｃｎの値は配線、ゲート、ソース／ドレイン等、プロセ
ス、形状等、種々の要因によって決まることから、プロ
セスバラツキを含めクロック補償をすることは難しい。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、クロックスキューを大幅に低減
でき、また大容量ノードであるクロック転送ラインの信
号スイングを抑止でき、低電力化、低電源ノイズ化、並
びに動作の高速化を図ることができるクロック配給装置
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の回路ブロックに対してそれぞれ異
なるクロック転送ラインを用いてクロック信号を配給す
るクロック配給装置であって、電圧レベルの上記クロッ
ク信号を電流信号に変換して所定のクロック転送ライン
に送出する電圧／電流変換回路と、クロック転送ライン
を伝搬されたクロック信号を電流レベルから電圧レベル
に変換する電流／電圧変換回路とを有する。
【００１０】また、本発明のクロック配給装置は、被転
送クロック信号が基準クロック信号と所定の位相関係を
持つように調整するＰＬＬ回路を有する。
【００１１】また、本発明のクロック配給装置では、上
記電流／電圧変換回路は、入力端子が負荷用トランジス
タに接続され、かつ、上記入力端子と上記クロック転送
ラインとの間に縦続接続された金属絶縁膜半導体トラン
ジスタと、上記負荷用トランジスタに基づく上記入力端
子における信号振幅の変動を相殺するレベルの信号を、
上記金属絶縁膜半導体トランジスタのゲートに印加する
回路とを有する。
【００１２】また、本発明のクロック配給装置では、上
記各クロック転送ラインが、第１および第２の転送ライ
ンにより構成され、上記電圧／電流変換回路は、クロッ
ク信号レベルを互いに相補的な電流信号に変換して、そ
れぞれ上記第１および第２の転送ラインに送出し、か
つ、上記電流／電圧変換回路は、第１および第２の入力
端子が第１および第２の負荷用金属絶縁膜半導体トラン
ジスタにそれぞれ接続されているとともに、上記第１お
よび第２の転送ラインにそれぞれ接続され、かつ、上記
第１の入力端子と上記第１の転送ラインとの間に縦続接
続された第１の金属絶縁膜半導体トランジスタと、上記
第２の入力端子と上記第２の転送ラインとの間に縦続接
続された第２の金属絶縁膜半導体トランジスタとを有
し、上記第１の入力端子が上記第２の金属絶縁膜半導体
トランジスタのゲートに接続され、上記第２の入力端子
が上記第１の金属絶縁膜半導体トランジスタのゲートに
接続されている。
【００１３】本発明によれば、たとえばＰＬＬ回路によ
り位相が基準クロックと同位相となるように調整された
電圧レベルの被転送クロック信号が、電圧／電流変換回
路により電流信号に変換されてそれぞれ異なるクロック
転送ラインに送出される。各クロック転送ラインを伝搬
された電流レベルのクロック信号は、電流／電圧変換回
路で電圧レベルに変換されて、各回路ブロックに供給さ
れる。
【００１４】また、本発明によれば、クロック転送ライ
ンにクロック信号電流が流れた場合、負荷用トランジス
タにおいて、たとえばその相互コンダクタンスに基づい
て、電圧落ちまたは電圧上昇現象が発現される。そのた
め、入力端子における信号振幅は変動し、金属絶縁膜半
導体トランジスタに流れ込む。このとき、金属絶縁膜半
導体トランジスタのゲートには、信号振幅の変動レベル
を相殺するレベルの信号、すなわち電圧落ち分または電
圧上昇分に相当するレベルだけ上昇または降下可能なレ
ベルの信号が印加される。これにより、金属絶縁膜半導
体トランジスタにおいては、負荷用トランジスタの電圧
落ち分または上昇分が上昇する方向または降下する方向
に補償される。したがって、金属絶縁膜半導体トランジ
スタとデータ線との接続点であるクロック転送ラインノ
ードの信号振幅の変動は零と等価となり、クロック転送
ラインにおける信号スイングの発生が防止される。
【００１５】また、本発明によれば、第１の転送ライン
および第２の転送ラインにクロック信号電流が流れた場
合、第１の負荷用トランジスタにおいて、その相互コン
ダクタンスに基づいて、電圧落ちまたは電圧上昇現象が
発現される。そのため、第１の入力端子における信号振
幅は変動し、第１の金属絶縁膜半導体トランジスタに流
れ込む。これに対して、第２の負荷用トランジスタにお
いては、第１の負荷用トランジスタとは相補的に、その
相互コンダクタンスに基づいて、電圧上昇または電圧落
ち現象が発現される。そのため、第２の入力端子におけ
る信号振幅は変動し、第２の金属絶縁膜半導体トランジ
スタに流れ込む。第２の出力端子に現れた上昇または降
下した信号電圧は第１の金属絶縁膜半導体トランジスタ
のゲートに印加され、第１の出力端子に現れた降下また
は上昇した信号電圧は第２の金属絶縁膜半導体トランジ
スタのゲートに印加される。これにより、第１の金属絶
縁膜半導体トランジスタにおいては、第１の負荷用トラ
ンジスタによる電圧降下分または上昇分が上昇する方向
または降下する方向に補償され、第２の金属絶縁膜半導
体トランジスタにおいては、第２の負荷用トランジスタ
による電圧上昇分または降下分が降下する方向または上
昇する方向に補償される。したがって、第１の金属絶縁
膜半導体トランジスタと第１の転送ラインとの接続点で
あるノードの信号振幅の変動は零と等価となり、第１の
転送ラインにおける信号スイングの発生が防止される。
同様に、第２の金属絶縁膜半導体トランジスタと第２の
転送ラインとの接続点であるノードの信号振幅の変動は
零と等価となり、第２の転送ラインにおける信号スイン
グの発生が防止される。
【００１６】
【発明の実施の形態】図１は本発明に係るクロック配給
装置１０ａの一実施形態示すブロック図である。
【００１７】図１においては、従来例を示す図４と同一
構成部分は同一符号をもって表す。すなわち、本クロッ
ク配給装置１０ａは、乗算器等からなる位相検出器１、
積分器２、アンプ３、電圧制御発振器（ＶＣＯ）４、１
／２分周器５、回路ブロック側ＣＭＯＳドライバ７−
１，７−２，…（７−ｎ：図示せず）、クロック帰還用
ＣＭＯＳインバータ８、転送用電圧／電流（Ｖ／Ｉ）変
換回路１１−１，１１−２，…，１１−ｎ、回路ブロッ
ク側ＣＭＯＳドライバ７−１，７−２，…（７−ｎ：図
示せず）の前段に設けられた受信用電流／電圧（Ｉ／
Ｖ）変換回路１２−１，１２−２，…，（１２−ｎ：図
示せず）、クロック帰還用ＣＭＯＳインバータ８の入力
とＶ／Ｉ変換回路１１−ｎの出力との間に設けられたＩ
／Ｖ変換回路１３、並びにＶ／Ｉ変換回路１１−１〜１
１−ｎとＩ／Ｖ変換回路１２−１〜（１２−ｎ：図示せ
ず）とを接続するｎ本のクロック転送ラインＴＬ１，Ｔ
Ｌ２，〜ＴＬｎにより構成されている。
【００１８】そして、位相検出器１、積分器２、アンプ
３、電圧制御発振器４、１／２分周器５、Ｖ／Ｉ変換回
路１１−ｎ、Ｉ／Ｖ変換回路１３、およびＣＭＯＳイン
バータ８によりＰＬＬ回路が構成され、被転送クロック
信号ＣＫの位相が基準クロック信号ＣＫext の位相と同
位相あるいは所定の位相関係を持つように調整される。
【００１９】図２は、図１のクロック配線装置１０ａを
適用した、クロック配給対象である回路ブロックが４個
の場合を例としたチップ用システム構成図である。ま
た、図２において、２０はＩＣチップを示し、このＩＣ
チップ２０は４つの回路ブロック２３，２２，２３，２
４を有している。そして、図中、２５は位相検出器１、
積分器２、アンプ３、電圧制御発振器４および１／２分
周器５の直列回路、２６はＶ／Ｉ変換回路アレイをそれ
ぞれ示し、図１の回路構成に対応している。
【００２０】本クロック配線装置１０ａは、ＰＬＬ回路
により位相が基準クロックと同位相あるいは所定の位相
関係を持つように調整された電圧レベルの被転送クロッ
ク信号ＣＫを、Ｖ／Ｉ変換回路１１−１〜１１−ｎによ
り電流信号に変換してそれぞれ異なるクロック転送ライ
ンＴＬ１〜ＴＬｎに送出し、各クロック転送ラインＴＬ
１〜ＴＬｎを伝搬された電流信号であるクロック信号
を、Ｉ／Ｖ変換回路１２−１〜（１２−ｎ）で電圧レベ
ルに変換し、ＣＭＯＳインバータ７−１〜（７−ｎ）を
介して各回路ブロックに供給するように構成されてい
る。
【００２１】以下に、本装置の要部であるＶ／Ｉ変換回
路１１およびＩ／Ｖ変換回路１２の具体的な回路構成お
よびその機能について、図３を参照しつつ説明する。
【００２２】図３は本発明に係るＶ／Ｉ変換回路１１お
よびＩ／Ｖ変換回路１２（１３）の具体的な構成例を示
す回路図である。なお、本回路では、１／２分周器５ａ
は相補的レベルをとる被転送クロック信号ＣＫ，ＣＫ
（ は反転を示す）を出力するように構成され、クロッ
ク転送ラインは、相補信号電流を転送する２本の転送ラ
インＴＬ，ＴＬ により構成される。
【００２３】Ｖ／Ｉ変換回路１１は、ｎチャネルＭＯＳ
トランジスタ１１１，１１２、および電流源１１３，１
１４により構成されている。ｎチャネルＭＯＳトランジ
スタ１１１および電流源１１３が転送ラインＴＬの一端
と接地ラインとの間に並列に接続され、ｎチャネルＭＯ
Ｓトランジスタ１１２および電流源１１４が転送ライン
ＴＬ の一端と接地ラインとの間に並列に接続されてい
る。そして、ｎチャネルＭＯＳトランジスタ１１１のゲ
ートがクロック信号ＣＫの供給ラインに接続され、ｎチ
ャネルＭＯＳトランジスタ１１２のゲートがクロック信
号ＣＫ の供給ラインに接続されている。
【００２４】このＶ／Ｉ変換回路１１では、ｎチャネル
ＭＯＳトランジスタ１１１および１１２のゲート電圧
が、相補的なレベルをとるクロック信号ＣＫ，ＣＫ に
より制御され、それら供給ゲート電圧値により転送ライ
ンＴＬおよびＴＬ に流れる信号電流ＩS およびＩS'の
大きささが決定される。なお、Ｖ／Ｉ変換回路１１にお
いて、電流源１１３，１１４は必ずしも設ける必要はな
い。
【００２５】Ｉ／Ｖ変換回路１２は、チャネルＭＯＳト
ランジスタ１２１〜１２４、およびｎチャネルＭＯＳト
ランジスタ１２５〜１２８により構成されている。
【００２６】これらの各素子は以下のように接続されて
いる。すなわち、ｐチャネルＭＯＳトランジスタ１２１
〜１２４のソースは電源電圧ＶCCに接続されており、ｎ
チャネルＭＯＳトランジスタ１２５，１２６のソースは
接地されている。ｐチャネルＭＯＳトランジスタ１２１
はドレインが自身のゲートおよびｐチャネルＭＯＳトラ
ンジスタ１２２のゲート、ｎチャネルＭＯＳトランジス
タ１２７のソースにそれぞれ接続されている。また、ｐ
チャネルＭＯＳトランジスタ１２１のドレインとｎチャ
ネルＭＯＳトランジスタ１２７のソースとの接続中点に
よりＩ／Ｖ変換回路の第１の入力端子ＮＤIN1 が構成さ
れ、第１の入力端子ＮＤIN1 とｐチャネルＭＯＳトラン
ジスタ１２１，１２２のゲートとの接続中点はｎチャネ
ルＭＯＳトランジスタ１２８のゲートに接続されてい
る。
【００２７】ｐチャネルＭＯＳトランジスタ１２２のド
レインはｎチャネルＭＯＳトランジスタ１２５のドレイ
ンおよびゲートに接続され、このドレインとゲートとの
接続中点はｎチャネルＭＯＳトランジスタ１２６のゲー
トに接続されている。ｐチャネルＭＯＳトランジスタ１
２３のドレインはｎチャネルＭＯＳトランジスタ１２６
のドレインに接続され、これらの接続中点により出力端
子ＮＤOUT が構成されている。この出力端子ＮＤOUT が
ＣＭＯＳドライバ７の入力に接続されている。
【００２８】ｐチャネルＭＯＳトランジスタ１２３のゲ
ートはｐチャネルＭＯＳトランジスタ１２４のゲート並
びにｐチャネルＭＯＳトランジスタ１２４のドレインに
接続されているとともに、これらの接続点はｎチャネル
ＭＯＳトランジスタ１２７のゲートに接続されている。
【００２９】ｐチャネルＭＯＳトランジスタ１２４のド
レインは上述したようにｐチャネルＭＯＳトランジスタ
１２３，１２４のゲートに接続されているとともに、ｎ
チャネルＭＯＳトランジスタ１２８のソースと接続さ
れ、これらの接続中点によりＩ／Ｖ変換回路の第２の入
力端子ＮＤIN2 が構成されている。
【００３０】ｎチャネルＭＯＳトランジスタ１２７のド
レインは転送ラインＴＬの他端に接続されている。すな
わち、ｎチャネルＭＯＳトランジスタ１２７は第１の入
力端子ＮＤIN1 と転送ラインＴＬの他端との間に縦続接
続（カスケード接続）され、そのゲートには、第１の入
力端子ＮＤIN1 に現れる信号と相補的なレベルをとる第
２の入力端子ＮＤIN2 に現れる信号が負帰還されるよう
に構成されている。ｎチャネルＭＯＳトランジスタ１２
４のドレインは転送ラインＴＬ の他端に接続されてい
る。すなわち、ｎチャネルＭＯＳトランジスタ１２８は
第２の入力端子ＮＤIN2 と転送ラインＴＬ の他端との
間に縦続接続（カスケード接続）され、そのゲートに
は、第２の入力端子ＮＤIN2 に現れる信号と相補的なレ
ベルをとる第１の入力端子ＮＤIN1 に現れる信号が負帰
還されるように構成されている。
【００３１】また、ｎチャネルＭＯＳトランジスタ１２
５，１２６によりカレントミラー回路が構成され、この
カレントミラー回路とｐチャネルＭＯＳトランジスタ１
２２，１２３により差動アンプが構成されている。
【００３２】上述したように、Ｉ／Ｖ変換回路１２は、
第１の入力端子ＮＤIN1 と転送ラインＬＴの他端との間
にｎチャネルＭＯＳトランジスタ１２７をカスケード接
続し、第２の入力端子ＮＤIN2 と転送ラインＬＴ の他
端との間にｎチャネルＭＯＳトランジスタ１２８をカス
ケード接続し、ｎチャネルＭＯＳトランジスタ１２７の
ゲートに、第１の入力端子ＮＤIN1 に現れる信号と相補
的なレベルをとる第２の入力端子ＮＤIN2 に現れる信号
を負帰還させ、ｎチャネルＭＯＳトランジスタ１２８の
ゲートに、第２の入力端子ＮＤIN2 に現れる信号と相補
的なレベルをとる第１の入力端子ＮＤIN1 に現れる信号
を負帰還させるように構成され、これにより、転送ライ
ンＬＴおよび転送ラインＬＴ の信号スイングを零に抑
圧するように構成されている。
【００３３】以下に、上記構成が、信号スイングを零に
できる理由について説明する。なお、ここでは、ｎチャ
ネルＭＯＳトランジスタ１２７および１２８は、既にオ
ン状態にあるものとして説明する。なお、以下の説明に
おいて、ｉS ，−ｉS はｐチャネルＭＯＳトランジスタ
１２１，１２４を流れる信号電流の交流成分を示し、ｇ
m121，ｇm124はｐチャネルＭＯＳトランジスタ１２１，
１２４の相互コンダクタンスをそれぞれ示している。
【００３４】転送ラインＴＬおよびＬＴ に信号電流Ｉ
S ，ＩS'が流れた場合、ｐチャネルＭＯＳトランジスタ
１２１において、ｉS ・（１／ｇm121）なる電圧落ち現
象が発生する。そのため、第１の入力端子ＮＤIN1 にお
ける信号振幅は変動し、ｎチャネルＭＯＳトランジスタ
１２７に流れ込む。このとき、ｐチャネルＭＯＳトラン
ジスタ１２４において、（−ｉS ）・（１／ｇm124）な
る電圧落ち、換言すれば、ｐチャネルＭＯＳトランジス
タ１２７の電圧落ち分に相当するレベルだけ上昇する現
象が発生し、これにより第２の入力端子ＮＤIN2 におけ
る信号振幅は変動し、ｎチャネルＭＯＳトランジスタ１
２８に流れ込む。
【００３５】第２の入力端子ＮＤIN2 に現れたｉS ・
（１／ｇm124）だけ上昇した信号電圧はｎチャネルＭＯ
Ｓトランジスタ１２７のゲートに印加され、第１の入力
端子ＮＤIN1 に現れたｉS ・（１／ｇm121）だけ減少し
た信号電圧はｎチャネルＭＯＳトランジスタ１２８のゲ
ートに印加される。これにより、ｎチャネルＭＯＳトラ
ンジスタ１２７においては、ｉS ・（１／ｇm121）の電
圧落ち分が上昇する方向に補償され、ｎチャネルＭＯＳ
トランジスタ１２８においては、ｉS ・（１／ｇm124）
の電圧上昇分が降下する方向に補償される。したがっ
て、ｇm121≒ｇm124であることから、ｎチャネルＭＯＳ
トランジスタ１２７と転送ラインＬＴとの接続点である
ノードＮＤDBの信号振幅の変動は零と等価となり、転送
ラインＬＴにおける信号スイングの発生が防止される。
同様に、ｎチャネルＭＯＳトランジスタ１２８と転送ラ
インＬＴ との接続点であるノードＮＤ DB の信号振幅
の変動は零と等価となり、転送ラインＬＴ における信
号スイングの発生が防止される。
【００３６】信号電流ＩS ，ＩS'が流れたときの、ノー
ドＮＤDBの電圧ＶDBおよびノードＮＤ DB の電圧Ｖ DB
は、次式のように表される。
【数１】 ＶDB＝ＶCC−｜Ｖthp ｜ −｛ＩS'／[(μp ・ε0 ・εs /2) ・( Ｗ124 ／Ｌ124)] ｝1/2 −ＶthN −｛ＩS ／[(μn ・ε0 ・ε/2) ・( Ｗ127 ／Ｌ127)] ｝1/2 …（１）
【数２】 Ｖ DB ＝ＶCC−｜Ｖthp ｜ −｛ＩS ／[(μp ・ε0 ・εs /2) ・( Ｗ121 ／Ｌ121)] ｝1/2 −ＶthN −｛ＩS'／[(μn ・ε0 ・εs /2) ・( Ｗ128 ／Ｌ128)] ｝1/2 …（２） ここで、Ｖthp はｐチャネルＭＯＳトランジスタのしき
い値電圧、ＶthN はｎチャネルＭＯＳトランジスタのし
きい値電圧、μp はｐチャネルＭＯＳトランジスタのホ
ール移動度、ε0 は真空誘電率、εs はシリコンゲート
酸化膜の比誘電率、Ｌ121 ，Ｌ124 ，Ｌ127 ，Ｌ128 は
ｐチャネルＭＯＳトランジスタ１２１，１２４およびｎ
チャネルＭＯＳトランジスタ１２７，１２８のチャネル
長、Ｗ12 1 ，Ｗ124 ，Ｗ127 ，Ｗ128 はｐチャネルＭＯ
Ｓトランジスタ１２１，１２４およびｎチャネルＭＯＳ
トランジスタ１２７，１２８のチャネル幅をそれぞれ表
している。
【００３７】一般に、（Ｗ121 ／Ｌ121 ）＝（Ｗ124 ／
Ｌ124 ），（Ｗ127 ／Ｌ127 ）＝（Ｗ128 ／Ｌ128 ）で
あることを考慮して、転送ラインＬＴおよび転送ライン
ＬＴ の信号スイングを零にするためには、ノード電圧Ｖ
DBとノード電圧Ｖ DB とは、次の関係を満足すればよ
い。
【数３】 ＶDB＝Ｖ DB …（３）
【００３８】したがって、上記（１）式および（２）式
から、次の関係式が成立する。
【数４】 ｛ＩS'／[(μp ・ε0 ・εs /2) ・( Ｗ121 ／Ｌ121)] ｝1/2 ＋｛ＩS ／[(μn ・ε0 ・ε/2) ・( Ｗ127 ／Ｌ127)] ｝1/2 ＝｛ＩS ／[(μp ・ε0 ・εs /2) ・( Ｗ121 ／Ｌ121)] ｝1/2 ＋｛ＩS'／[(μn ・ε0 ・εs /2) ・( Ｗ127 ／Ｌ127)] ｝1/2 …（４） この（４）式により、次の関係式が導かれる。
【数５】 （μp ・ε0 ・εs /2）・（ＷP1／ＬP1） ＝（μn ・ε0 ・εs /2）・（ＷN5／ＬN5） …（５） または、
【数６】 ｇm121＝ｇm127 …（６） ここで、ｇm121はｐチャネルＭＯＳトランジスタ１２１
（１２４）の相互コンダクタンス、ｇm127はｎチャネル
ＭＯＳトランジスタ１２７（１２８）の相互コンダクタ
ンスを示している。
【００３９】したがって、上記（５）式または（６）式
の条件に基づいて図３の回路を構成することにより、い
わゆるＩ／Ｖ変換時、大きな容量ノードである転送ライ
ンＬＴおよびＬＴ の信号スイングの発生を抑止するこ
とができ、上記（３）式の関係を満足することになる。
なお、ｎチャネルＭＯＳトランジスタ１２７，１２８の
ゲート・ソース間電圧ＶGSのドロップが問題となる場合
には、ディプレッションタイプのものを用いることが望
ましい。
【００４０】次に、図１および図３の構成による動作を
説明する。まず、ｎチャネルＭＯＳトランジスタ１２
７，１２８のゲートには、動作バイアス電圧が供給され
ており、第１の入力端子ＮＤIN1 と転送ラインＬＴおよ
び第２の出力端子ＮＤIN2 と転送ラインＬＴ とが導通
状態に保持されている。
【００４１】ＰＬＬ回路により位相調整され、たとえば
１／２分周回路５ａから出力された相補的な電圧レベル
をとる被転送クロック信号ＣＫ，ＣＫ は、各Ｖ／Ｉ変
換回路１２−１〜１２−ｎに入力される。Ｖ／Ｉ変換回
路１２−１〜１２−ｎでは、ｎチャネルＭＯＳトランジ
スタ１１１および１１２のゲート電圧が、相補的なレベ
ルをとるクロック信号ＣＫ，ＣＫ により制御され、それ
ら供給ゲート電圧値により転送ラインＴＬおよびＴＬ に
流れる信号電流ＩS およびＩS'の大きささが決定され
る。すなわち、電圧レベルのクロック信号ＣＫ，ＣＫ
が電流信号に変換されて転送ラインＬＴ，ＬＴ に送出さ
れる。
【００４２】クロック信号電流Ｉs およびＩS'が流れる
と、各Ｉ／Ｖ変換回路１２−１，１２−２，…，の第１
の入力端子ＮＤIN1 に接続されたｐチャネルＭＯＳトラ
ンジスタ１２１，１２２および第２の入力端子ＮＤIN2
に接続されたｐチャネルＭＯＳトランジスタ１２３，１
２４のゲートレベルが低くなるため、ｐチャネルＭＯＳ
トランジスタ１２１〜１２４はオン状態となる。これに
より、ｐチャネルＭＯＳトランジスタ１２２，１２３お
よびｎチャネルＭＯＳトランジスタ１２５，１２６から
なるカレントミラー回路により構成される差動アンプで
増幅され、かつ電圧レベルに変換された信号が、出力端
子ＮＤOU T1からＣＭＯＳドライバ７に出力され、これに
より、各回路ブロックに対してクロック信号ＣＫ１〜Ｃ
Ｋｎがそれぞれ供給される。
【００４３】また、Ｉ／Ｖ変換回路１２では、たとえば
信号電流ＩS ，ＩS'が流れｐチャネルＭＯＳトランジス
タ１２１がオン状態となると、ｉS ・（１／ｇm121）な
る電圧落ち現象が発現される。これにより、第１の入力
端子ＮＤIN1 における信号振幅は降下する方向に変動さ
れ、ｎチャネルＭＯＳトランジスタ１２７に流入され
る。これに対して、ｐチャネルＭＯＳトランジスタ１２
８がオン状態となると、ｐチャネルＭＯＳトランジスタ
１２４の電圧落ち分に相当するｉS ・（１／ｇm124）な
る電圧上昇現象が発現される。これにより、第２の入力
端子ＮＤIN2 における信号振幅は上昇する方向に変動さ
れ、ｎチャネルＭＯＳトランジスタ１２８に流入され
る。
【００４４】第２の入力端子ＮＤIN2 に現れたｉS ・
（１／ｇm124）だけ上昇した信号電圧はｎチャネルＭＯ
Ｓトランジスタ１２７のゲートに印加され、第１の入力
端子ＮＤIN1 に現れたｉS ・（１／ｇm121）だけ降下し
た信号電圧はｎチャネルＭＯＳトランジスタ１２８のゲ
ートに印加される。これにより、ｎチャネルＭＯＳトラ
ンジスタ１２７においては、ｉS ・（１／ｇm121）の電
圧落ち分が上昇する方向に補償され、ｎチャネルＭＯＳ
トランジスタ１２８においては、ｉS ・（１／ｇm124）
の電圧上昇分が降下する方向に補償される。したがっ
て、ｎチャネルＭＯＳトランジスタ１２７と転送ライン
ＬＴとの接続点であるノードＮＤDBの信号振幅の変動は
零と等価となり、転送ラインＬＴにおける信号スイング
は発生しない。同様に、ｎチャネルＭＯＳトランジスタ
１２８と転送ラインＬＴ との接続点であるノードＮＤ
DB の信号振幅の変動は零と等価となり、転送ラインＬ
Ｔ における信号スイングは発生しない。
【００４５】以上説明したように、本実施形態によれ
ば、ＰＬＬ回路により位相が基準クロックと同位相とな
るように調整された電圧レベルの被転送クロック信号Ｃ
Ｋを、Ｖ／Ｉ変換回路１１−１〜１１−ｎにより電流信
号に変換してそれぞれ異なるクロック転送ラインＴＬ１
〜ＴＬｎに送出し、各クロック転送ラインＴＬ１〜ＴＬ
ｎを伝搬された電流信号であるクロック信号を、Ｉ／Ｖ
変換回路１２−１〜（１２−ｎ）で電圧レベルに変換
し、ＣＭＯＳインバータ７−１〜（７−ｎ）を介して各
回路ブロックに供給するように構成したので、クロック
転送ラインＴＬ１〜ＴＬｎの容量Ｃ１〜Ｃｎが大容量か
つ異なった値であっても、クロック転送ラインＴＬ１〜
ＴＬｎの充放電が不要となり、クロックスキューを大幅
に低減でき、高速、かつ同時の各回路ブロックへ転送で
きる。
【００４６】また、Ｉ／Ｖ変換回路１２の第１の入力端
子ＮＤIN1 と転送ラインＬＴの他端との間にｎチャネル
ＭＯＳトランジスタ１２７をカスケード接続し、第２の
入力端子ＮＤIN2 と転送ラインＬＴ の他端との間にｎ
チャネルＭＯＳトランジスタ１２８をカスケード接続
し、ｎチャネルＭＯＳトランジスタ１２７のゲートに、
第１の入力端子ＮＤIN1 に現れる信号と相補的なレベル
をとる第２の入力端子ＮＤIN2 に現れる信号を負帰還さ
せ、ｎチャネルＭＯＳトランジスタ１２８のゲートに、
第２の入力端子ＮＤIN2 に現れる信号と相補的なレベル
をとる第１の入力端子ＮＤIN1 に現れる信号を負帰還さ
せるように構成したので、転送ラインＬＴ，ＬＴ の信
号スイングをほぼ零に抑圧できる。その結果、上述した
と同様に、大きな容量を有する転送ラインＬＴ，ＬＴ
の充放電が不要となることから、高速化を図ることがで
きる。また、１６ｂＲＩＳＣ→３２ｂＲＩＳＣ→６４ｂ
ＲＩＳＣと大容量化してデータ線の容量が増大しても高
速化を図れる利点がある。
【００４７】なお、本実施形態では、Ｉ／Ｖ変換回路１
２において、第１の入力端子ＮＤIN 1 と転送ラインＬＴ
および第２の入力端子ＮＤIN2 と転送ラインＬＴ との
間にカスケード接続するＭＯＳトランジスタとしてｎチ
ャネルのものを用いたが、これに限定されるものではな
く、ｐチャネルのものも適用でき、上述した効果と同様
の効果を得ることができる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
クロックスキューを大幅に低減でき、また大容量ノード
であるクロック転送ラインの信号スイングを抑止でき、
低電力化、低電源ノイズ化、並びに動作の高速化を図る
ことができる。
【図面の簡単な説明】
【図１】本発明に係るクロック配給装置の一実施形態を
示すブロック図である。
【図２】本発明に係るクロック配給装置の一実施形態を
示すシステム構成図である。
【図３】本発明に係る電圧／電流変換回路および電流／
電圧変換回路の具体的な構成例を示す回路図である。
【図４】従来のクロック配給装置の構成例を示すブロッ
ク図である。
【符号の説明】
ＶCC…電源電圧 １０ａ…クロック配給装置 １…位相検出器 ２…積分器 ３…アンプ ４…電圧制御発振器 ５…１／２分周器 ７，７−１，７−２，…ＣＭＯＳドライバ ８…クロック帰還用ＣＭＯＳドライバ １１，１１−１，１１−２，…，１１−ｎ…電圧／電流
（Ｖ／Ｉ）変換回路、 １２，１２−１，１２−２，…、１３…電流／電圧（Ｉ
／Ｖ）変換回路 ＬＴ１〜ＬＴｎ…クロック転送ライン ＬＴ，ＬＴ …転送ライン ２０…ＩＣチップ ２１〜２４…回路ブロック

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の回路ブロックに対してそれぞれ異
    なるクロック転送ラインを用いてクロック信号を配給す
    るクロック配給装置であって、 電圧レベルの上記クロック信号を電流信号に変換して所
    定のクロック転送ラインに送出する電圧／電流変換回路
    と、 クロック転送ラインを伝搬されたクロック信号を電流レ
    ベルから電圧レベルに変換する電流／電圧変換回路とを
    有するクロック配給装置。
  2. 【請求項２】 被転送クロック信号が基準クロック信号
    と所定の位相関係を持つように調整するＰＬＬ回路を有
    する請求項１記載のクロック配給装置。
  3. 【請求項３】 上記電流／電圧変換回路は、入力端子が
    負荷用トランジスタに接続され、かつ、 上記入力端子と上記クロック転送ラインとの間に縦続接
    続された金属絶縁膜半導体トランジスタと、 上記負荷用トランジスタに基づく上記入力端子における
    信号振幅の変動を相殺するレベルの信号を、上記金属絶
    縁膜半導体トランジスタのゲートに印加する回路とを有
    する請求項１記載のクロック配給装置。
  4. 【請求項４】 上記各クロック転送ラインが、第１およ
    び第２の転送ラインにより構成され、 上記電圧／電流変換回路は、クロック信号レベルを互い
    に相補的な電流信号に変換して、それぞれ上記第１およ
    び第２の転送ラインに送出し、かつ、 上記電流／電圧変換回路は、第１および第２の入力端子
    が第１および第２の負荷用金属絶縁膜半導体トランジス
    タにそれぞれ接続されているとともに、上記第１および
    第２の転送ラインにそれぞれ接続され、かつ、上記第１
    の入力端子と上記第１の転送ラインとの間に縦続接続さ
    れた第１の金属絶縁膜半導体トランジスタと、上記第２
    の入力端子と上記第２の転送ラインとの間に縦続接続さ
    れた第２の金属絶縁膜半導体トランジスタとを有し、上
    記第１の入力端子が上記第２の金属絶縁膜半導体トラン
    ジスタのゲートに接続され、上記第２の入力端子が上記
    第１の金属絶縁膜半導体トランジスタのゲートに接続さ
    れている請求項１記載のクロック配給装置。
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