TW541537B - Refresh control circuit for controlling refresh cycles according to values stored in a register and refreshing method of the same - Google Patents

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541537 H. a. 26 ·； -Ί . ， ^Jl-Λ-αί, ? ……補充丨 g 五、發明説明（i ) 本申請案依照韓國專利申請案號99-19984之優先權， 1999年6月1日申請，此處將其内容併入藉以完整參考。 發明背景’ 本發明係關於一半導體記憶體裝置。尤其，本發明有關 一種更新控制電路，其係用以控制一更新周期，其中該更 新周期係用以執行記憶體細胞資料之更新，以及一相關的 更新方法。 半導體記憶體裝置大致可分成兩群組；動態RAM (DRAM)裝置和靜態RAM (SRAM)裝置。於一 SRAM中，一 記憶體細胞經常藉由四個電晶體予以實現，該四個電晶體 構成一鎖定器。除非移除電源供應，此一記憶體細胞中所 儲存之實料將會保留而不致受損。結果，於一 SRAM使用 期間，其不需倶備一更新作業用以將記憶體細胞資料再充 電。 相對地，於一 DRAM中，一記憶體細胞通常由一單一電 晶體和一單一電容器構成，其中記憶體細胞之資料係儲存 於該電容器中。由於該電容器係裝配於一半導體基體上， 並且並未完全與其周圍絕緣，而該電容器周圍可能發生漏 電，進而損毁儲存於記憶體細胞其電容器中的資料。結 果，一 DRAM中必需有一更新作業，用以定期更新記憶體 細胞中之資料。 此一更新作業通常係根據以下方法而執行。初始時，循 序選擇一或更多字線。儲存於耦接至選定字線之記憶體細 胞的電容器中之資料係藉由一感測放大器予以放大，然後 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) >41537 五、發明説明（。 再人儲存至其各別的儲存電容器。 於整個更新處理中，記憶體細胞所儲存之資料將 曰^而殘受損。為了連續保留該儲存資料，更新處理 必Λ、於％為更新周期的預定區間執行。 —=:无更新周期係由來自一外部處理器之更新需求指 ^孝斤周期時序係由一振盧器中所包含的一計數器加以 ，：該計數器產生具有除法比率之除信號，而該除法比 。係-的乘冪〈倍數，亦即，一時脈周期U，“，χ8， Xl6 ···，藉以除振盪器之時脈信號。 後更新周期藉由取決於一 DRAM細胞之特徵和一晶 片之架構，而選擇除信號之一加以決定。例如，假設更新 係以相料《器其時脈周期人的—更新周期8λ執行。如 果更新周期之長度必須根據DRAM細胞之特徵而增加，則 該更新周期將變成當一更新周期之長度必須增加 時，則僅可選擇8λ之倍數，因為其不可能選擇介於从與 16λ之間的—更新周期。 因此，期待一種更具彈性之更新控制電路。此一電路將 可細微控制更新周期中的變更，因而，於選擇更新周期 時，可選擇任何數目的一周期，亦即，χΐ，Wy , x4，…，而非一二的乘冪之倍數的一周期，亦即，振盪器 之時脈周期χ2，χ4，χ8，χΐ6，…。 發明概沭 為了解決以上問題，本發明的一目標為：提供一種計數 器電路，可用以控制相對於一時脈信號之除法比率，以及

A7 B7 更斤乙制電路，用以藉由使用該計數器電路而控制更新 周期中的一改變。 本發明的p 一目標為：提供此一更新控制電路的一更新 方法。 、 為了芫成第一目標，提供一計數器電路，用以接 收=時脈信號，以及產生一計數器信號，其中該計數器信 \ /、有相對於該時脈信號的一預定之除法比率。該計數器 電勺 匕吕一除法器，用來除該時脈信號並產生複數個除信 號q暫存器，用以選擇除法比率，以及一計數器信號產 生器’用以當除信號匹配之一與暫存器中所儲存的一除值 配時接收除信號及產生計數器信號。較佳者，該除值 指示該徐法比率。 較佳者，暫存器包含複數個保險絲，且該除法比率係藉 由偵測保險絲為開或關而決定。 计數器電路進一步可包含一計數器復置電路，用以抑制 忒除法器之作業，以及初始化該除法器之作業。 較佳者，除信號係對應於時脈信號之整數倍，且更佳 者’其係對應於時脈信號乘以二的倍數。 同時k供一更新控制電路，用以控制更新周期，進而用 以更新儲存於記憶體細胞中之資料。該更新控制電路包含 一更新計數器，用以藉由除一時脈信號而產生複數個頻率 除法信號，以響應供指導一更新作業的一更新信號，以及 一更新啟動信號產生器，用以根據儲存於一暫存器中之值 而產生一更新啟動信號，該更新啟動信號係對應於該更新 • 6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公着)

訂

541537 五、發明説明（

周期 更新啟動仏號產生器可進一步包含智左 質存器中所形成之複 數個保險絲，其係儲存於暫存器中之值葬 m精由偵測保險绦為 開或關而決定。 較佳者，更新啟動信號係於頻率除法信號等於儲存於暫 存器中之值時產生。' 較佳者，頻率除法信號係對應於時脈信號之整數倍，且 更佳者，其係對應於時脈信號乘以二的倍數。 更新電路可進-#&含一更新I置單&，用以抑制更新 計數器之作業，以及初始化更新計數器。 為了達成第二目標，提供一種方》去，用α更新儲存於記 憶體細胞中之資料。該方法包含：（勾產生一更新信號，用 以指導更新作業，（b)啟動一更新計數器，用以產生複數個 頻率除法信號，該等頻率除法信號具有相對於一時脈信號 之預定的除法比率，以響應該更新信號，（c)於頻率除法信 號等於儲存於一暫存器中之除值時產生一更新啟動信號， 以及（d)藉由產生一更新復置信號而初始化更新計數器，以 響應更新啟動信號，其中該更新復置信號具有一預定之脈 衝寬度。較佳者，該更新作業係藉由具有一更新周期的一 更新啟動信號加以執行，而該更新周期係步重覆驟⑷至 ⑷。 較佳者’儲存於暫存器中之除值係藉由偵測暫存器中複 數個保險絲的每一保險絲為開或關而決定。 根據本發明，有更廣種類之更新周期可用，因為更新周 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公釐) 541537 五、發明説明（一 期係藉由儲存於暫存器中之值而決定。 邏式之簡述 、藉由詳述-較佳具體實施例，並參照所附圖示，本發明 之上述目標及優點將可更加明白，其中·· 圖1展示根據本發明一較佳具體實施例的一更新控制電 路； 圖2展示圖1之更新計數器； 圖3展示圖丨之更新啟動信號產生器； 圖4展示圖丨之更新復置單元；以及 圖5係一時序圖，其中展示圖丨之更新控制電路的一作 業。 現在將參照、伴隨之圖示，而更完整描述本發明，其中展 ^本發月示範的具體實施例。於圖示中，不同圖示中相 同的參考數字代表相同元件。 本說明中，提供一 DRAM的一描述。此DRAM包含記 隐缸區塊，其係由複數個記憶體細胞以及一更新控制電路 所構成，孩等記憶體細胞係配置成列和欄。更新控制電路 決疋一更新周期，並執行一更新作業。 圖1展不根據本發明一較佳具體實施例的一更新控制電 路 參照圖1，一更新控制電路包括一更新計數器 20， ，、 更新啟動信號產生器30，以及一更新復置單元 50 〇 更新计數器20接收一區塊信號〇sc，其係由内建於一 :297公釐） 541537 9i. a.

DRAM的一振盪器（未顯示）所產生。然後 器2〇除該區塊信號0SC,以響應一更新信號卿 新信號指示一更新作業，並產生複數個除信號χ2:更 x8’W，和Χ32。較佳者，振盘器（未顯示）使用任何孰 知此項技藝人士均可輕易了解的1饋方法，而週期性產 生區塊㈣0SC。最後，本說明中將省略該振盧器其結構 和作業的一詳述。 時脈信號OSC同B寺可為從DRAM外㈣提供的一外部時 脈信號，而非由内建於DRAM的一振心（未顯示）提 供。除信號X2，X4，x8，xl6，和x32之數目亦可變化。 然而，為了易於解釋，於本發明之具體實施例中，將描述 使用五個除信號x2，χ4，χ8 , χΐ6，和χ32的一例子。 圖2詳細展示圖1之更新計數器2〇。參照圖2，更新計 數器20包括複數個除法器21，22，23，24，和2 5 ,用以 除辟脈信號osc，以響應一更新賦能信號ΕΝΑΒ ,該更新 賦能信號之產生係用以響應一更新復置信號RESET和一更 新信號REF。更新復置信號RESET係用以抑制或啟動更新 計數器20之作業。該更新賦能信號ENAB上昇至一邏輯高 位準，以響應一邏輯高更新復置信號RESET，供啟動更新 計數器20用，以及一邏輯高更新信號REF，供偵測更新作 業用。當更新賦能信號ENAB上昇至一邏輯高位準時，則 賦能複數個除法器21，22，23，24，和25之作業。 除法器21 ’ 22 ’ 23 ’ 24，和25各別包括一 1/2除法器 21 ’ 1/4除法器22，1/8除法器23，1/16除法器24，和 _ _9_ 本紙張尺度適用中國國家標準(CNS) Α4&(21()χ 297公爱） ~

W32除法器25。 田更新賦能㈣£議於邏輯冑位 1 法器21，部甚4 則啟動1/2除 並產生一 1/2頻率除法信號χ2， 號OSC之周期沾I 具周期係時脈信 " 翊的兩倍。1/2除法器21之作業如下。 :更新賦能信號ENAB於„邏輯高位準時，則啟動 「專迗問丁 以響應上昇時脈信號〇％之邊緣。此 透過一第一鎖定# 寺 貞疋器LATi和一罘一反向器INVi，將 邏輯高位準的_々々机 \了 甘 旱1即點Nb其邏輯位準傳送至一節點Na。此 夕’啟動-第二傳送閘tg2，以響應時脈信號〇sc之下降 邊緣造成郎點Νβ其邏輯位準下降至一邏輯低位準。此 時：關：第一傳送閘TG1，而且不將節點Νβ之邏輯低位準 傳送至節點Na。因此，節點NA於時脈信號〇SC之上昇邊 緣上昇至節點Νβ的邏輯高位準。然後，於時脈信號⑽ <下降邊緣將節點Nb之邏輯高位準反轉成邏輯低位準。 最後，1/2頻率除法信號x2透過一第二反向器INV2變成一 邏輯高位準。 同時節點NB之邏輯低位準傳送至第一傳送閘TGi。然 後，節點NA於時脈信號〇sC之上昇邊緣下降至一邏輯低 位準，而節點NB於時脈信號〇sc之下降邊緣上昇至一邏 輯高位準。該1/2頻率除法信號x2變成一邏輯低位準，而 且最後’實行該1/2頻率除法信號X2的一周期。如此作業 的一結果，1/2頻率除法信號χ2於時脈信號OSC的每一下 降邊緣重覆周期，因此，1/2頻率除法信號χ2的一周期等 於時脈信號OSC的2個周期。 -10- 本紙張尺度適用中國園家標準(CNS) Α4規格(210X297公釐) 541537 91 S. A7 B7 五、發明说明（8 ) 1/4除法器22係由更新賦能信號ENAB之邏輯高位準予 以啟動，並產生一 1/4頻率除法信號x4，其一周期等於 1/2頻率除法信號x2的2個周期。1/4除法器22之作業與 1/2除法器21之作業的不同處僅在於：i/2頻率除法信號 x2係作為一輸入，而非時脈信號〇sc。因此，將省略1/4 除法器2 2其作業的一描述。ι/4除法器22於ι/2頻率除法 信號x2的每一下降邊緣重覆周期，因此，ι/4頻率除法信 號X4之4個周期等於時脈信號〇sc的一周期。 1/8除法器23 ’ 1/16除法器24，和1/32除法器25以類 似於1/4除法器22其作業的一方式進行作業，差別僅在於 其輸入信號。因此，1/8除法器23，1/16除法器24，和 1/32除法器25其作業與丨/4除法器22間的唯一差別為其 周期長度’因此，將省略1/8除法器23，1/16除法器24， 和1/32除法器25其作業的一描述。 參照圖1，更新計數器20接收來自DRAM裡面，或者 DRAM外面的一振盪器（未顯示）之時脈信號〇sc。然 後，更新計數器20除時脈信號OSC，以響應供指導更新作 業之更新信號REF，並產生複數個頻率除法信號x2，x4 , x8，χ16，和x32。將該等複數個頻率除法信號X2，χ4 , x8，xl6，和x32輸入更新啟動信號產生器30，接著該更 新啟動信號產生器產生一更新啟動信號ACT，用以執行更 新作業。 圖3展示圖1之更新啟動信號產生器3 0。參照圖3，更 新啟動信號產生器30包括複數個暫存器31，32, 33,和 -11 - 本紙張尺度㈣中S 8家料(CNS) A4規格(210 X撕公^' — 裝 訂

541537 第089110261號專利申請案 中文說明書替換頁（92年3月） 五、發明説明（9 34’並產生具有一預定之更新周期的更新啟動信 以響應鍺存於暫存器3卜32, 33 化’ 存器和34之數目可變化二：雖然暫 為了易於解釋’將描述使用四個暫存：月中矛 34的一例子。 2 33，和 更新啟動仏號產生益3〇包括複數個暫存器Μ， 33,和34,複數個比較器41，42,43，和44,以及一閘 電路46。比較器仏❿仏和^將倚存於暫存器3】， 32, 33,和34中之值分別與頻率除法信號x2，X4，x8， xl6 ’和χ32相比較。閘46將比較器4ι，42，43，和料之 輸出值加以組合。 暫存器3卜32, 33,和34各具有一個別之保險絲（其 中1-1至4)，並根據個別保險絲Fs〖的一狀態，亦即保 險4是否切fe/f而操作，而儲存一預定值，根據個別保險絲 ?5〖的一狀態，亦即是否切斷保險絲，以響應一電力啟動 仏號Svcc。較佳者，於一電源供應電壓να到達例如5V 的一疋值電壓位準之前，該電力啟動信號Svcc係於一邏 輯低位準，而當電源供應電壓Vcc到達其定值電壓位準 時，則上昇至一邏輯高位準。 例如，假没儲存於第一至第四暫存器31，3 2，3 3，和 34中之值分別為，，〇，，，”厂，，，Γ，，和，，〇"，亦即，〇11〇，則 未切斷第一和第四暫存器31和34中之第一和第四保險絲 FS!和FS4，但切斷第二和第三暫存器和33中之保險 絲。 以下描述將一邏輯，，〇，，儲存於第一暫存器31中之作業。 12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

JJ 裝 訂 内 線 541537 年 jin Α7 Β7 五、發明説明（ 初始時’並未切斷第一保險絲FSi。於電力啟動的一初始 階段，於第一暫存器31中，一第三節點Nc上昇至一邏輯 而位準’以響應初始之電力啟動信號Svcc的邏輯低位準； 啟動一電晶體TNi，以響應第三節點Nc之邏輯高位準；而 且一節點ND下降至一邏輯低位準。然後，第三節點Ν〇之 邏輯低位準透過一第三反向器INV3產生一邏輯高位準，其 具有第一暫存器之值REGl。然後，第一暫存器之值REGi 的邏輯高位準透過一啟動·之電晶體TN2和一第二反向器 INV3而回饋。因而得以維護節點之邏輯低位準和第一 暫存器之值REG!的邏輯高位準。 同時’於電力啟動之較晚階段，第三節點Nc下降至一 邏輯低位準，以響應較晚之電力啟動信號Svcc的邏輯高位 準；然後，啟動一電晶體TPl，以響應第三節點Nc之邏輯 低位準；而且該節點Nd透過電晶體ΤΡι和第一保險絲 而上昇至一邏輯高位準。節點NDi邏輯高位準透過反向 器IN%產生第一暫存器之值REGi的一邏輯低位準。因 此，儲存於第一暫存器31的第一暫存器之值REGi為 丨丨0" 〇 以下描述將π 1 ”儲存於第二暫存器32中之作業。首先， 於提供電源供應電壓Vcc之前，切斷第二保險絲FS2。於 電力啟動之初始階段，節點Nc，係於邏輯高位準，節點Nd， 係於一邏輯低位準，而且第二暫存器之值REG2係於邏輯 高位準。於電力啟動之較晚階段，Nc，降至一邏輯低位準， 以響應較晚之電力啟動信號Svcc的邏輯高位準，並啟動電 -13 - 晶體ΤΡι·’ α響應節點Nc’之邏輯低位準。然$，由於第二 保險絲FS2S斷’電力供應電壓Vec並未連接至節點Nc,， 因而節點IV得以維持於其前面之邏輯低位準，亦即，其 邏輯位準係於電力啟動之初始階段。同時透過一啟動之電 晶體tn2,和反向n INv3,而維持第二暫存器之值則2的: 輯高位準。因此，儲存於第二暫存器32中的第二暫存器之 值 R£G2 為 ”Γ〇

由於將-”1”儲存於-第三暫存器33 t之作業與將一 V 儲存於-第二暫存H 32巾之作t相同，而且將_τ餘存 於一第四暫存器34中之作業與將一”〇”儲存於一第一暫存 器31中之作業相同’所以將省岭暫存器料料作業的 一描述。 主罘四暫存器31 , 32，33 因此，如以上所陳述 和34根據保險、絲FSj (其巾i=1至4)之狀態，亦即是否 切斷保險絲，而-同儲存第一至第四暫存器其删（其 中问至4)之值0110,以響應較晚的電力敌動信號^ 之邏輯高位準。 暫存器之值REGi (其中至4)赛 4J 了精由挺式暫存器組 (MDS)，取代第一至第四暫存器 h , h，和34中之保 險絲’而進行設定。MDS提供一媸 、

^ 機制，用以足制SDRAMS 之行為，並可輕易由熟知此項技藝人士實現。 值 REGi (其十 i=i 至 4) 輸入比較器41，42，43 ’和44，*八w t 並分別與頻率除法信號 ><2，><4’><8，><16’和><32相比較。較佳者，比較器 541537 第089110261號專利申請案 中文說明書替換頁（92年3月） A?

42，43,和44包括互斥或（011)閘Gi，G2, &，和G4。 田週期性產生之1/4頻率除法信號χ4的邏輯位準等於 第一暫存器之值REGi，亦即為”〇”時，第一比較器41產生 互斥或(OR)閘G!其輸出的一邏輯高位準，而於任何其他 時期期間則產生一邏輯低位準。當週期性產生之1/8頻率 除法信號x8的邏輯位準等於第二暫存器之值REG2,亦即 為1時，第二比較器42產生互斥或（〇R)閘&其輸出的 一邏輯鬲位準，而於任何其他時期期間則產生一邏輯低位 準*週期性產生之1/16頻率除法信號xl6的邏輯位準等 於第三暫存器之值REG3，亦即為τ時，第三比較器43產 生互斥或（OR)閘G3其輸出的一邏輯高位準，而於任何其 他時期期間則產生一邏輯低位準。當週期性產生之1/32 頻率除法信號x32的邏輯位準等於第四暫存器之值rEG4, 亦即為”0”時，第四比較器44產生互斥或（〇R)閘其輸出 的一邏輯高位準，而於任何其他時期期間則產生一邏輯低 位準。 互斥或（OR)閘Gi (其中i=i至4 )其輸出係輸入一閘電 路單兀46，並產生一更新啟動信號act，用以執行一更 新作業。於閘電路單元46中，當1/4頻率除法信號4等 於REGl ’亦即為”0”，1/8頻率除法信號8等於REG2，亦 即為1” ’ 1/16頻率除法信號16等於reG3，亦即為”1，，， 1/32頻率除法信號32等於reG4，亦即為時，則於比較 益41 ’ 42 ’ 43，和44其輸出中，4個輸入之NAND閘G5 其輸出係於一邏輯低位準。然後，4個輸入之Nand閘G5其輸 -15- 本紙張尺度適财a @家標準(CNS) μ規格(⑽χ 297公爱） 541537 |’VVW_i A7 B7 五、發明説明（13 ) 出的邏輯低位準透過一反向器inv4，產生更新啟動信號 ACT的一邏輯鬲位準。更新啟動信號ACT之邏輯高位準執 行更新作業。 相對地，當分別對應於暫存器31，32，33，和34之頻率 除法信號χ4，χ8，xl6，和x32不等於第一至第四暫存器 之值0110時’則閘電路單元46產生更新啟動信號ACT， 其為一邏輯低位準，而停止更新作業。

裝 轉回圖1，將更新啟動信號ACT輸入更新復置單元50， 並產生一更新復置信號REF，以復置更新計數器20。圖4 展示更新復置單元50。

參照圖4，更新復置單元50包括三個串列連接之反向器 INVA，、INVB，INVC，一非或（NOR)閘 G10 ,和一反向器 INV4。三個串列連接之反向器INVA，INVB，INVC接收更新 啟動信號ACT作為輸入。NOR閘G1g接收反向器INVC其輸 出和更新啟動信號ACT作為其輸入信號。反向器inV4接 收NOR閘G1()其輸出作為輸入，並產生更新復置信號 RESET。 當更新啟動信號ACT從一邏輯高位準異動成一邏輯低位 準時，更新啟動信號ACT之邏輯低位準直接連接至n〇R 閘G1()的一輸入，而反向器INVC其輸出之邏輯高位準連接 至· NOR閘G10之其他輸入。反向器INVC之邏輯高位準經過 三個反向器INVA，INVB，INVC，所以其將延遲。n〇R閘 Gio其輸出係於邏輯高位準，具有一脈衝寬度，且以更新 啟動信號ACT的邏輯低位準與反向器INVC的邏輯高位準 -16- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541537 气丨修—正/ 1補充 A7 B7 五、發明説明（14 ) 間之延遲時間予以定義。 更新復置信號RESET具有相同之脈衝寬度，並藉由經過 反向器ΙΝΫ4而變成一邏輯低位準。更新復置信號reset 之邏輯低位準輸入圖2的更新計數器20，並將更新職能信 號ENAB撒消成邏輯低位準。其停止除法器21，22，23， 24，和25之作業，然後初始化更新計數器20。 圖5係一時序圖，展示圖1更新控制電路之作業。參照 圖5，時脈信號〇SC其周期係來自振盪器（未顯示）之 λ，且輸入圖1的更新控制電路1〇。時脈信號〇sc係於更 新信號REF的一邏輯高位準以及更新復置信號RESET的一 邏輯高位準期間輸入，其中該更新信號REF係用以指導更 新作業。然後，啟動更新計數器20中之複數個除法器 21，22，23，24，和25，並產生頻率除法信號χ2，χ4， χ8，χ16，和χ32。然後，當分別對應於暫存器31，32， 33 ’和34之頻率除法信號χ2，χ4，χ8，χ16，和χ32等於 所儲存的暫存器之值，亦即此例子中的〇i 10時，則將更 新啟動信號ACT產生為一邏輯高位準。 其次，當發生更新啟動信號ACT從邏輯高位準異動至一 邏輯低位準之時，則將更新復置信號產生為一邏輯低位 準’且其具有一預定之脈衝寬度。更新復置信號RESET之 邏輯低位準停止圖2的除法器21，22，23 , 24 ,和2 5其 作業，並初始化圖2之更新計數器20。 於圖1之更新控制電路1 〇中，連續啟動圖2更新計數 器20中的複數個除法器21，22，23，24，和25，並產生頻 _ - 17- I纸張尺度適财a @家鮮(CNS) A4規格(2齡挪公董)---- 五、發明説明（15 率除法信號χ2，χ4，χ8， 暫存器m,33,和34 _；和x32°當分別對應於圖3 和χ32菩“ 《頻率除法信號x4，x8，xl6， ^32寺於所鍺存的暫存器之值，亦即 時，則將W«似產生為_邏料㈣W 〇U〇 於本揭露之具體實施例中’藉由重覆執行以上作業，更 新啟動信號ACT具有相對於時脈信號⑽其 ⑽周期’其中數字14係對應於賴存之值咖。更新敬 動#號ACT其周期時間之取得如下。 所不（例子中，儲存之值011〇係分別與頻率除法信號 x4，χ8，χ16 ’和x32相比較，其中χ2頻率除法信號視為 内定。因此’暫存器之值實際代表一五位數之二元數字的 前四位教’其中最後一位數係，，，亦即，"〇ιι〇•，實際對應 於"01100”，或者-值12λ。然後加至ACT信號之宽度亦 即較佳具體實施例中之2λ，以獲得周期時間14λ。然而， 由於相等之暫存器之值其範圍可從”00000，，至Π111丨0"，亦即 0至30，所以最後周期的時間為2λ至3〇λ。 於替代之具體實施例中，一第五暫存器可用以對應於χ2 頻率除法信號，且較佳者，將ACT信號之寬度設定成 1λ。於此情況下，所解釋之暫存器之值其範圍可從,，〇〇〇〇〇” 至”mu”，亦即0至31，所以最後周期的時間為^至 32λ。 因此，更新啟動信號ACT係根據儲存於暫存器3132， 33，和34中之值’而設定成16個周期之一，亦即2λ， 4λ，6λ，…，和32λ之一。於本發明的具體實施例中，描 -18- 本紙强:<度適用中國國家標準(CNS) Α4規格(210 X 297公爱） 五、發明説明（ 16 ) 述存在暫存器3卜32,33,和34的—例子。然而，如 用五個暫存器，則暫存器啟動信號ACT將可設定成32 周期之一，亦即m...，和32λ之一。 個 因此，本發明可允許根據諸存於本發明其暫存 值’而選擇各種更新周期·· U，2m，…’和32λ。： 者，本發明使用頻率除法信號Χ2，Χ4，χ8，χ16，和χ32 其係藉由將時脈周期λ乘以二的乘冪而產生，並於傳統技 術中作為更新周期。因此’可能得以控制更新周期。 以上描述本發明用以控制更新啟動信號之更新周期的— :予忑例子係用以設定一計數器電路中之更新作業的— 疋之更新周期，該計數器電路具有一計數器信號，其具 預足除法比率’且該特定之更新周期係相對於所接收 來自外面㈣脈信號之周期。從以上之描述和例子可明 白除法比率可根據儲存於一暫存器中之值加以控制，該 值係内建於計數器電路中。 " 雖然本發明特別參照其較佳具體實施例加以展示及描 :’但熟知此項技藝人士將可了解：於不偏離附加之申請 圍所定義的本發明之猜神和範圍下，於形式及細節 上可進行各種改變。 立Α符號說明 10 更新控制電路 20 更新計數器 21’22,23,24,25 除法器 3〇 更新啟動信號產生器 19- 本紙張尺度適财®國篆標準(CNS)域格(_21QX297_ 541537

A7 B7 五、發明説明（17 ) 31，32,33,34 暫存器 41，42,43,44 比較器 46 閘電路 50 更新重置單元 -20-本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1. 一種計數器電1一’..ifl審f 一時脈信號並產生一計數 器t號，该5f數器彳S號具有相對於該時脈信號的一預 定之除法比率，該計數器電路包含： 一除法器，用以除該時脈信號，並產生複數個除信 號； 一暫存器，用以選擇該除法比率；以及

   计數器信號產生器’用以接收該除信號，並於除 信號之一與儲存於該暫存器中的一除值相匹配時，產 生計數器信號， 其中該除值指示除法比率。 2·如申請專利範圍第1項之計數器電路，其中該暫存器 包含複數個保險絲，且該除法比率係藉由偵測該等保 險絲為開或關而決定。 3·如申請專利範圍第1項之計數器電路，其中該計數器 乾路進一步包含一計數器復置電路，用以抑制該除法 器之作業，及初始化該除法器之作業。 4· 一種更新控制電路，用以控制更新周期，而得以更新 儲存於記憶體細胞中之資料，該更新控制電路包含·· 一更新計數器，用以藉由除一時脈信號而產生複數 個頻率除法信號，以響應供指導一更新作業的一更新 仏號，以及 一更新啟動信號產生器，用以根據儲存於一暫存器 中之值，而產生一更新啟動信號，其中該更新啟動信 號係對應於該更新周期。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 541537 年月 申請專利範圍 5.如申請專利範圍第4項之 mm… 更新技制楚路，其中該更新 啟動仏號產生器進一步舍本射. g σ暫存器中所形成的複數個 保險絲，儲存於暫存器中成々複數 二值你猎由偵測該等保險絲 為開或關而決定。 6·如申請專利範圍第4項之#新枘 /、足更新控制電路，其中該更新 啟動信號係於頻率除法信號等於儲存於暫存器中之值 時產生。 7. 如申請專利㈣第4項之更新_電路 於暫存器中之值係藉由-模式暫存器組_s)而中^存 8. 如申請專利範圍第4項之更新控制電路，其中該更新 電路進-步包含一更新復置單元，用以抑制該更新計 數器之作業，及初始化該更新計數器。 9. 一種用以更新資料之方法，其中該資料係儲存於記憶 體細胞中，該方法包含： (a) 產生一更新信號，用以指導更新作業； 有 (b) 啟動一更新計數器，用以產生複數個頻率除法信 號’以響應該更新信號，其中該等頻率除法信號具 相對於一時脈信號之預定的除法比率； 值 (c) 於頻率除法信號等於儲存於一暫存器中之除 時，產生一更新啟動信號；以及 (d) 藉由產生一更新復置信號，而初始化該更新計數 器，以響應該更新啟動信號，其中該更新復置信號具 有一預定之脈衝寬度， 而 其中該更新作業係藉由一更新啟動信號而執行， -22- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 541537 六

   其係重覆步驟（a)至 其中該儲存於暫存器 複數個保險絲個別為 該更新啟動信號具有一更新周期 ⑷。 10·如申請專利範圍第9項之方法， 中之除值係藉由偵測暫存器中的 開或關而決定。 11·如申請專利範圍第 中之除值係藉由一 9、頁之方法，其中該儲存於暫存器 模式暫存器組（MDS)而設定。 -23-