CN1271212A - 利用延迟锁定环的延迟元件 - Google Patents

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Abstract

本发明的延迟锁定环(100)包括延迟线(112),用来按照控制信号(P)、通过该延迟线提供延迟,延迟线跨接在输入节点(108)和输出节点(B)之间。延迟元件(110)连接到输入节点,延迟元件用来向来自输入节点的输入信号(CKin)提供预定的延迟,以便提供延迟后的输入信号。相位比较器(114)连接到输出节点和延迟元件,用来比较输出信号(CKout)和输入信号之间的相位差以及向延迟线输出控制信号,使得延迟线向跨接在输入和输出节点的延迟线提供预定的延迟值。

Description

利用延迟锁定环的延迟元件
本发明涉及延迟电路，更具体地说，涉及利用延迟锁定环来产生用于匹配其它电路中的延迟的数字指针的延迟元件。
延迟锁定环(DLL)用于把周期性的输入信号与输出信号进行比较。用这种方法可以把信号之间的相位差调整到接近零。参考图1，图中示出传统的DLL 10。输入信号CKin输入到延迟线12和相位比较器14。利用相位比较器14把输出信号CKout与输入信号CKin进行比较。相位比较器14调整或调节延迟线12，以便在输入信号和输出信号之间形成零相位差。当输入信号CKin和输出信号CKout之间的延迟达到时钟周期T或者其倍数(kT，其中k是自然数)时，延迟线12处在稳定状态。例如，DLL 10可以用来使指定的集成电路上的输入时钟与输出时钟同步。
参考图2，图中示出DLL的应用。DLL 20包括由接收机22引入的和由驱动器24引入的延迟。这些延迟由延迟元件26进行补偿。延迟元件26在反馈回路中提供延迟补偿
Figure A0010695000061
，其中，
Figure A0010695000062
＝R+D。R是由接收机22引入的延迟，而D是由驱动器24引入的延迟。当分别用CKin和CKout表示的输入和输出时钟的相位差成为2kT时，即，当输入和输出信号之间的延迟等于时钟周期的倍数，即kT时，输入和输出时钟同步。于是，相位比较器14检测到其两个输入信号26和27之间的无相位差。与输入时钟(CKin)相比较，输入信号26具有延迟R。与输入时钟(CKin)相比较，输入信号27具有延迟kT+R，其中T是时钟周期。就图2所显示和描述的而论，调整延迟线控制信号(指针)30，直至输入信号26和27同步为止。
现在参考图3，图中说明DLL的更专门的应用。电路40用来使输出数据流DQout同步。利用DLLCLK信号将输出数据DQ锁存在D型触发器(DFF)中。所述延迟是接收机延迟R、驱动器延迟D和由触发器DFF引入的延迟的总和。
参考图4，利用DLL将时钟频率乘2，可以使图3的电路40适合于提供双倍数据速率输出。如上所述，DLL系统50产生具有双倍输入时钟频率的时钟信号，使得输出数据(DQout)与输入时钟(CKin)同相。为了实现这一点，从输入时钟信号CKin衍生出两个时钟信号。第一衍生信号具有kT-D的延迟，其中D是“或”门52、触发器DFF和输出驱动器24的延迟的总和。第二衍生时钟信号具有(3kT/2)-D的延迟。第一和第二衍生时钟信号两者都输入到“或”门52。对于第二衍生信号，使用第二延迟线54，后者受控于来自相位比较器14的指针P/2(具有控制延迟线12的指针P的值的一半)。引入延迟元件57，以便向输入信号53提供延迟。在这种情况下，DLL是数字式的，这意味着可以通过丢弃(dropping)最低有效位(LSB)来将指针P除以2。这确保了由延迟线54引入的延迟是由延迟线12引入的延迟的一半。
由延迟线12引入的延迟是kT-D-R。由延迟线54引入的延迟是(kT-D-R)/2。因此，在“或”门52的输入端53输入的信号的延迟是(kT-D)+(kT-D-R)/2+(R+D)/2＝(3kT/2)-D。这确保在输入端53上产生具有相对于输入端55上的第一时钟的180°相移的第二时钟。
与DLL系统50有关的问题是：使延迟元件跟踪接收机和驱动电路的所有操作和温度变化是困难的。同样，产生跟踪这种延迟的一半的电路以便双倍数据速率甚至更加困难。
因此，存在对于包含延迟锁定环的延迟元件的需求，所述延迟锁定环提供对于在电路中引入的延迟的更好的跟踪。还存在对于提供对半延迟时钟信号的延迟锁定环电路的需求。
根据本发明，延迟锁定环包括一种延迟线，后者用来按照控制信号、通过该延迟线提供延迟，所述延迟线跨接在输入节点和输出节点之间。延迟元件连接到所述输入节点，所述延迟元件用来向来自所述输入节点的的输入信号提供预定的延迟，以便提供延迟后的输入信号。相位比较器连接到输出节点和延迟元件，用来比较输出信号和延迟的输入信号之间的相位差，并且用来向延迟线输出控制信号，使得所述延迟线向跨接在所述输入和输出节点的延迟线提供预定的延迟值。
在各替代的实施例中，控制信号最好是数字信号。可以把所述控制信号发送到其它电路。可以对所述控制信号进行算术处理，以便提供能够向其它延迟线提供正比于控制信号的延迟的变更后的控制信号。所述延迟线可以包括受控于所述控制信号的晶体管。输入信号最好是时钟信号。延迟锁定环可以包括用于存储的寄存器，以便存储所述控制信号。
另一个延迟锁定环电路包括用以接收延迟后的输入信号的输入节点。第一延迟锁定环的第一延迟线连接在输入节点和第一节点之间。第一延迟元件连接到所述第一节点，并且连接到第一相位比较器，所述第一相位比较器用以提供调整所述第一延迟线的延迟的第一控制信号。所述第一延迟元件包括第二延迟锁定环，后者进一步包括用来根据第二控制信号通过所述第二延迟线提供延迟的第二延迟线。
所述第二延迟线连接到所述第一相位比较器和所述第一节点。所述第二延迟锁定环还包括连接到所述输入节点的第二延迟元件。所述第二延迟元件向来自所述第一节点的第一节点信号提供预定的延迟值，以便提供延迟后的第一节点信号。第二相位比较器连接到所述第一相位比较器和所述第二延迟元件，用来比较来自所述第二延迟线的输出信号和所述延迟后的第一节点信号之间的相位差。所述第二相位比较器向所述第二延迟线输出所述第二控制信号，使得所述第二延迟线输出预定的延迟值，并且通过所述第一延迟线补偿所述输入节点和所述第一节点之间的延迟。
在各替代的实施例中，所述第二控制信号最好是数字信号。所述延迟锁定环电路可以包括连接到所述第一节点的第三延迟线，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟值的物理变化。所述延迟锁定环电路还可以包括“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟速率不同于所述第一输入信号。在一个实施例中，所述用算术方法变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的延迟的一半。所述延迟锁定环可以包括寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。所述第二延迟元件可以包括无源元件，后者模拟所述延迟锁定环之前和之后的电路延迟。
此外，还描述了根据本发明的时钟电路，后者尤其包括连接到所述第一节点的第三延迟线，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟值的物理变化。还包含一种“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟速率不同于所述第一输入信号。还包含一种触发器，后者由所述时钟速率启动，以便允许数据通过所述触发器传输到驱动器。
在所述时钟电路的各替代的实施例中，可以包括寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。所述第二控制信号最好是数字信号。在一个实施例中，所述算术变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的和的延迟的一半，从所述“或”门输出的时钟大体上等于在所述输入节点输入的时钟的两倍。所述第二延迟元件可以包括无源元件，后者模拟所述接收机、所述“或”门、所述触发器和所述驱动器的电路延迟。
联系附图阅读以下对本发明的说明性的实施例的详细描述，本发明的这些和其它目的、特征和优点将变得更加清楚。
下面将参考附图详细描述本发明的最佳实施例，附图中：
图1是先有技术延迟锁定环的示意图；
图2是具有代表由电路元件引入的延迟的延迟元件的先有技术延迟锁定环的示意图；
图3是用来向触发器提供锁存数据用的时钟信号的先有技术延迟锁定环的示意图；
图4是用来向触发器提供锁存数据用的双倍时钟信号的先有技术延迟锁定环电路的示意图；
图5是根据本发明的产生指针用的延迟锁定环的示意图；
图6是本发明的第一实施例的示意图，示出代替图4中所示的延迟元件的延迟线；
图7是本发明的另一实施例的示意图，示出图6的组合的延迟线和指针；
图8是本发明的另一实施例的示意图，示出代替图7中所示的延迟元件的延迟线，所述延迟线受控于
Figure A0010695000101
图9是本发明的另一实施例的示意图，示出被图5的延迟锁定环代替的延迟元件；以及
图10是更详细地显示根据本发明的图5的延迟锁定环的示意图。
本发明涉及延迟电路，更具体地说，涉及利用延迟锁定环来产生提供匹配的延迟的数字指针的延迟元件。本发明在所述同一电路的其它部分中以及在其它电路中使用数字指针，以便提供用来在所述电路中引入适当的延迟的控制信号。本发明提供对应于延迟
Figure A0010695000102
的指针，以便利用该指针来控制延迟线、产生预定的延迟
Figure A0010695000103
。此外，利用所述指针来控制延迟元件，使它在所有过程和温度变化范围内具有第一延迟元件的准确的一半值。
下面在具体细节方面参考各附图，其中，若干视图范围内，相同的标号标识类似或相同的元件，而首先参考图5，图中示出根据本发明的延迟锁定环(DLL)100。输入信号CKin输入到延迟线112和延迟元件110。在输入线108和相位比较器114之间提供延迟元件110是有利的。相位比较器114包括一种电路，例如逻辑电路，后者分析节点A和B以便比较它们。利用相位比较器114将输出信号CKout与输入信号CKin进行比较。相位比较器114设定或调整延迟线112，以便在输入和输出信号之间提供零相位差。为了实现这一点，把延迟线112的延迟增加到大体上等于
Figure A0010695000111
，以便使节点A和B之间的延迟同步。当输入信号CKin和输出信号CKout之间延迟大体上达到
Figure A0010695000112
时，延迟线112处在稳定状态。如图5中所示，相位比较器114产生用来控制延迟线112、使得延迟线112提供预定的延迟
Figure A0010695000113
的指针
Figure A0010695000114
。用这种方法，可以在电路的各个不同部分使用指针 来产生预定的延迟。本发明的这一方面不需要预定的硬件，诸如校准延迟元件，后者包含用于特定元件或元件组的延迟。在另一些实施例中，可以改变指针以便在所述电路的两端提供不同的延迟。例如，指针 提供
Figure A0010695000117
的延迟，而指针/2产生
Figure A0010695000119
/2的延迟。
可以在集成电路芯片的各个不同区域使用延迟锁定环100。在最佳实施例中，
Figure A00106950001110
是数字信号。这样，可以把
Figure A00106950001111
发送到芯片的各个不同的区域，以便调整或设置不同延迟线等的延迟。下面将通过非限制性的例子更详细地描述本发明。
参考图6，在本发明的一个实例中，图4电路的延迟元件57被延迟线120代替。可以使用DLL电路，例如DLL 100(图5)来提供指针
Figure A00106950001112
。延迟线120接收指针
Figure A00106950001113
/2，其中，
Figure A00106950001114
是R+D，R代表由接收机122引入的延迟，而D是由驱动器124、D型触发器DFF和“或”门126引入的延迟。图5中所示的电路可以用来提供指针 ，以便在延迟线中提供延迟
Figure A00106950001116
。在一个实施例中，指针
Figure A00106950001117
是数字信号。可以通过丢弃(dropping off) 的最低有效位而获得 /2来提供
Figure A0010695000123
/2的延迟。 /2用来控制延迟线120，以便在其中提供等于 /2的延迟。延迟线120提供这样的延迟元件是有利的，即，该延迟元件跟踪一种延迟元件(图5的延迟线112)的延迟，例如，经过所有变化和温度范围，始终具有
Figure A0010695000126
的延迟，如图5中所示。换言之，延迟线120将是
Figure A0010695000127
延迟的一半。利用延迟线121来提供延迟线123的延迟的一半。延迟线123受控于由相位比较器114产生的指针P。延迟线121受控于可以通过除以2而用算术方法提供的P/2。
参考图7，图中示出本发明的另一个实施例。可以使用组合的延迟线132来提供适当的延迟。根据本发明，可以通过提供适当尺寸的延迟线并且利用指针信号的总和来控制所述延迟线而将两条或更多条延迟线组合。这可以通过以下方法来实现：对所述各信号进行逻辑组合、例如相加，以便提供控制延迟线132的组合指针信号。将延迟线120和121(图6)组合，于是产生用来控制延迟线132的等于P/2+
Figure A0010695000128
/2的指针信号。P/2是产生延迟线112的由相位比较器114提供的延迟的一半的指针。到达“或”门的输入信号150和152分别被延迟(3kT/2)-D和kT-D。但是，根据本发明，如上所述，对所述延迟进行温度和其它变化的补偿。有益的是，本发明通过实施图5的DLL 100而提供更加稳定的延迟和半延迟跟踪。图5的DLL 100产生提供各延迟线需要的精确的延迟值的指针。由于来自相位比较器的指针用于多个位置并且最好是数字式的，所以，所述延迟和半延迟被自动地被补偿，从而提供更好的时钟信号和真实的双时钟速率。
参考图8，图中示出本发明的最佳实施例。用延迟线156代替延迟元件130。延迟线156接收指针
Figure A0010695000129
。根据本发明，可以从集成电路的其它区域接收
Figure A00106950001210
，在所述区域，按照图5产生
Figure A00106950001211
最好是数字式的，以便可以容易地进行算术运算。例如，进行除以2的运算以便产生用于延迟线132的
Figure A00106950001213
/2。可以执行包括乘法、加法和减法的其它算术运算，以便改变
Figure A00106950001214
参考图9，图中示出本发明的另一个最佳实施例。图9示出图8的具有和图5中的一样的
Figure A0010695000131
指针产生电路的电路。如上所述，相位比较器160比较节点E和F上的延迟，以便向延迟线156提供指针或控制信号。延迟元件162提供R+D＝ 的延迟，其中R和D是以上所描述的。如以上参考图5所描述的，根据本发明，这产生
Figure A0010695000133
。有益的是，本发明提供用于延迟元件的延迟锁定环164。
参考图10，图中示出DLL 100的示范性的实例。DLL 100包括延迟线112，后者包含一个或多个倒相器113。倒相器113连接在DLL 100的输入端和输出端之间。最好通过受控于数字式指针
Figure A0010695000134
的多个多路复用器115来激励倒相器113。指针 用来激励预定数目的倒相器113，以便改变延迟线112中的延迟。延迟元件110可以包括无源元件，例如，连接成提供等于所需要的延迟的RC时间常数( )的电容和电阻。在最佳实施例中，延迟元件包括倒相器。在所述输入端和相位比较器114之间提供延迟元件110是有利的。相位比较器114包括诸如逻辑电路的电路，以便将通过延迟元件110的来自输入端的信号和输出信号进行比较，以便根据被比较信号之间的不同调整指针信号
Figure A0010695000137
。可以把
Figure A0010695000138
输入到寄存器，或者通过逻辑电路111输入，以便如上所述执行算术运算。
至此，已经通过关于存储器芯片用的集成电路的实例描述的了本发明。但是，本发明不限于此，而是可以用于处理器芯片、嵌入式动态随机存取存储器(DRAMs)、专用集成电路(ASICs)或者需要延迟补偿或跟踪的其它电路。
已经描述了关于利用延迟锁定环的新颖的延迟元件(它们是说明性的而非限制性的)，应当指出，本专业的技术人员可以根据以上的讲授进行各种修改和变化。因此，显然，可以在由后附的权利要求书概述的本发明的精神和范围内，对所公开的本发明的特定实施例进行各种更改。在按照专利法的要求详细并且具体地描述了本发明之后，在后附的权利要求书中陈述了要求的专利权以及需要用专利权保护的内容。

Claims (19)

1.一种延迟锁定环，它包括：
延迟线，用来按照控制信号、通过该延迟线提供延迟，所述延迟线跨接在输入节点和输出节点之间；
延迟元件，它连接到所述输入节点，所述延迟元件用来向来自所述输入节点的输入信号提供预定的延迟值，以便提供延迟后的输入信号；以及
相位比较器，它连接到所述输出节点和所述延迟元件，用来比较输出信号和所述延迟输入信号之间的相位差，并且用来向延迟线输出控制信号，使得所述延迟线向跨接在所述输入和输出节点之间的所述延迟线提供所述预定的延迟值。
2.权利要求1中所述的延迟锁定环，其特征在于：所述控制信号是数字信号。
3.权利要求1中所述的延迟锁定环，其特征在于：把所述控制信号发送到其它电路。
4.权利要求3中所述的延迟锁定环，其特征在于：对所述控制信号进行算术处理，以便提供能够向其它延迟线提供正比于所述控制信号的延迟的变更后的控制信号。
5.权利要求1中所述的延迟锁定环，其特征在于：所述延迟线包括受控于所述控制信号的晶体管。
6.权利要求1中所述的延迟锁定环，其特征在于：所述输入信号是时钟信号。
7.权利要求1中所述的延迟锁定环，其特征在于还包括用于存储的寄存器，以便存储所述控制信号。
8.一种延迟锁定环电路，它包括；
用以接收延迟后的输入信号的输入节点；
第一延迟锁定环，其第一延迟线连接在所述输入节点并且连接到第一节点；
第一延迟元件，它连接到所述第一节点，并且连接到第一相位比较器，所述第一相位比较器用以提供调整所述第一延迟线的延迟的第一控制信号；
所述第一延迟元件包括第二延迟锁定环，后者进一步包括：
第二延迟线，用来根据第二控制信号通过该第二延迟线提供延迟；所述延迟线连接到所述第一相位比较器和所述第一节点；
第二延迟元件，它连接到所述输入节点，所述第二延迟元件向来自所述第一节点的第一节点信号提供预定的延迟值，以便提供延迟后的第一节点信号；以及
第二相位比较器，它连接到所述第一相位比较器和所述第二延迟元件，用来比较来自所述第二延迟线的输出信号和所述延迟后的第一节点信号之间的相位差，所述第二相位比较器向所述第二延迟线输出所述第二控制信号，使得所述第二延迟线输出预定的延迟值，并且通过所述第一延迟线补偿所述输入节点和所述第一节点之间的延迟。
9.权利要求8中所述的延迟锁定环电路，其特征在于：所述第二控制信号是数字信号。
10.权利要求8中所述的延迟锁定环电路，其特征在于还包括：
第三延迟线，它连接到所述第一节点，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟值的物理变化。
11.权利要求10中所述的延迟锁定环电路，其特征在于还包括：
“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟不同于所述第一输入信号。
12.权利要求10中所述的延迟锁定环电路，其特征在于：所述用算术方法变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的和的延迟的一半。
13.权利要求8中所述的延迟锁定环电路，其特征在于还包括：
寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。
14.权利要求8中所述的延迟锁定环电路，其特征在于：所述第二延迟元件包括无源元件，后者模拟所述延迟锁定环之前和之后的电路延迟。
15.一种时钟电路，它包括：
输入节点，用以接收来自接收机的延迟后的输入信号；
第一延迟锁定环，其第一延迟线连接在所述输入节点并且连接到第一节点；
第一延迟元件，它连接到所述第一节点，并且连接到第一相位比较器，所述第一相位比较器用以提供调整所述第一延迟线的延迟的第一控制信号，所述第一相位比较器连接到所述输入节点；
所述第一延迟元件包括第二延迟锁定环，后者进一步包括：
第二延迟线，用来根据第二控制信号通过该第二延迟线提供延迟，所述延迟线连接到所述第一相位比较器和所述第一节点；
第二延迟元件，它连接到所述输入节点，所述第二延迟元件向来自所述第一节点的第一节点信号提供预定的延迟值，以便提供延迟后的第一节点信号；
第二相位比较器，它连接到所述第一相位比较器和所述第二延迟元件，用来比较来自所述第二延迟线的输出信号和所述延迟后的第一节点信号之间的相位差，所述第二相位比较器用来向所述第二延迟线输出所述第二控制信号，使得所述第二延迟线输出预定的延迟值、并且通过所述第一延迟线补偿所述输入节点和所述第一节点之间的延迟；以及
第三延迟线，它连接到所述第一节点，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟的物理变化；
“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟不同于所述第一输入信号；以及
触发器，后者由所述时钟启动，以便允许数据通过所述触发器传输到驱动器。
16.权利要求15中所述的时钟电路，其特征在于还包括：
寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。
17.权利要求15中所述的时钟电路，其特征在于：所述第二控制信号是数字信号。
18.权利要求15中所述的时钟电路，其特征在于：所述用算术方法变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的和的延迟的一半，从所述“或”门输出的时钟大体上等于在所述输入节点输入的时钟的两倍。
19.权利要求15中所述的时钟电路，其特征在于：所述第二延迟元件可以包括无源元件，后者模拟所述接收机、所述“或”门、所述触发器和所述驱动器的电路延迟。
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