JP2014192588A - クロック位相補間回路およびデータ送受信回路 - Google Patents
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Abstract
【解決手段】位相の異なる複数の動作クロックCLK_0,CLK_90,CLK_180,CLK_270から、位相補間した補間クロックPL_CLK,PL_CLKXを生成する位相補間回路であって、内部に帯域調整要素15A,15B,16A,16Bを有し、帯域調整要素の設定値を変化させることにより帯域調整可能な位相補間処理回路と、補間クロックの基準クロックPLL_CLKに対する遷移状態を検出し、検出した遷移状態に基づいて、帯域調整要素の設定値を制御する制御回路20と、を有するクロック位相補間回路。
【選択図】図3
Description
固定負荷にて線形性の改善を行う場合、PVT(Process, Voltage, Temperature)依存により帯域が狭くなるケースに合わせて固定負荷を付加している。この場合、PVT依存の帯域が広いケースでは、固定負荷が十分ではなく、線形性が劣化してしまう。つまり、PVT変動により線形性が劣化する。そこで、PIの動作帯域を狭帯域化するが、狭帯域化に伴い、PI内部ノードのクロック振幅が小さくなり、動作不良が発生する。このため、安易に狭帯域化を図れば良い訳ではなく、PVT変動に応じて、適切な帯域に設定する必要がある。
図1は、一般的なクロック位相補間回路(PI)の構成例および動作タイムチャートを示す図であり、(A)が回路図を、(B)が入力クロックと出力クロックの動作タイムチャートである。
図2の(A)に示すPIは、図1の(A)に示したPIにおいて、ミキサ11の出力に可変容量16Aおよび16Bを付加すると共に、クロック入力バッファを帯域調整可能なバッファ15Aおよび15Bとしている。
第1実施形態のPIは、帯域調整可能なクロック入力バッファ15Aおよび15Bと、ミキサと、DAC12と、出力バッファ14と、可変容量16Aおよび16Bと、出力整形回路と、線形制御回路20と、分周器21と、を有する。
出力整形回路は、出力バッファ14の差動出力を入力とするバッファ(インバータ)17Aおよび17Bと、その出力を入力とするバッファ19Aおよび19Bと、を有する。出力整形回路は、さらに、バッファ17Aと19Aのノードとバッファ17Bと19Bのノードを接続する2個のインバータ18Aおよび18Bを有する。出力整形回路は、インバータ18Aおよび18Bにより、差動クロック信号について、一方の立ち上がりエッジと、他方の立ち下がりエッジの遷移タイミングを合わせる。出力整形回路については広く知られているので説明は省略する。
線形制御回路20は、シーケンサ(Sequencer)30と、2個のクロック遷移検出器(CTD: Clock Transition Detector)31Aおよび31Bと、遅延回路(τ)32と、ORゲート33と、帯域調整コード保持部34と、を有する。CTD31AおよびCTD31Bは、同じ回路構成を有するが、CTD31Aは、PI_DIV_CLKがそのまま入力されるのに対して、CTD31Bは、遅延回路32で遅延されたPI_DIV_CLKが入力されることが異なる。CTD31AおよびCTD31Bの回路構成は図示の通りである。以下、線形制御回路20の動作を説明する。
CTD31Aは、PI_DIV_CLKがPLL_CLKの立ち上がりエッジ毎に"1010"と変化していることを確認し、CTD31Bは、τだけ遅延されたCLKがPLL_CLKの立ち上がりエッジ毎に"1010"と変化していることを確認する。具体的には、CTD31Aおよび31Bは、設定された一定期間、PLL_CLKの立ち上がりエッジでラッチしたPI_DIV_CLKおよびCLKの値が交互に遷移しているか検出する。そして、一定期間の遷移数をカウントし、カウント値が設定値MAX_COUNTよりも大きい場合、正しくPI出力クロックが分周され、適切な遷移が存在すると判定する。
ステップS12では、分周器21を起動し、PI分周クロックであるPI_DIV_CLKおよびCLKが生成される状態になる。
ステップS14では、PI_DIV_CLKまたはCLKがPLL_CLKの立ち上がりエッジ毎に"1010"と変化しているかを確認する。図8の左側は、この状態を示しており、遷移数のカウント値"COUNT"が順次増加する。
ステップS19では、分周器21の動作を停止する。分周器21は、高速で動作するため消費電力が大きいので、使用しない場合には動作を停止することが望ましい。
第2実施形態の通信システムを形成する送受信装置50Aおよび50Bは、第1実施形態のPIを搭載している。送受信装置50Aは、マスタ側の送受信装置であり、PLL回路51と、クロック送信回路52と、データ送信回路53と、クロック位相補間回路54と、データ受信回路55と、を有する。送受信装置50Bは、スレーブ側の送受信装置であり、クロック受信回路56と、PLL回路57と、クロック位相補間回路58と、データ受信回路59と、データ送信回路60と、を有する。
クロック位相補間回路58は、第1実施形態のPI回路であり、送信クロックと同じ周波数、または、それを逓倍した周波数の4相クロックに基づいて、補間クロックを生成すると共に、基準クロックPLL_CLKに基づいて随時帯域調整を行う。補間クロックを生成するためのPIコードは、公知のデータ信号の最適位相を検出する図示していないクロック位相検出回路により生成され、クロック位相補間回路58に供給される。
以上のように、第2実施形態の通信システムでは、PLL回路57は、送信クロックと同じ周波数、または、それを逓倍した周波数の受信クロックの生成までは行うが、実際に受信するための受信クロックの位相調整までは行わず、位相調整はクロック位相補間回路58が行う。
第2実施形態の通信システムは、データ通信経路が1つであったが、マルチチャネルでもよく、その場合には、送信側には複数のデータ送信回路を設け、受信側にはクロック位相補間回路(PI)とデータ受信回路の組を複数組設ける。この場合、チャネルごとにPLL回路を設けるのに比べて、回路規模を小さくできる。
11A−11D ベースミキサ
12 DAC
14 出力バッファ
15A、15B 帯域調整可能なクロック入力バッファ
16A、16B 可変容量
20 線形制御回路
21 分周器
Claims (8)
- 位相の異なる複数の動作クロックから、位相補間した補間クロックを生成する位相補間回路であって、内部に帯域調整要素を有し、前記帯域調整要素の設定値を変化させることにより帯域調整可能な位相補間処理回路と、
前記補間クロックの基準クロックに対する遷移状態を検出し、検出した遷移状態に基づいて、前記帯域調整要素の設定値を制御する制御回路と、を備えることを特徴とするクロック位相補間回路。 - 前記帯域調整要素は、帯域調整可能なクロック・バッファまたはクロック・バッファの出力に接続された可変容量であることを特徴とする請求項1記載のクロック位相補間回路。
- 前記帯域調整要素は、複数種類の調整要素を有し、
前記制御回路は、前記複数種類の調整要素の制御対象とする順番を変更することを特徴とする請求項2記載のクロック位相補間回路。 - 前記補間クロックを、前記基準クロックに近い周波数に分周して分周補間クロックを生成する分周回路を備えることを特徴とする請求項1から3のいずれか1項記載のクロック位相補間回路。
- 前記分周補間クロックの周波数は、前記基準クロックの1/2であることを特徴とする請求項4記載のクロック位相補間回路。
- 前記制御回路は、前記基準クロックで前記分周補間クロックをラッチした値が交互に変化する回数が、所定回数以上連続した場合を適正状態と判定し、適正状態になる限界に前記帯域調整要素の設定値を制御することを特徴とする請求項1から5のいずれか1項記載のクロック位相補間回路。
- 位相の異なる複数の動作クロックおよび基準クロックを発生するクロック発生回路と、
前記複数の動作クロックから、補間クロックを生成するクロック位相補間回路と、
前記補間クロックに基づいてデータの送信、受信または送受信を行うデータ送受信部と、を備え、
前記クロック位相補間回路は、
前記複数の動作クロックから、位相補間した補間クロックを生成する位相補間処理回路であって、内部に帯域調整要素を有し、前記帯域調整要素の設定値を変化させることにより帯域調整可能な位相補間処理回路と、
前記補間クロックの前記基準クロックに対する遷移状態を検出し、検出した遷移状態に基づいて、前記帯域調整要素の設定値を制御する制御回路と、を備えることを特徴とするデータ送受信回路。 - 複数の前記データ送受信部と、
前記複数のデータ送受信部に対応した複数の前記クロック位相補間回路と、を備え、
前記複数のクロック位相補間回路は、前記クロック発生回路から、前記位相の異なる複数の動作クロックおよび前記基準クロックを共通に供給され、
前記複数のクロック位相補間回路は、それぞれ補間処理の線形性を設定することを特徴とする請求項7記載のデータ送受信回路。
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