JPH0974352A - Ｐｌｌ回路および周波数比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相差やジッタを低減し、位相精度の高いク
ロック信号を得ることのできるＰＬＬ回路を提供するこ
とにある。 【解決手段】 150はリファレンス信号、160はフィード
バック信号であり、位相比較回路101は両信号に位相差
が生じたとき比較結果(どちらの信号が進んでいるかを
示す)を制御パルス発生回路154に送り、回路154はチャ
ージポンプ105のチャージ内容を変化させ、カウンタ回
路102は同じ比較結果が出る度にカウント値がアップさ
れ、比較結果が変化したとき変化した状態に応じてカウ
ント値に比例した値だけチャージ内容を変化させ、周波
数比較回路103は両信号に周波数差が生じたとき比較結
果を制御パルス発生回路154に送り、位相比較結果及び
カウンタ値に係りなくチャージ内容を変化させ、電圧制
御発信器107はチャージポンプ105の出力と位相比較回路
101の比較結果を鈍化した波形鈍化回路106の出力によっ
て制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相同期機能付き
発振回路（いわゆるＰＬＬ回路）に係り、特にコンピュ
ータ等の情報処理機器のクロック信号供給用として好適
なＰＬＬ回路に関する。また、ＰＬＬ回路を制御するた
めに好適な周波数比較回路に関する。

【０００２】

【従来の技術】ＰＬＬ回路をコンピュータのクロック信
号供給用として使った従来例としては、例えば１９９４
年のカスタムインテグレイテッドサーキッツコンファレ
ンス（Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の講演番号２５．１
にて“Ａ １．５％ ｊｉｔｔｅｒ ＰＬＬ ｃｌｏｃ
ｋ ｇｅｎｅｒａｔｉｏｎ ｓｙｓｔｅｍ ｆｏｒ ａ
５００ＭＨｚ ＲＩＳＣ ｐｒｏｃｅｓｓｏｒ”と題
して発表された例のほか、同年の同じ学会の講演番号２
５．２にて発表された例、１９９２年の同じ学会の講演
番号２４．１、２４．２、２５．１にて発表された例、
１９９２年のインタナショナルソリッドステイトサーキ
ッツコンファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅ
ｒｅｎｃｅ）の講演番号ＷＰ３．３にて発表された例な
どがある。これらの例に使用される位相比較回路には、
位相差にほぼ比例して出力値が変化する回路が用いられ
るが、多くの場合は出力信号のパルスの時間幅が出力値
として用いられ、位相差に等しい時間幅のパルスが出力
されるように構成されている。このことは、上記公知例
の文献の内のいくつかは位相比較回路の回路図が示され
ているし、位相比較回路の回路図が示されていない公知
例については、位相比較回路の出力が直接チャージポン
プ回路やフィルタ回路に入力されるような構成になって
いることから推定できる。このため、従来のＰＬＬ回路
では電圧制御発振器（以下ＶＣＯと称す）を制御する電
圧はその直前に検出された位相差の大小に応じて変化
し、大きな位相差が検出された時には大きく、小さい時
には小さく変化するようになっている。また、ＶＣＯを
備えたＰＬＬ回路を使用しないクロック位相調整回路と
しては、当社から特開昭６３−２３１５１６や特開平２
−１６８３０８、特開平６−９７７８８として出願した
方式などがある。また、位相比較回路とは別に周波数比
較回路を独立に設けてＰＬＬ回路を制御した例として
は、１９９５年４月に発行されたアイイーイーイージャ
ーナルオブソリッドステイトサーキッツ（ＩＥＥＥ Ｊ
ＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ）という雑誌の第３０巻の４１２〜４２２ペ
ージに記載された例があり、特にその４１６ページの図
４には、２個のカウンタを設けて２つの信号のパルス数
をカウントするように構成された周波数比較回路の回路
図が記載されている。

【０００３】

【発明が解決しようとする課題】従来のＰＬＬ回路にお
いて、位相比較回路が判定した１回毎の位相差に比例し
てＶＣＯを制御する係数が大きくなるように構成する
と、突発的なノイズ等によって位相比較回路が誤った信
号を出力した場合には、誤った制御が大きくかかり瞬間
的に大きな位相差が発生する。また、従来のＰＬＬ回路
で上記の係数を小さくすると、ＶＣＯの発振周波数が狂
い始めても大きな位相差が発生するまでは充分な制御が
かからず、結果的に大きな位相差が発生する。更に位相
差に比例して時間幅が変化するパルス信号を出力するよ
うな位相比較回路を使うと、位相差が０に近くなった時
に比較結果として出力される信号は非常に短い時間幅の
パルス信号となり、実際に実現できる回路では応答でき
なくなる。従って、位相がほぼ合っている時には回路が
応答しない不感領域が生じ、その結果として発振器の出
力の位相が細かく変動するジッタと呼ばれる現象が発生
する。また、当社から特開昭６３−２３１５１６等とし
て出願した方式では、何回かの位相比較結果を基に制御
信号を決めることができるので突発的なノイズの影響を
受けにくく、また、上記のようなジッタは原理的に発生
しないため、位相精度の高いクロック信号が得られる。
しかしその代わりに、ＰＬＬを使用した場合のＶＣＯの
発振周波数に相当する高い周波数の信号をＬＳＩチップ
の外から供給しなければならないので、これを伝送でき
る高価な配線基板等が必要となる。また、周波数比較回
路を使用してＰＬＬ回路を制御する場合、その周波数比
較回路として２個のカウンタを設けた構成を使うと、比
較の精度を上げるためには多ビットのカウンタが必要と
なり、使用するトランジスタの数が増加する。さらに、
カウンタがオーバーフローする数のパルスが入力される
までは比較結果が出ないため、周波数比較に時間がかか
る。本発明の目的は、上述の位相差やジッタを低減し、
位相精度の高いクロック信号を得ることのできるＰＬＬ
回路を提供することにある。本発明の他の目的は、少な
いトランジスタ数で構成でき、かつ、高速に動作する周
波数比較回路を実現することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、電圧制御発振器と、該電圧制御発振器の
出力からフィードバックされる信号と外部から加えられ
るリファレンス信号の位相を比較する位相比較回路と、
その位相比較回路の比較結果に基づいて出力電圧を増減
するチャージポンプ回路とを備え、該チャージポンプ回
路の出力電圧を前記電圧制御発振器に加えることにより
前記リファレンス信号と位相の一致するクロック信号を
発生させるＰＬＬ回路において、前記位相比較回路が連
続して同一の比較結果を出力しているか否かを判定する
回路を備え、その判定結果が同一の比較結果を出力して
いるとき前記チャージポンプ回路の出力電圧を一定値づ
つ前記比較結果に応じて増減するように構成している。
さらに、前記位相比較回路が連続して同一の比較結果を
出力した回数を計数するカウンタ回路を備え、前記比較
結果が反転したとき、前記チャージポンプ回路の出力電
圧を新たな比較結果に応じて前記計数結果に比例して増
減するように構成している。さらに、前記チャージポン
プ回路の出力電圧を増減させる制御の強さは、前記位相
比較回路が連続して同一の比較結果を出力している間は
概ね一定であり、この時の制御の強さを１単位とした場
合、前記位相比較回路の比較結果が反転した時の制御の
強さは、前記１単位の制御の強さと前記カウンタ回路の
計数結果との積の概ね半分程度となるようにしている。
また、前記電圧制御発振器の出力を分周して前記クロッ
ク信号を発生させる分周回路を備え、前記フィードバッ
クされる信号を前記分周回路の出力の一部とするように
している。また、前記位相比較回路は、前記フィードバ
ックされる信号と前記リファレンス信号の位相差の絶対
値の大小に拘わらず、わずかでも位相に差があることを
検出した時には、後続の回路が確実に動作するために充
分な時間幅の信号を比較結果の信号として出力するよう
にしている。また、前記位相比較回路の他に、前記フィ
ードバックされる信号と前記リファレンス信号の周波数
を比較する周波数比較回路を備え、該周波数比較回路が
周波数に差があることを検出した時には、前記位相比較
回路の比較結果や前記判定する回路の判定結果に拘わら
ず、前記フィードバックされる信号の周波数を前記リフ
ァレンス信号の周波数に近付けるように、前記チャージ
ポンプ回路の出力電圧を増減させるようにしている。ま
た、前記位相比較回路の他に、前記フィードバックされ
る信号と前記リファレンス信号の周波数を比較する周波
数比較回路を備え、該周波数比較回路が周波数に差があ
ることを検出した時には、前記位相比較回路の比較結果
や前記判定する回路の判定結果、前記カウンタ回路の計
数結果等に拘わらず、前記フィードバックされる信号の
周波数を前記リファレンス信号の周波数に近付けるよう
に、前記チャージポンプ回路の出力電圧を増減させるよ
うにしている。また、前記周波数比較回路は、前記フィ
ードバックされる信号と前記リファレンス信号の内のい
ずれか一方の信号の位相比較される側のエッジ（立ち上
がりエッジまたは立ち下がりエッジの内、前記位相比較
回路において位相を比較される側のエッジ）と、他方の
信号の位相比較されない側のエッジ（前記位相比較回路
において位相を比較されない側のエッジ）が交互に現わ
れるか否かを検知し、いずれか一方の信号が２回以上連
続して現われた時にその２回以上連続して現われた信号
の周波数の方が高いことを示す信号を出力するようにし
ている。また、前記電圧制御発振器は、前記チャージポ
ンプ回路の出力電圧の他に、前記位相比較回路の直前の
比較結果によって制御されるようにしている。また、前
記位相比較回路の直前の比較結果の変化による発振周波
数の変化の程度は、前記チャージポンプ回路の出力電圧
を増減させる制御の強さの１単位分だけ増減させた時の
発振周波数の変化の少なくとも２倍を超えるようにして
いる。また、前記ＰＬＬ回路は１個の半導体集積回路チ
ップの中に構成され、前記半導体集積回路チップの中に
は少なくとも２組以上の電源供給回路を備え、前記電源
供給回路の中の１組は、前記電圧制御発振器と前記電圧
制御発振器に直接信号を出力する回路にのみ電源供給を
行なうようにしている。

【０００５】略一定の周波数で繰り返す第１の信号と、
略一定の周波数で繰り返す第２の信号の周波数を比較す
る周波数比較回路であり、前記第１の信号と前記第２の
信号を入力し、該両入力信号が交互に現われるか否かを
検知する手段を備え、該手段は、いずれか一方の信号
が、他方の信号が現われてから次の他方の信号が現われ
までに、２回以上連続して現われた時に該一方の信号の
方が周波数が高いことを示す信号を出力するように構成
している。さらに、前記交互に現われるか否かを検知す
る手段は、前記第１および第２の信号によってセットも
しくはリセットされるＳ−Ｒ型のフリップフロップと、
前記Ｓ−Ｒ型のフリップフロップの一方の出力を前記第
１の信号に同期して取り込む第２のフリップフロップ
と、前記Ｓ−Ｒ型のフリップフロップの他方の出力を前
記第２の信号に同期して取り込む第３のフリップフロッ
プとを備え、前記第２のフリップフロップの出力が所定
の一方の出力値を取るとき前記第１の信号の方が周波数
が高いことを示し、前記第３のフリップフロップの出力
が所定の一方の出力値を取るとき前記第２の信号の方が
周波数が高いことを示すように構成している。さらに、
前記交互に現われるか否かを検知する手段は、前記第１
の信号の立ち上がりエッジもしくは立ち下がりエッジの
いずれかに起動されて所定の時間幅のパルス信号を出力
する第１のエッジ検出回路と、前記第２の信号の立ち上
がりエッジもしくは立ち下がりエッジのいずれかに起動
されて前記所定の時間幅と略等しい時間幅のパルス信号
を出力する第２のエッジ検出回路とを備え、前記交互に
現われるか否かを検知する対象の信号として、前記第１
の信号および第２の信号に代えて、前記第１および第２
のエッジ検出回路の出力するパルス信号を用いるよう構
成している。

【０００６】また、アナログの制御電圧とデジタルの制
御信号によって発振周波数を制御される電圧制御発振器
と、前記電圧制御発振器から直接もしくは分周回路等を
介して出力されるフィードバック信号と外部から加えら
れるリファレンス信号の位相を比較する位相比較回路
と、前記フィードバック信号と前記リファレンス信号の
周波数を比較する周波数比較回路と、前記位相比較回路
の比較結果および前記周波数比較回路の比較結果に基づ
いて制御パルスを発生する制御パルス発生回路と、前記
制御パルスによって出力電圧を制御されるチャージポン
プ回路とを備え、前記チャージポンプ回路の出力電圧を
前記電圧制御発振器に前記アナログの制御電圧として加
え、前記位相比較回路の比較結果を前記電圧制御発振器
に前記デジタルの制御信号として加えることによって、
前記フィードバック信号と前記リファレンス信号の周波
数および位相を一致させるように構成されたＰＬＬ回路
であり、前記パルス発生回路が、前記周波数比較回路が
前記フィードバック信号と前記リファレンス信号の周波
数に差のあることを検知した時には、前記位相比較回路
の比較結果にかかわらず前記フィードバック信号の周波
数を前記リファレンス信号の周波数に近付かせる制御パ
ルスを発生し、前記周波数比較回路が前記フィードバッ
ク信号と前記リファレンス信号の周波数に差のあること
を検知しなくなった後、前記位相比較回路の比較結果が
所定回数以上反転するまでの間は、前記フィードバック
信号の周波数を変更するような制御パルスは発生せず、
前記周波数比較回路が前記フィードバック信号と前記リ
ファレンス信号の周波数に差のあることを検知しなくな
った後、前記位相比較回路の比較結果が所定回数以上反
転した後は、前記フィードバック信号の位相が前記リフ
ァレンス信号の位相に近付くように前記フィードバック
信号の周波数を変更する制御パルスを発生するように構
成されている。さらに、前記ＰＬＬ回路の周波数比較回
路を前記した周波数比較回路とするようにしている。さ
らに、前記ＰＬＬ回路に前記電圧制御発振器の出力を分
周する分周回路を備え、該分周回路の出力を前記フィー
ドバック信号とするようにしている。さらに、前記ＰＬ
Ｌ回路は１個の半導体集積回路チップの中に構成され、
該半導体集積回路チップへの電源供給回路として、前記
半導体集積回路チップの外部より電源を供給する第１組
の電源供給回路と、前記第１組の電源供給回路から抵抗
性素子を介して電源を供給する第２組の電源供給回路と
を備え、前記第２組の電源供給回路は、前記ＰＬＬ回路
の前記電圧制御発振器のみ、または、前記電圧制御発振
器と前記チャージポンプ回路の一部のみに電源を供給す
るように構成している。

【０００７】

【発明の実施の形態】本発明によるＰＬＬ回路の一実施
例の概略構成を図１に、その中の各構成要素の具体的な
回路図を図３〜図１０に示す。図１において、１０１は
位相比較回路、１０２はカウンタ回路、１０３は周波数
比較回路、１０４は制御パルス発生回路、１０５はチャ
ージポンプ回路、１０６は波形鈍化回路、１０７は電圧
制御発振器、１０８は分周回路、１０９はバッファ回路
である。この回路は、チャージポンプ回路１０５の出力
１５５と波形鈍化回路１０６の出力１５６によって制御
される電圧制御発振器１０７の出力１５７を、分周回路
１０８で分周することによって多相のクロック信号１５
８を生成し、これを多数のバッファ回路１０９を介して
クロック信号１５９として多数の分配先へ供給するよう
に構成されている。そして、クロック信号１５９の内の
１つ１６０をフィードバック信号として位相比較回路１
０１に加え、外部から供給されるリファレンス信号１５
０の位相と比較する。

【０００８】従来のＰＬＬ回路はこの位相比較回路１０
１が位相の早遅関係と差の絶対値を検出してその結果を
チャージポンプ回路１０５に直接加えるように構成され
ているが、本発明の特徴は、図１に示すようにカウンタ
回路１０２と制御パルス発生回路１０４を設けたことに
ある。そして、位相比較回路１０１はフィードバック信
号１６０とリファレンス信号１５０の位相の早遅関係の
みを検出し、カウンタ回路１０２は位相比較回路１０１
が連続して同じ比較結果を検出した回数を計数し、制御
パルス発生回路１０４はカウンタ回路１０２の計数結果
と位相比較回路１０１の比較結果を元に適切な制御パル
ス１５４を生成し、これをチャージポンプ回路１０５に
加えるように構成した。なお、周波数比較回路１０３
は、位相調整動作の開始直後等において、フィードバッ
ク信号１６０とリファレンス信号１５０の周波数の差が
大きい場合に引き込み時間を短縮させるために設置した
回路である。また、波形鈍化回路１０６はチャージポン
プ回路１０５を通さずに位相比較回路１０１の出力１５
１を電圧制御発振器１０７に加えることにより、位相比
較結果を直ちに発振周波数に反映させるために設けた回
路である。その時に、位相比較回路１０１の出力１５１
が急峻に変化しても電圧制御発振器１０７の動作が不安
定にならないようにするため、波形鈍化回路１０６にお
いて波形を鈍化する。なお、上記の動作の不安定を考慮
しなくてもよい場合には、波形鈍化回路１０６を設けず
に上記位相比較回路１０１の直前の比較結果を直接電圧
制御発信器１０７に入力するようにしてもよい。また、
カウンタ回路１０２と制御パルス発生回路１０４はクロ
ック信号に従って動作するディジタル回路であり、リフ
ァレンス信号１５０はそのためのクロック信号としても
使用する。

【０００９】次に、図１の回路の動作について説明す
る。周波数比較回路１０３は、フィードバック信号１６
０とリファレンス信号１５０が交互に現われている時に
はこの２つの信号の周波数はほぼ一致しているとみなし
てアクティブな信号は出力しないが、いずれか一方の信
号のみが連続して２回以上現われると、その信号の方が
周波数が高いと判断してそれを示す信号を１５３に出力
する。制御パルス発生回路１０４がこの信号を受ける
と、位相比較回路１０１の出力１５１やカウンタ回路１
０２の出力１５２の状態に拘わらず、フィードバック信
号１６０の周波数をリファレンス信号１５０の周波数に
近付けるような信号を１５４に出力する。例えば、電圧
制御発振器１０７として制御信号１５５の電圧が高いほ
ど発振周波数が低くなるような回路を使う場合、リファ
レンス信号１５０が１回現われてから次に現われるまで
の間にフィードバック信号１６０が２回以上現われてい
る間は、フィードバック信号１６０の周波数の方が高い
ことを示す信号が１５３に出力され、制御パルス発生回
路１０４はチャージポンプ回路１０５の出力１５５の電
圧を上げるような信号を１５４に出力し、その結果制御
信号１５５の電圧は徐々に上昇して電圧制御発振器１０
７の出力１５７の周波数は徐々に低くなる。すると、そ
れを分周した信号１５８の周波数も徐々に低くなってそ
の分配先の１つであるフィードバック信号１６０の周波
数も低くなる。逆に、フィードバック信号１６０が１回
現われてから次に現われるまでの間にリファレンス信号
１５０が２回以上現われている間は、フィードバック信
号１６０の周波数の方が低いことを示す信号が１５３に
出力され、制御パルス発生回路１０４はチャージポンプ
回路１０５の出力１５５の電圧を下げるような信号を１
５４に出力し、その結果制御信号１５５の電圧は徐々に
下降して電圧制御発振器１０７の出力１５７の周波数は
徐々に高くなる。すると、それを分周した信号１５８の
周波数も徐々に高くなってその分配先の１つであるフィ
ードバック信号１６０の周波数も高くなる。そして、フ
ィードバック信号１６０とリファレンス信号１５０の周
波数がほぼ一致すると、この２つの信号は交互に現われ
ることになり、１５３にはアクティブな信号は出力され
なくなり、制御パルス発生回路１０４は位相比較回路１
０１の出力１５１とカウンタ回路１０２の出力１５２に
基づいて信号を出力するようになる。なお、フィードバ
ック信号１６０とリファレンス信号１５０の周波数と位
相がほぼ一致している時に周波数比較回路１０３がアク
ティブな信号を出力しないようにするため、具体的には
いずれか一方の信号の立ち上がりエッジと他方の信号の
立ち下がりエッジが交互に現われるか否かを判定するよ
うに構成する。

【００１０】次に、周波数比較回路１０３がアクティブ
な信号を出力しなくなった後の動作を説明する。周波数
比較回路１０３がアクティブな信号を出力しなくなった
直後にはフィードバック信号１６０とリファレンス信号
１５０の位相は大きくずれている場合が多く、しばらく
の間はフィードバック信号１６０とリファレンス信号１
５０の位相の早遅関係は変わらない。この間は、制御パ
ルス発生回路１０４はチャージポンプ回路１０５の出力
１５５の電圧をごくわずかずつ変化させるような信号を
１５４に出力する。この時の１回当たりの変化分が電圧
制御発振器１０７の発振周波数の制御の最小単位とな
る。例えばフィードバック信号１６０の位相の方が早い
場合は、チャージポンプ回路１０５の出力１５５の電圧
を制御の最小単位に相当する分ずつ上げるような信号を
１５４に出力し、電圧制御発振器１０７の出力１５７の
周波数はゆっくりと下がってフィードバック信号１６０
は少しずつ遅くなっていく。この間、カウンタ回路１０
２は位相比較回路１０１が同じ比較結果を出した回数を
カウントする。そしてフィードバック信号１６０とリフ
ァレンス信号１５０の位相の早遅関係が逆転すると、制
御パルス発生回路１０４はカウンタ回路１０２のカウン
ト数と制御の最小単位に相当する電圧の積の約半分だけ
チャージポンプ回路１０５の出力電圧を戻すようなパル
スを１５４に出力する。すると、フィードバック信号１
６０とリファレンス信号１５０の位相の早遅関係が逆転
した少し後（チャージポンプ回路の時定数の分だけ後、
以下同じ）には、チャージポンプ回路１０５の出力１５
５の電圧は、前回に逆転した少し後の電圧と今回逆転す
る直前の電圧のほぼ中間の電圧になる。その電圧は、フ
ィードバック信号１６０とリファレンス信号１５０の位
相の早遅関係が前回に逆転した後に最も位相が離れた時
（すなわち、フィードバック信号１６０とリファレンス
信号１５０の周波数がほぼ一致した時）の電圧にほぼ等
しい。従って、位相の早遅関係が逆転する毎に（すなわ
ち、位相がほぼ一致する毎に）周波数も一致するように
チャージポンプ回路１０５の出力１５５の電圧が制御さ
れるため、位相と周波数が共に一致する状態に急速に近
付く。

【００１１】更に、位相比較回路１０１の比較結果は、
波形鈍化回路１０６を介して電圧制御発振器１０７に加
えられている。この信号１５６は、直前の位相比較結果
のみに基づいて電圧制御発振器１０７の発振周波数を増
減する。すなわち、チャージポンプ回路１０５の出力１
５５の電圧が同じであっても、フィードバック信号１６
０の位相がリファレンス信号１５０の位相より早いと判
定された直後には、遅いと判定された直後より若干低い
周波数で発振する。この信号１５６による電圧制御発振
器１０７の発振周波数の変化量は、制御パルス発生回路
１０４による制御の最小単位の２倍以上（望ましくは数
倍以上）に設定しておく。すると、位相と周波数がほぼ
一致した後はフィードバック信号１６０とリファレンス
信号１５０の位相の早遅関係は位相比較が行われる毎
（すなわち、リファレンス信号１５０の周期毎）に逆転
し、これに伴って電圧制御発振器１０７の発振周波数は
この信号１５６による周波数の変化量だけ上下する。従
って、この回路では突発的に大きなノイズを受けて位相
比較結果が狂っても直ちに大きなジッタが発生すること
はなく、ジッタの大きさはこの信号１５６による周波数
の変化量分と制御の最小単位による分のみとなる。

【００１２】図２には、フィードバック信号１６０とリ
ファレンス信号１５０の位相差、フィードバック信号１
６０の周波数、位相比較回路１０１の比較結果、カウン
タ回路１０２のカウント数、チャージポンプ回路１０５
の出力電圧の時間変化の概念を、ある時点で位相の早遅
関係が逆転してから交互に繰り返されるまでについて示
す。ただし、簡単のため図２ではチャージポンプ回路１
０５の時定数は無視した。図２において、各グラフは上
から順に１６０と１５０の位相差、１６０の周波数、１
０１の比較結果、１０２のカウント数、１０５の出力電
圧を表わし、横軸は時間の経過を示す。横軸の１目盛は
リファレンス信号１５０の１周期に相当する。次に、１
６０の周波数のグラフについて説明する。電圧制御発振
器１０７の発振周波数はチャージポンプ回路１０５の出
力電圧と位相比較回路１０１の直前の比較結果（図１に
おける信号１５６）によって決まるが、位相比較回路１
０１の比較結果には２つの状態しかないので、チャージ
ポンプ回路１０５の出力電圧が決まれば電圧制御発振器
１０７の発振周波数は２つの内のいずれかになる。この
図にはその両方の場合に対応するフィードバック信号１
６０の周波数を示し、実際に起きたとした状態の側を実
線、他方を破線で示した。

【００１３】ここで、チャージポンプ回路１０５の最初
の出力電圧が、安定後の電圧（フィードバック信号１６
０とリファレンス信号１５０の周波数がほぼ一致する時
の電圧）よりかなり低い状態にあったとする。すると、
電圧制御発振器１０７が安定後の周波数より高い周波数
で発振するため、フィードバック信号１６０の周波数も
リファレンス信号１５０の周波数より高い状態にある。
この状態で図２の最初に示すようにフィードバック信号
１６０とリファレンス信号１５０の位相が逆転すると、
その後しばらくの間はフィードバック信号１６０の位相
の方がリファレンス信号１５０の位相より早い状態が連
続するので、チャージポンプ回路１０５の出力電圧は制
御の最小単位ずつ上昇し、フィードバック信号１６０の
周波数もその分だけ低くなっていく。そして何周期か後
にはフィードバック信号１６０の周波数はリファレンス
信号１５０の周波数より低くなるが、その直後はフィー
ドバック信号１６０の位相はリファレンス信号１５０の
位相より相当早い状態になっているので、その後もしば
らくの間は位相比較回路１０１の比較結果は変わらず、
チャージポンプ回路１０５の出力電圧は制御の最小単位
ずつの上昇を続け、フィードバック信号１６０の周波数
もその分だけ低くなっていく。ところが、その間はフィ
ードバック信号１６０とリファレンス信号１５０の位相
差は徐々に小さくなり、ある時点で位相差が逆転し１０
１の比較結果が反転する。ここで、カウンタ回路１０２
のカウント数と制御の最小単位の積の半分（制御の最小
単位に満たない端数は切り捨て）に相当する電圧だけ、
チャージポンプ回路１０５の出力電圧が戻される。する
と、チャージポンプ回路１０５の出力電圧は、位相比較
回路１０１の比較結果が最初に逆転した直後における電
圧と次に逆転する直前における電圧の中間の値（すなわ
ち、位相差が最も大きくなった時に近い値）になる。こ
れが何回か繰り返された後、チャージポンプ回路１０５
の出力電圧は安定し、位相比較回路１０１は両方の比較
結果を交互に出力するようになり、フィードバック信号
１６０の周波数はリファレンス信号１５０の周波数の上
下を細かく変化し、位相差は殆ど無い状態になる。この
後は、突発的なノイズ等によって位相比較回路１０１の
比較結果が狂わされても、従来のＰＬＬ回路のように瞬
時に大きなジッタが発生することはなく、位相比較回路
１０１の比較結果による発振周波数の変化分のジッタし
か出ない。

【００１４】図３は、位相比較回路１０１の具体的な回
路構成の一実施例を示した図である。図３において、３
０１および３０２はセットリセット型のフリップフロッ
プを構成するＮＡＮＤ回路、３０３および３０４はエッ
ジトリガ型のフリップフロップ、３０５、３０６および
３０９〜３１１はバッファとして作用するインバータ回
路、３０７はＮＯＲ回路、３０８は信号を遅延させるた
めのインバータ回路である。図３の回路は、１５０と１
６０の両方の信号がローレベルである間は３５０と３６
０の信号は両方ともハイレベルになるが、１５０と１６
０のいずれか一方の信号がハイレベルになるとそれに対
応する側の３５０または３６０の信号がローレベルにな
る。その後１５０と１６０の信号が両方ともハイレベル
になっても、後からハイレベルになった方に対応する３
５０または３６０の信号はハイレベルのままである。す
なわち、ＮＡＮＤ回路３０１および３０２はセットリセ
ット型フリップフロップとして動作し、１５０と１６０
の信号の立ち上がりエッジの位相の早遅関係が比較さ
れ、その結果が３５０と３６０の信号に現われる。そし
て１５０と１６０の信号が両方ともハイレベルになる
と、その少し後にはＮＯＲ回路３０７の出力もハイレベ
ルとなり、更にその少し後にはフリップフロップ３０４
のクロック端子に加えられている信号３７０もハイレベ
ルとなる。すると、３６０の信号に現われている比較結
果がフリップフロップ３０４に取り込まれ、インバータ
回路３０９を介して１５１の信号として出力される。な
お、フリップフロップ３０３は、ＮＡＮＤ回路３０１お
よび３０２の負荷を等しくするために設けたダミーのフ
リップフロップである。また、インバータ回路３０５、
３０６、３１０および３１１は、リファレンス信号１５
０とフィードバック信号１６０に直接かかる負荷をなる
べく軽くしてより正確な位相比較を行うためのバッファ
として設けた回路であり、カウンタ回路１０２、周波数
比較回路１０３や制御パルス発生回路１０４へのリファ
レンス信号１５０およびフィードバック信号１６０の供
給には、インバータ回路３１０および３１１の出力３５
１および３６１を使用する。

【００１５】図４は、カウンタ回路１０２の具体的な回
路構成の一実施例を示した図である。図４において、４
０１、４１１、４２１、４３１、４４１はエッジトリガ
型のフリップフロップ、４４２は排他的論理和回路であ
る。図４の回路は、位相比較回路１０１内のインバータ
回路３１０を介して送られてくるリファレンス信号３５
１をクロック信号として、これに同期して動作する。フ
リップフロップ４４１には位相比較結果を示す信号１５
１がクロック信号３５１に同期して取り込まれるため、
前回の位相比較結果が記憶されている。従って、同じ位
相比較結果が連続している間（すなわち、前回の位相比
較結果と今回の位相比較結果が等しい時）は、前回の位
相比較結果を表わすフリップフロップ４４１の出力と今
回の位相比較結果を表わす１５１の信号が等しいため、
排他的論理和回路４４２の出力４９０はローレベルとな
る。この間は、フリップフロップ４０１、４１１、４２
１、４３１の出力４５０〜４８０に現われる信号を２進
数とみなした時、クロック信号３５１が立ち上がる毎に
この２進数の表わす数値が１ずつ増加するように変化す
る。ただし、４５０がＬＳＢ、４８０がＭＳＢである。
なお、このカウンタは４５０〜４８０に現われる信号が
全てハイレベルになった時（すなわち、最大カウント値
に達した時）には、ゲート回路４４３の出力４９１がハ
イレベルとなり、以後は最大カウント値が保持されるよ
うに構成されている。そして位相比較結果が反転すると
（すなわち、前回の位相比較結果と今回の位相比較結果
が異なる時）、排他的論理和回路４４２の出力４９０は
ハイレベルとなってゲート回路４０２、４１２、４２
２、４３２の出力がローレベルとなり、その次にクロッ
ク信号３５１が立ち上がるとフリップフロップ４０１、
４１１、４２１、４３１の出力４５０〜４８０がリセッ
トされる。その後再び同一の位相比較結果が続くと、改
めてカウントが始まる。

【００１６】図５は、周波数比較回路１０３の具体的な
回路構成の一実施例を示した図である。図５において、
５００〜５０２はリファレンス信号３５１の立ち上がり
エッジが現われる毎に単発のパルス信号を出力するゲー
ト回路群、５１１および５１２はフィードバック信号３
６１の立ち下がりエッジが現われる毎に単発のパルス信
号を出力するゲート回路群、５０３および５１３はセッ
トリセット型のフリップフロップを構成するＮＯＲ回
路、５０４および５１４はエッジトリガ型のフリップフ
ロップである。この回路は、リファレンス信号３５１が
立ち上がると、ゲート５０２から５５０に単発のパルス
信号が出力され、この単発のパルス信号はフリップフロ
ップ５０４のクロック信号となり、この単発パルス信号
発生時のＮＯＲ回路５０３の出力５５１をフリップフロ
ップ５０４に取り込むと共に、その少し後に、この単発
パルス信号によりＮＯＲ回路５０３の出力５５１をロー
レベルにする。また、フィードバック信号３６１が立ち
下がると、ゲート５１２から５６０に単発のパルス信号
が出力され、この単発のパルス信号はフリップフロップ
５１４のクロック信号となり、この単発パルス信号発生
時のＮＯＲ回路５１３の出力５６１をフリップフロップ
５１４に取り込むと共に、その少し後に、この単発パル
ス信号によりＮＯＲ回路５１３の出力５６１をローレベ
ルにする。そして、リファレンス信号３５１の立ち上が
りとフィードバック信号３６１の立ち下がりが同時に現
われない限り、５５１と５６１のいずれか一方がローレ
ベルになると他方はハイレベルになる。また、もし仮に
同時に現われたとしても、先に単発パルスが消えた側が
ハイレベル、他方がローレベルになる。従って、リファ
レンス信号１５０とフィードバック信号１６０の位相と
周波数がほぼ一致した後は、リファレンス信号３５１の
立ち上がりとフィードバック信号３６１の立ち下がりは
ほぼ半周期毎に必ず交互に現われるためフリップフロッ
プ５０４および５１４には必ずハイレベルが取り込まれ
るが、いずれかの周波数が高い状態が続くと、位相差が
１周期ずれる毎に周波数の高い側に２回連続して単発パ
ルスが現われ、その側のフリップフロップ５０４または
５１４にローレベルが取り込まれる。これが、周波数に
差があることを示す信号として５５３または５６３に出
力される。

【００１７】図６は、制御パルス発生回路１０４の具体
的な回路構成の一実施例を示した図である。図６におい
て、６１５、６１６、６２５、６２６、６３５、６３６
はエッジトリガ型のフリップフロップであり、位相比較
回路１０１内のインバータ回路３１０を介して送られて
くるリファレンス信号３５１をクロック信号として、こ
れに同期して動作する。また、６０３および６０４はク
ロック信号３５１の立ち下がりエッジが現われる毎に単
発のパルス信号を出力するゲート回路群である。また、
図６の回路の出力の内、６６１、６７１、６８１はチャ
ージポンプ回路１０５の出力電圧を下げるための制御パ
ルスを出力し、６６１をＬＳＢ、６８１をＭＳＢとする
２進数でその制御の大きさが表現される。同様に６６
２、６７２、６８２はチャージポンプ回路１０５の出力
電圧を上げるための制御パルスを出力し、６６２をＬＳ
Ｂ、６８２をＭＳＢとする２進数の補数でその制御の大
きさが表現される。

【００１８】この回路は、リファレンス信号の周波数の
方がフィードバック信号の周波数より高いことを示す信
号５５３がハイレベルの時は、位相比較回路１０１やカ
ウンタ回路１０２から来る信号の状態にかかわらず、ゲ
ート回路６１３、６２３、６３３の出力はローレベルに
なり、ゲート回路６１４、６２４、６３４の出力はハイ
レベルになる。その状態でクロック信号３５１が立ち上
がると、フリップフロップ６１５、６２５、６３５の出
力はハイレベル、フリップフロップ６１６、６２６、６
３６の出力はローレベルとなる。更にその後クロック信
号３５１が立ち下がると、ゲート回路６０４の出力６５
１に単発パルスが現われ、チャージポンプ回路の出力電
圧を下げるための信号６６１、６７１、６８１は、その
単発パルスが現われている間だけ全てハイレベル（すな
わち、最大数を表わす信号）となる。この間、チャージ
ポンプ回路の出力電圧を上げるための信号６６２、６７
２、６８２は、全てハイレベル（すなわち、補数で
“０”を表わす信号）に固定されたままである。また逆
に、フィードバック信号の周波数の方がリファレンス信
号の周波数より高いことを示す信号５６３がハイレベル
の時は、チャージポンプ回路の出力電圧を上げるための
信号６６２、６７２、６８２は、ゲート回路６０４の出
力６５１に単発パルスが現われている間だけ全てローレ
ベル（すなわち、補数で最大数を表わす信号）となる。
この間、チャージポンプ回路の出力電圧を下げるための
信号６６１、６７１、６８１は、全てローレベル（すな
わち、“０”を表わす信号）に固定されたままである。

【００１９】周波数比較回路１０３から来る信号５５３
および５６３が共にローレベルになると、図６の回路の
出力はカウンタ回路１０２から来る信号４６０〜４９０
と位相比較回路１０１から来る信号１５１に基づいて変
化する。このうち、位相比較回路１０１から来る信号１
５１がローレベルの時（すなわち、リファレンス信号の
位相の方がフィードバック信号の位相より早い時）に
は、チャージポンプ回路の出力電圧を上げるための信号
６６２、６７２、６８２は全てハイレベル（すなわち、
補数で“０”を表わす信号）に固定され、チャージポン
プ回路の出力電圧を下げるための信号６６１、６７１、
６８１はゲート回路６０４の出力６５１に単発パルスが
現われている間だけカウンタ回路１０２から来る信号４
６０〜４９０によって決まる値をとる。逆に位相比較回
路１０１から来る信号１５１がハイレベルの時（すなわ
ち、フィードバック信号の位相の方がリファレンス信号
の位相より早い時）にはチャージポンプ回路の出力電圧
を下げるための信号６６１、６７１、６８１は、全てロ
ーレベル（すなわち、“０”を表わす信号）に固定さ
れ、チャージポンプ回路の出力電圧を上げるための信号
６６２、６７２、６８２はゲート回路６０４の出力６５
１に単発パルスが現われている間だけカウンタ回路１０
２から来る信号４６０〜４９０によって決まる値をと
る。

【００２０】カウンタ回路１０２から来る信号のうち、
４９０がローレベルの間（すなわち、同じ比較結果が連
続している間）は、フリップフロップ６１５または６１
６の出力はハイレベル、フリップフロップ６２５、６２
６、６３５および６３６の出力はローレベルとなる。す
ると、チャージポンプ回路の出力電圧を下げるための信
号６８１、６７１、６６１または上げるための信号６８
２、６７２、６６２のいずれかに、“００１”を表わす
信号または補数で“００１”を表わす信号が出力され
る。４９０がハイレベルの時（すなわち、比較結果が反
転した時）は、カウンタ回路１０２から来る信号４８
０、４７０、４６０の表わす数値がそのままもしくは補
数で出力される。カウンタ回路１０２から来る信号４８
０、４７０、４６０の表わす数値は、カウンタ回路１０
２のカウント値を表わす信号４８８、４７０、４６０、
４５０の内のＬＳＢを除いた数値（すなわち、カウント
値の半分に相当する値）である。

【００２１】以上による図６の回路の動作をまとめる
と、以下のようになる。 （１）リファレンス信号の周波数の方がフィードバック
信号の周波数より高いことを示す信号がハイレベルの時
は、チャージポンプ回路の出力電圧を下げるための信号
には最大数を表わすパルスが出力され、チャージポンプ
回路の出力電圧を上げるための信号は補数で“０”を表
わす信号に固定される。 （２）フィードバック信号の周波数の方がリファレンス
信号の周波数より高いことを示す信号がハイレベルの時
は、チャージポンプ回路の出力電圧を上げるための信号
には補数で最大数を表わすパルスが出力され、チャージ
ポンプ回路の出力電圧を下げるための信号は“０”を表
わす信号に固定される。 （３）周波数比較回路の出力が共にローレベルで、位相
比較回路の出力はリファレンス信号の位相の方がフィー
ドバック信号の位相より早いことを示している時は、同
じ比較結果が連続している間は“１”を表わすパルス、
比較結果が反転した時にはカウント値の半分に相当する
値を表わすパルスがチャージポンプ回路の出力電圧を下
げるための信号に出力され、チャージポンプ回路の出力
電圧を上げるための信号は補数で“０”を表わす信号に
固定される。 （４）周波数比較回路の出力が共にローレベルで、位相
比較回路の出力はフィードバック信号の位相の方がリフ
ァレンス信号の位相より早いことを示している時は、同
じ比較結果が連続している間は補数で“１”を表わすパ
ルス、比較結果が反転した時にはカウント値の半分に相
当する値を補数で表わすパルスがチャージポンプ回路の
出力電圧を上げるための信号に出力され、チャージポン
プ回路の出力電圧を下げるための信号は“０”を表わす
信号に固定される。

【００２２】図７は、チャージポンプ回路１０５の具体
的な回路構成の一実施例を示した図である。図７におい
て、７１１、７２１、７３１、７１３、７２３および７
３３はＮＭＯＳ素子、７１２、７２２、７３２、７１
４、７２４および７３４はＰＭＯＳ素子、７０１および
７０２は容量素子、７０３および７０４は抵抗素子であ
る。また、７６０にはマイナス側の電源、７７０および
７７１にはプラス側の電源を加える。ただし、７７１に
加える電源は、他の論理回路等の動作により発生するノ
イズの影響を受けにくいような方法で、特に安定な電源
を加えるのが望ましい。

【００２３】図７のＮＭＯＳ素子およびＰＭＯＳ素子の
大きさは、７１３と７１４は同じ程度の電流が流れる大
きさ、７２３および７２４はそれぞれその約２倍、７３
３および７３４はそれぞれ更にその約２倍の電流が流れ
る大きさとする。７１１、７２１、７３１、７１２、７
２２および７３２については、それぞれ７１３、７２
３、７３３、７１４、７２４および７３４と同程度もし
くはそれ以上の電流が流れる大きさとするが、後述する
ように７１３、７２３、７３３、７１４、７２４および
７３４に流す電流は通常のＭＯＳ素子に流れる電流より
絞ることになるので、７１１、７２１、７３１、７１
２、７２２および７３２には通常のＭＯＳ素子を使えば
充分な大きさになる。

【００２４】図７の回路の６６１、６７１（または／お
よび）６８１にパルスが加わると、そのパルスが加わっ
ている間だけＮＭＯＳ素子７１１、７２１（または／お
よび）７３１が導通状態となって７５０の電圧が下が
り、これが容量素子７０１、７０２と抵抗素子７０３、
７０４が構成するローパスフィルタによって平滑化さ
れ、制御信号１５５の電圧を下げる。その時の制御信号
１５５の電圧の変化量は、そのパルス幅と、ＮＭＯＳ素
子７１３、７２３（または／および）７３３に流れる電
流値と、容量素子７０１および７０２の容量値によって
決まる。ＮＭＯＳ素子７３３に流れる電流はＮＭＯＳ素
子７２３に流れる電流の約２倍、ＮＭＯＳ素子７２３に
流れる電流はＮＭＯＳ素子７１３に流れる電流の約２倍
であるから、制御信号１５５の電圧の変化量は６６１、
６７１、６８１に加わる信号が表わす２進数の数値に比
例した大きさとなり、ＮＭＯＳ素子７１３に流れる電流
によって決まる制御信号１５５の電圧の変化量が制御の
最小単位に相当する。６６２、６７２（または／およ
び）６８２に補数を表わすパルスが加わった場合も同様
である。また、ＮＭＯＳ素子７１３に流れる電流とＰＭ
ＯＳ素子７１４に流れる電流がほぼ同じであるから、制
御信号１５５の電圧を上昇させる時の制御の最小単位と
下降させる時の制御の最小単位もほぼ等しくなる。

【００２５】なお、制御信号１５５の電圧を例えば０．
１ｍＶ単位で制御しようとした場合、仮に図６のゲート
回路群６０３および６０４が発生するパルスの幅を約１
ｎｓ、容量素子７０１および７０２の容量値の和を約１
００ｐＦ程度とすると、ＮＭＯＳ素子７１３に流れる電
流は約１０μＡ程度に絞らなければならない。しかしな
がら、仮にゲート長が０．５μｍのＭＯＳ素子を製作す
るプロセスを使った場合、通常のＮＭＯＳ素子ではゲー
ト幅を約１μｍに絞っても１００μＡ程度以上の電流が
流れるので、通常のＮＭＯＳ素子よりゲート長を長くし
て電流を絞ることも必要である。ＮＭＯＳ素子７２３、
７３３およびＰＭＯＳ素子７１４、７２４、７３４につ
いても同様である。

【００２６】図８は、波形鈍化回路１０６の具体的な回
路構成の一実施例を示した図である。図８において、８
０１および８０３はＮＭＯＳ素子、８０２および８０４
はＰＭＯＳ素子、８２１および８２２は容量素子、８１
１および８１２は抵抗素子である。また、７６０および
７６１にはマイナス側の電源、７７０および７７１には
プラス側の電源を加えるが、図７の場合と同様に、７６
１および７７１に加える電源は、他の論理回路等の動作
により発生するノイズの影響を受けにくいような方法
で、特に安定な電源を加えるのが望ましい。

【００２７】図８の回路は、位相比較回路１０１の出力
１５１に対応して同じ論理値の信号８６２と反転信号８
６１を電圧制御発振器１０７に送る回路であるが、この
回路は、電圧制御発振器１０７に加える信号が急峻に変
化するのを防ぐことと、他の論理回路等の動作によって
７６０または７７０の電源が揺れた時に電圧制御発振器
１０７に加える信号８６１および８６２の揺れを低減す
ることを目的として設けた回路である。ただし、この回
路は、位相比較回路１０１の出力１５１の変化をなるべ
く早く電圧制御発振器１０７に伝える必要があるので、
容量素子８２１または８２２と抵抗素子８１１または８
１２が構成するローパスフィルタの時定数は図７のチャ
ージポンプ回路の場合に較べてかなり短くする必要があ
る。また、８６１および８６２の信号の電圧変動による
影響は、図７の１５５の信号の電圧変動による影響より
はるかに小さいので、場合によっては容量素子８２１お
よび８２２と抵抗素子８１１および８１２が構成するロ
ーパスフィルタは省略して８５０および８５１の信号を
電圧制御発振器１０７に直接加える構成も有り得る。

【００２８】図９は、電圧制御発振器１０７の具体的な
回路構成の一実施例を示した図である。図９において９
０１〜９０５、９２０〜９２５、９４１、９４２および
９４４はＮＭＯＳ素子、９１１〜９１５、９３０〜９３
５、９４０、９４３および９４５はＰＭＯＳ素子であ
る。また、図７や図８と同様に７６１にはマイナス側の
電源、７７１にはプラス側の電源を加えるが、これらの
電源は他の論理回路等の動作により発生するノイズの影
響を受けにくいような方法で、特に安定な電源を加える
のが望ましい。図９の回路は、ＮＭＯＳ素子９０１〜９
０５とＰＭＯＳ素子９１１〜９１５が構成するリングオ
シレータが発振し、その出力１５７を次段の分周回路１
０８に加えるようになっている。このリングオシレータ
の発振周波数はＮＭＯＳ素子９２１〜９２５とＰＭＯＳ
素子９３１〜９３５に流れる電流によって制御される
が、その電流はＮＭＯＳ素子９４１および９４２とＰＭ
ＯＳ素子９４０および９４３によって制御され、更にそ
の電流は１５５に加えられる制御電圧によって制御され
る。すなわち、１５５に加えられる制御電圧が下がる
と、ＰＭＯＳ素子９４０に流れる電流が増加し、ＮＭＯ
Ｓ素子９４１に同じ電流が流れるまで９５０の電圧が上
昇してＮＭＯＳ素子９２１〜９２５に流し得る電流が増
加する。更にこの時、ＮＭＯＳ素子９４２に流れる電流
も増加し、ＰＭＯＳ素子９４３に同じ電流が流れるまで
９５１の電圧が下降してＰＭＯＳ素子９３１〜９３５に
流し得る電流も増加する。ＮＭＯＳ素子９２１〜９２５
に流し得る電流とＰＭＯＳ素子９３１〜９３５に流し得
る電流が増加すると、ＮＭＯＳ素子９０１〜９０５とＰ
ＭＯＳ素子９１１〜９１５が構成するリングオシレータ
の発振周波数が高くなる。逆に１５５に加えられる制御
電圧が上がると、ＮＭＯＳ素子９０１〜９０５とＰＭＯ
Ｓ素子９１１〜９１５が構成するリングオシレータの発
振周波数は低くなる。また、８６１に加えられる信号が
ハイレベルになり、８６２に加えられる信号がローレベ
ルになると、ＮＭＯＳ素子９４４とＰＭＯＳ素子９４５
が導通して、ＮＭＯＳ素子９２１とＰＭＯＳ素子９３１
に流れる電流にはそれぞれＮＭＯＳ素子９２０とＰＭＯ
Ｓ素子９３０に流れる電流が加勢され、ＮＭＯＳ素子９
０１〜９０５とＰＭＯＳ素子９１１〜９１５が構成する
リングオシレータの発振周波数は若干高くなる。従っ
て、８６１および８６２に加えられる信号（すなわち、
位相比較回路１０１の出力１５１によって決まる信号）
によってもリングオシレータの発振周波数を制御でき
る。なおその時の制御の強さは、ＮＭＯＳ素子９２１〜
９２５の大きさとＮＭＯＳ素子９２０の大きさの比やＰ
ＭＯＳ素子９３１〜９３５の大きさとＰＭＯＳ素子９３
０の大きさの比によって決まるが、図２の説明で前述し
たように、この制御の強さは制御パルス発生回路１０４
による制御の最小単位の２倍以上（望ましくは数倍以
上）になるように設定しておくのが望ましい。ただし、
この制御による発振周波数の変化分が安定後のジッタの
大きさを決めるので、これが目標とするジッタの大きさ
を超えないように設定しなければならない。従って、制
御パルス発生回路１０４による制御の最小単位は、可能
な限り小さくすることが望ましい。

【００２９】図１０は、分周回路１０８の具体的な回路
構成の一実施例を示した図である。図１０において、１
００１〜１００５および１０１１〜１０１４はレベルセ
ンス型のフリップフロップ、１０２１〜１０２４はエッ
ジトリガ型のフリップフロップ、１０３１〜１０４２は
ゲート回路である。図１０の回路は、電圧制御発振器１
０７の出力１５７をバッファ用のゲート回路１０４０で
受け、これを分周した信号１０５１〜１０５３を出力す
るようになっている。この内、１０５１は１５７に入力
される信号を２分周した信号、１０５２はその反転信
号、１０５３は更にそれを４分周（すなわち、１５７に
入力される信号を８分周）した信号である。バッファ用
のゲート回路１０４０で受けた信号は、更に他のバッフ
ァ用のゲート回路１０４１または１０４２を介して各フ
リップフロップのクロック信号１０７１または１０７２
として供給されるようになっているが、フリップフロッ
プ１０１１〜１０１４および１０２１〜１０２４には全
て同じ相の信号が供給され、フリップフロップ１００１
〜１００５にはこれとは逆の相の信号が供給される。そ
して、フリップフロップ１００１および１０１１の間で
２分周、フリップフロップ１００２、１００３および１
０１２の間で更に２分周、フリップフロップ１０１３、
１００４、１００５および１０１４の間で更に２分周が
行なわれ、フリップフロップ１０２１〜１０２４によっ
てクロック信号１０７２に同期して出力される。図１０
の分周回路は、フリップフロップ１００１〜１００５と
逆相のクロックで動くフリップフロップ１０１１〜１０
１４の間が、ファンイン数２以下のゲート回路を必ず１
段介して接続されているので、フリップフロップ１００
１〜１００５に加えるクロック信号１０７１とフリップ
フロップ１０１１〜１０１４に加えるクロック信号１０
７２を丁度半周期ずらせた状態にしたときが最も動作マ
ージンが広くなり、従ってこれらのフリップフロップに
加えるクロック信号の配線設計が容易である。

【００３０】図１１は、図７〜９のチャージポンプ回路
や波形鈍化回路、電圧制御発振器等に使用する安定な電
源７６１や７７１について、その具体的な供給方法の一
実施例を示した図である。図１１において、１１０１は
本発明のＰＬＬ回路を搭載するＬＳＩチップ、１１０２
はそのＬＳＩチップを搭載するＬＳＩパッケージ、１１
０３はそのＬＳＩパッケージを含む多数のＬＳＩパッケ
ージやその他の部品を搭載する配線基板を示す。また、
１１１１〜１１１５は電源電圧の揺れを抑えるために設
けた容量素子（いわゆるパスコン）、１１２１〜１１３
２は配線に伴って必然的に生じる誘導性素子（いわゆる
寄生インダクタンス）、１１４１〜１１４４は配線に伴
って必然的に生じる抵抗性素子（いわゆる配線抵抗）で
ある。外部から供給される電源は、１１６０にマイナス
側を受け、１１７０にプラス側を受ける。ＬＳＩチップ
１１０１の内部に設ける図７〜図９の回路の電源は、７
６０、７７０、７６１および７７１から供給する。ＬＳ
Ｉチップ１１０１の内部の他の回路の電源は、７６０お
よび７７０から供給する。配線基板１１０３内の他のＬ
ＳＩチップやその他の部品の電源は、１１６１および１
１７１から同じような回路を介して供給する。

【００３１】７６０および７７０から電源供給を受ける
回路は多数あるため、回路動作に伴う電源電流値の変動
が大きくなる。更に、入力信号に応じて種々の動作をす
るため、更に大きな電源電流値の変動が突発的に生じる
場合がある。この電流値の変動に起因して、寄生インダ
クタンス１１２３、１１２４、１１２７、１１２８等に
発生する起電力等が電源電圧変動となって、７６０およ
び７７０から電源供給を受ける回路に影響を及ぼす。こ
れに対し、７６１および７７１から電源供給を受ける回
路は図７〜９の回路のみであり、これらの回路に流れる
電源電流は微小でかつ時間変化が非常に小さい。すなわ
ち、図７〜９の回路の中では図９の電圧制御発振器が７
６１および７７１から供給される電源電流の殆どを消費
するが、この回路に流れる電流は、時間変化の殆ど無い
定常電流が流れる部分（ＰＭＯＳ素子９４０およびＮＭ
ＯＳ素子９４１からなる部分とＰＭＯＳ素子９４３およ
びＮＭＯＳ素子９４２からなる部分）と、常に１つの電
流パスしか切り替わらずかつ常にいずれか１つの電流パ
スが切り替わるリングオシレータの部分（ＰＭＯＳ素子
９１１〜９１５およびＮＭＯＳ素子９０１〜９０５から
なる部分）のみであるため、電源電流値の時間変動は非
常に小さくなる。従って、図１１に示すように７６０お
よび７７０に供給する電源と７６１および７７１に供給
する電源を配線基板１１０３上で分離してＬＳＩパッケ
ージ１１０２には別々に供給することにより、配線基板
１１０３上のパスコン１１１３を７６１および７７１に
供給する電源専用に設けることができる。ＬＳＩチップ
内のパスコン１１１１や１１１２はその容量値を大きく
することが難しいため、配線基板１１０３上のパスコン
１１１３を７６１および７７１に供給する電源専用に設
けることにより安定な電源を供給することができる。

【００３２】以上、本発明の一実施例について述べた
が、この他にも種々の構成方法が有り得る。例えば、図
１２はチャージポンプ回路１０５の他の実施例を示した
回路図である。図１２において、１２０１は抵抗素子、
１２０２および１２０３はＮＭＯＳ素子、１２０４はＰ
ＭＯＳ素子である。また、７０１〜７３４はそれぞれ図
７の７０１〜７３４と同じ目的の容量素子、抵抗素子、
ＮＭＯＳ素子およびＰＭＯＳ素子であり、１５５、６６
１〜６８２、７６０〜７７１はそれぞれ図７の１５５、
６６１〜６８２、７６０〜７７１と同じ信号および電源
である。図１２において、抵抗素子１２０１およびＮＭ
ＯＳ素子１２０２はＮＭＯＳ素子７１３、７２３、７３
３および１２０３のゲート端子に加える制御電圧を作る
回路を構成し、ＮＭＯＳ素子１２０３およびＰＭＯＳ素
子１２０４はＰＭＯＳ素子７１４、７２４、７３４のゲ
ート端子に加える制御電圧を作る回路を構成する。ＮＭ
ＯＳ素子７１３、７２３および７３３のゲート幅の比を
１：２：４とし、ＰＭＯＳ素子７１４、７２４、７３４
および１２０４のゲート幅の比をＮＭＯＳ素子７１３、
７２３、７３３および１２０３のゲート幅の比と一致さ
せておけば、ＮＭＯＳ素子７１３とＰＭＯＳ素子７１４
に流れる電流はほぼ等しくなり、ＮＭＯＳ素子７２３お
よびＰＭＯＳ素子７２４に流れる電流はその約２倍、Ｎ
ＭＯＳ素子７３３およびＰＭＯＳ素子７３４に流れる電
流は更にその約２倍となる。また、図１２の回路を使え
ば、ＮＭＯＳ素子１２０２のゲート幅をＮＭＯＳ素子７
１３のゲート幅よりかなり大きくし抵抗素子１２０１の
抵抗値を大きくすることによってＮＭＯＳ素子７１３に
流れる電流を絞ることができるので、図７の場合のよう
にゲート長の長い特殊なＭＯＳ素子を使用しなくても微
小な電流を得ることができる。あるいは、図１２の回路
においてＮＭＯＳ素子７１３、７２３、７３３および１
２０３とＰＭＯＳ素子７１４、７２４、７３４および１
２０４にゲート長の長いＭＯＳ素子を使用すれば、更に
電流を絞って非常に細かい制御をすることも可能とな
る。

【００３３】また、図４にはカウンタ回路１０２の実施
例として４ビットのカウンタ回路を示したが、本発明に
使用可能なカウンタ回路は４ビットカウンタに限定され
るわけではない。このカウンタ回路のビット数を削減す
ると、記憶できる計数値の上限が小さくなるため位相調
整の動作を開始してから収束するまでの時間は長くなる
が、カウンタ回路１０２のほか制御パルス発生回路１０
４やチャージポンプ回路１０５を構成する素子の数を削
減することができる。図１３Ａ、図１３Ｂには、カウン
タ回路１０２として２ビットカウンタを使った場合の各
信号の時間変化の概念を、図２と同じ初期状態から始め
た場合について示す。なお、この図示は１枚の図には入
らないため、前半部分の図１３Ａと後半部分の図１３Ｂ
に分けて示す。この図に示すように、カウンタ回路が最
大カウント値に達すると位相比較回路１０１の比較結果
が反転してもチャージポンプ回路１０５の出力電圧が充
分には引き戻されなくなるが、時間をかければ少しずつ
は安定後の電圧に近づくことがわかる。なお、図１３Ｂ
に示すようにチャージポンプ回路１０５の出力電圧の制
御の最小単位に相当する電圧分の振動が収まらない場合
もあるが、これは制御の最小単位を細かくすることによ
りその影響を低減できる。

【００３４】図１４および図１５は、カウンタ回路１０
２のビット数を更に削減して位相比較回路１０１の比較
結果が反転したか否かを検出するのみの回路に変えた場
合の１０２の回路と制御パルス発生回路１０４の具体的
な回路構成の一実施例を示した図である。この回路を使
えば、位相比較回路１０１が同一の比較結果を出力して
いる間はチャージポンプ回路１０５の出力電圧は制御の
最小単位に相当する分だけ変化するが、比較結果が反転
した時には変化しない。従って、チャージポンプ回路１
０５の出力電圧が安定するまでには時間がかかるが、回
路を構成する素子の数は削減できる。

【００３５】また、図９に示した電圧制御発振器１０７
の実施例では、位相比較回路１０１による直前の比較結
果によって発振周波数を制御する部分として、ＮＭＯＳ
素子９２０および９４４によってＮＭＯＳ素子９０１に
流れる電流を増減する回路とＰＭＯＳ素子９３０および
９４５によってＰＭＯＳ素子９１１に流れる電流を増減
する回路があるが、いずれか一方のみとする構成も有り
得る。更に、電圧制御発振器１０７の動作を安定化させ
るために他の回路とは別系統の電源７６１および７７１
を供給することを前提に説明を進めたが、別系統で供給
することは必須ではなく、他の回路と共通の電源７６０
および７７０を供給するような構成も有り得る。

【００３６】周波数比較回路の他の実施例を図１６に示
す。図１６において、５５０および５６０は周波数比較
の対象となる２つの入力信号、５５３は入力信号５５０
の方が周波数が高いと検知した時にパルスを出力する信
号、５６３は入力信号５６０の方が周波数が高いと検知
した時にパルスを出力する信号である。また、５０３お
よび５１３はそれぞれＮＯＲ回路であり、この２つのＮ
ＯＲ回路は５５０および５６０を入力とし５５１および
５６１を出力とするＳ−Ｒ型のフリップフロップ１６０
０を構成する。５０４および５１４はそれぞれ５５０ま
たは５６０の信号の立ち上がりに同期して５５１または
５６１の信号を取り込むエッジトリガ型のフリップフロ
ップである。

【００３７】フリップフロップ５０４、５１４の出力側
の丸印はリセット出力（セット出力の反転出力）である
ことを示す。他の図においても同様である。図１６の回
路は、入力信号５５０の立ち上がりエッジと入力信号５
６０の立ち上がりエッジが交互に現われるか否かを検知
するように構成されている。

【００３８】図１６の回路の動作の一例を図１７に示
す。図１７において、５５０〜５６３は図１６の同じ符
号で示す信号の電圧の変化を表わす。図１７に示すよう
に、入力信号５５０と５６０が略一定の周波数で繰り返
すほぼ同じ時間幅のパルスである場合、そのパルスが交
互に現われている間は、入力信号５５０が立ち上がる直
前には５５１の信号はハイレベルで５６１の信号はロー
レベルであり、入力信号５６０が立ち上がる直前には５
５１の信号はローレベルで５６１の信号はハイレベルで
ある。従ってこの間は、５５３と５６３の信号は共にロ
ーレベルである。

【００３９】ところが、図１７に示すように例えば入力
信号５５０の方が入力信号５６０より周波数が高い場
合、何サイクルかの間には入力信号５５０のパルスが２
回連続して現われるサイクルが必ず存在する。その２回
目のパルスが立ち上がる直前には５５１の信号はローレ
ベルで５６１の信号はハイレベルとなっている。従っ
て、２回目のパルスの次のサイクルには５５３の信号は
ハイレベルとなる。逆に入力信号５５０の方が入力信号
５６０より周波数が低い場合には、入力信号５６０のパ
ルスが２回連続して現われるサイクルが存在し、その２
回目のパルスの次のサイクルには５６３の信号がハイレ
ベルとなる。５５３と５６３の信号が長時間に渡って共
にローレベルを保つ場合は、入力信号５５０と５６０の
周波数がほぼ等しい場合である。これにより入力信号５
５０と５６０の周波数を比較することができる。

【００４０】本発明による周波数比較回路の他の実施例
を図１８に示す。図１８において、５０３および５１３
はそれぞれＮＡＮＤ回路であり、この２つのＮＡＮＤ回
路がＳ−Ｒ型のフリップフロップ１６００を構成する。
５０４および５１４はそれぞれ５５０または５６０の信
号の立ち下がりに同期して５５１または５６１の信号を
取り込むエッジトリガ型のフリップフロップである。図
１８の回路は図１６の回路と相補な関係にあり、図１８
の回路の場合、５５０および５６０と５５１および５６
１の信号に対しては図１６の場合と極性が逆の同じ動作
をする。ただし、５５３および５６３の信号については
図１６の場合と同じ極性で動作し、入力信号５５０と５
６０の周波数がほぼ等しい場合には共にローレベルを保
ち、異なる場合には周波数の高い方に対応する側にハイ
レベルのパルスが現われるように構成されている。

【００４１】本発明による周波数比較回路の他の実施例
を図１９に示す。図１９において、５０１は奇数段のイ
ンバータ回路群、５０２はＮＯＲ回路である。これらの
回路は入力信号１５０の立ち下がりエッジに起動されて
インバータ回路群５０１の遅延時間に相当する時間幅の
パルスを出力するエッジ検出回路１９００を構成する。
同様に、５１１は奇数段のインバータ回路群、５１２は
ＮＯＲ回路であり、これらの回路は入力信号１６０の立
ち下がりエッジに起動されてインバータ回路群５１１の
遅延時間に相当する時間幅のパルスを出力するエッジ検
出回路１９１０を構成する。図１９の回路の右半分は図
１６の回路と同じ構成である。

【００４２】図１６の実施例では、５５０および５６０
に入力されるパルス信号の時間幅がほぼ等しい時には問
題無いが、２つの入力信号の周波数が近い場合にその時
間幅が異なると、正確に比較されない場合が有り得る。
図１９の実施例はこの問題を解消した構成の例であり、
１５０もしくは１６０に極端に時間幅の短いパルス信号
が入力されない限り、それぞれの信号の立ち下がりエッ
ジに起動されてほぼ等しい時間幅のパルス信号が５５０
もしくは５６０の信号として現われる。従って、１５０
および１６０に入力される信号の時間幅が異なる場合で
も、その立ち下がりエッジのみに基づいて正確な周波数
比較をすることができる。

【００４３】本発明による周波数比較回路の他の実施例
を図２０に示す。図２０の回路は図１９の回路と相補な
関係にあり、５０２および５１２はそれぞれＮＡＮＤ回
路、図２０の回路の右半分は図１８の回路と同じ構成で
あり、インバータ回路群は図１９と同じである。図２０
の回路を使えば、１５０および１６０に入力される信号
の立ち上がりエッジのみに基づいて正確な周波数比較を
することができる。

【００４４】本発明による周波数比較回路の他の実施例
を図２１に示す。図２１の回路は、図２０の回路にイン
バータ回路５００を付加した構成であり、１５０に入力
される信号の立ち下がりエッジと１６０に入力される信
号の立ち上がりエッジが交互に現われるか否かを検知す
ることにより周波数を比較するような構成になってい
る。これにより、比較対象となる２つの信号の周波数と
位相がほぼ一致している時に周波数が一致していないこ
とを示す信号が誤って出力されることはなくなる。すな
わち、周波数比較回路をＰＬＬ回路等の制御に使う場
合、比較対象となる２つの信号は定常状態において位相
がほぼ一致するため、１５０および１６０に入力される
信号はほぼ同時に現われることになる。すると、位相比
較回路が例えば両方の信号の立ち上がりエッジ同士の早
遅関係を比較するように構成され、これが一致するよう
にＰＬＬ回路が構成されている場合、周波数比較回路を
両方の信号の立ち上がりエッジが交互に現われるか否か
を検知するように構成すると、定常状態においては両方
の信号はほぼ同時に立ち上がるため、たとえ周波数が一
致してもわずかなノイズによっていずれかの信号が２回
連続して立ち上がり、周波数が一致していないことを示
す信号が出力される恐れがある。図２１の実施例はこれ
を解決した構成である。すなわち、２つの信号の立ち上
がりエッジが同時に現われる時には一方の信号の立ち上
がりエッジと他方の信号の立ち下がりエッジは必ず交互
に現われるため、２つの信号の周波数と位相が一致して
いる時に周波数が一致していないことを示す信号が誤っ
て出力されることはなくなる。

【００４５】前述の図５の実施例は、図１９の回路にイ
ンバータ回路５００を付加した構成であり、１５０に入
力される信号の立ち上がりエッジと１６０に入力される
信号の立ち下がりエッジが交互に現われるか否かによっ
て周波数を比較するような構成になっている。この構成
でも、図２１と同様に比較対象となる２つの信号の周波
数と位相がほぼ一致している時に周波数が一致していな
いことを示す信号が誤って出力されることはなくなる。
なお、位相比較回路が一方の信号の立ち上がりエッジと
他方の信号の立ち下がりエッジの早遅関係を比較するよ
うに構成されている場合は、周波数比較回路は図１６〜
２０のように両方の信号の同じ側のエッジが交互に現わ
れるか否かを観測するように構成しても良いことは言う
までもない。

【００４６】本発明による周波数比較回路の他の実施例
を図２２に示す。図２２の回路は、図１９の回路にイン
バータ回路２２００および２２１０を付加した構成であ
る。フリップフロップ５０４および５１４の動作速度が
遅い（具体的にはホールドタイムが長い）場合には、５
５０もしくは５６０の信号が立ち上がってから５５１も
しくは５６１の信号が立ち下がるまでの間にフリップフ
ロップ５０４もしくは５１４の状態が確定しない恐れが
ある。この場合には図２２に示すようにインバータ回路
２２００および２２１０等をフリップフロップ５０４お
よび５１４の前に付加して５５１および５６１の信号を
遅らせ、フリップフロップの状態が確定してから入力が
変化するように構成する。図１９以外の周波数比較回路
についても、必要に応じてこのようにフリップフロップ
５０４および５１４の前にインバータ回路等を付加す
る。

【００４７】本発明によるＰＬＬ回路の他の実施例を図
２３に示す。図２３において、制御パルス発生回路２３
０４、チャージポンプ回路２３０５、電圧制御発振器２
３０７は、図１の制御パルス発生回路１０４、チャージ
ポンプ回路１０５、電圧制御発振器１０７とはそれぞれ
その内部構成は異なるが、位相比較回路１０１、周波数
比較回路１０３および回路の右側半分の分周回路１０８
以降の回路は図１の対応する回路と同じでよい。また、
制御パルス発生回路２３０４、チャージポンプ回路２３
０５、電圧制御発振器２３０７の構成については、それ
ぞれ図２４〜２６に示す。図２３の実施例と図１の実施
例の主な違いは、制御パルス発生回路２３０４における
制御方法を変更しカウンタ回路１０２を不要とした点で
ある。また、図２３の実施例では電圧制御発振器２３０
７として１５５の制御電圧が高くなるほど発振周波数が
高くなる回路を使用する例を示した。

【００４８】図２３の実施例に使う制御パルス発生回路
２３０４の構成を図２４に示す。図２４において、２４
００〜２４０３はエッジトリガ型のフリップフロップ、
２４１０はＮＯＲ回路、２４１１はインバータ回路、２
４１３は排他的ＮＯＲ回路、２４１４はＮＡＮＤ回路、
２４１２および２４１５はＯＲ−ＮＡＮＤ型の複合ゲー
ト回路、２４１６および２４１７はＡＮＤ−ＮＯＲ型の
複合ゲート回路、その他の構成要素は図６の回路の構成
要素と同じである。

【００４９】次に図２４の制御パルス発生回路の動作を
説明する。周波数比較回路の出力１５３がリファレンス
信号とフィードバック信号の周波数が異なることを示し
ている間は、位相比較回路の出力１５１の状態にかかわ
らず、図２４の制御パルス発生回路の出力１５４にはフ
ィードバック信号の周波数をリファレンス信号の周波数
に近づけるようなパルスが出力されるように構成されて
いる。例えば、リファレンス信号の周波数よりフィード
バック信号の周波数の方が低いことを示す信号５５３が
ハイレベルになると次のサイクルではフリップフロップ
６１６の出力がハイレベルとなり、チャージポンプ回路
の出力電圧を上げる信号６６２にパルスが出力される。
その時にはフリップフロップ２４０３はＮＯＲ回路２４
１０を介してリセットされているため、その出力２４５
０はローレベルとなりフリップフロップ６１５の出力も
ローレベルとなって、チャージポンプ回路の出力電圧を
下げる信号６６１はローレベルに固定される。逆にリフ
ァレンス信号の周波数よりフィードバック信号の周波数
の方が高いことを示す信号５６３がハイレベルになる
と、チャージポンプ回路の出力電圧を下げる信号６６１
にパルスが出力され、６６２はハイレベルに固定され
る。

【００５０】また、その後リファレンス信号とフィード
バック信号の周波数が異なることを示す信号１５３が両
方ともローレベルになると、その直後にはチャージポン
プ回路の出力電圧を変化させる信号１５４は出力されな
いが、その状態で位相比較回路の出力１５１が２回以上
反転するとフィードバック信号の位相をリファレンス信
号の位相に近づけるようなパルスが出力されるように構
成されている。すなわち、周波数が異なることを示す信
号１５３のいずれか（すなわち５５３もしくは５６３）
がハイレベルの間はフリップフロップ２４０２および２
４０３は共にリセットされているが、その後１５３が両
方ともローレベルになると、フリップフロップ２４０２
および２４０３のリセットが解除されるとともに、フリ
ップフロップ２４００には位相比較回路の出力１５１が
記憶され、フリップフロップ２４０１には１サイクル前
の位相比較回路の出力１５１が記憶される状態となる。
従って、同じ比較結果が続いている間はフリップフロッ
プ２４００および２４０１には同じ内容が記憶されてい
るため、排他的ＮＯＲ回路２４１３の出力はハイレベル
となってフリップフロップ２４０２および２４０３の出
力は保持される。

【００５１】ところが位相比較回路の出力１５１が反転
すると、その１サイクル後にはフリップフロップ２４０
０および２４０１には異なる内容が記憶された状態にな
り、排他的ＮＯＲ回路２４１３の出力がローレベルとな
ってフリップフロップ２４０２の出力はローレベルにな
る。更にその後もう一度位相比較回路の出力１５１が反
転すると、その１サイクル後には再び排他的ＮＯＲ回路
２４１３の出力がローレベルとなり、フリップフロップ
２４０３から複合ゲート回路２４１６および２４１７に
出力される信号２４５０がハイレベルとなる。以後は、
位相比較回路の出力１５１がハイレベル（すなわち、リ
ファレンス信号よりフィードバック信号の位相のほうが
早い）の状態が連続するとフリップフロップ２４００お
よび２４０１の記憶内容がローレベルとなってチャージ
ポンプ回路の出力電圧を下げる信号６６１にパルスが出
力され、位相比較回路の出力１５１がローレベルの状態
が連続するとチャージポンプ回路の出力電圧を上げる信
号６６２にパルスが出力されるようになる。また、この
時に位相比較回路の出力１５１が毎サイクル反転するよ
うな状態が続くと、フリップフロップ２４００および２
４０１の出力が常に異なるため複合ゲート回路２４１６
および２４１７の出力は共にハイレベルとなり、６６１
および６６２はそれぞれローレベルおよびハイレベルに
固定される。ただし、上記のいずれかの段階で１回でも
５５３もしくは５６３の信号がハイレベル（すなわち、
周波数比較回路がリファレンス信号とフィードバック信
号の周波数が異なることを検知した状態）になると、フ
リップフロップ２４０２および２４０３がリセットされ
た状態に戻る。

【００５２】周波数が異なることを示す信号１５３が出
力されなくなった後、位相比較回路の出力１５１が２回
以上反転するまでチャージポンプ回路の出力電圧を変化
させない理由は次の通りである。周波数比較回路を図５
や図２１に示したようにリファレンス信号とフィードバ
ック信号の互いに反対側のエッジが交互に現われるか否
かを検知するように構成した場合、周波数が異なること
を示す信号がハイレベルになった時は位相がほぼ半サイ
クルずれた時でもある。一方、リファレンス信号とフィ
ードバック信号の周波数がある程度近付くと、周波数が
異なることを示す信号は何サイクルか毎にしか出力され
なくなる。すると、周波数が異なることを示す信号がロ
ーレベルになった直後は位相がほぼ半サイクルずれた状
態の直後でもあり、その時には周波数の低い側の信号の
方が位相が早いことになる。従って、この時の位相比較
結果に基づいてチャージポンプ回路の出力電圧を制御す
ると、かえって周波数を遠ざけるような制御がかかるこ
とになる。しかしながら、周波数比較結果がローレベル
に固定されたまま位相比較結果のみが反転した時は、位
相がほぼ一致している状態で早遅関係が逆転したと考え
られる。従って、その後は必ず周波数の高い側が早くな
り、その時から位相比較結果に基づいてチャージポンプ
回路の制御を開始すれば、必ず周波数を近づけるような
制御がかかる。なお、リファレンス信号とフィードバッ
ク信号の周波数の差が１０％前後の時には、周波数比較
結果がハイレベルからローレベルになった直後に位相比
較結果が反転することもある。すると、周波数が異なる
ことを示す信号がローレベルになった直後に（すなわち
位相ががほぼ半サイクルずれた状態で）位相比較結果が
１回反転することになる。従って、位相がほぼ一致して
いる状態で早遅関係が逆転した時点と確実に保証できる
のは、位相比較結果が２回以上反転した後である。従っ
て、位相比較回路の出力が２回反転してからチャージポ
ンプ回路の出力電圧の制御を開始する。

【００５３】また、リファレンス信号とフィードバック
信号の周波数がほぼ一致している時には、何サイクルか
に渡って一方の立ち上がりエッジと他方の立ち下がりエ
ッジがほぼ同時に現われることもあり、その時には周波
数が異なることを示す信号が連続してハイレベルになる
こともある。また、多くの場合はその間に位相比較結果
が反転する。その場合には、周波数が異なることを示す
信号がローレベルになった後に最初に位相比較結果が反
転した時点ですでに位相がほぼ一致しているため、２回
反転するのを待ってからチャージポンプ回路の制御を開
始すると収束するまでに長い時間がかかることになる。
これを防ぐため、図２４の回路では周波数が異なること
を示す信号１５３のいずれかがハイレベルの間はフリッ
プフロップ２４００はその前の記憶内容を保持するよう
に構成し、周波数が異なることを示す信号１５３のいず
れかがハイレベルの間に位相比較結果が反転した場合に
は、周波数が異なることを示す信号１５３がローレベル
になるまで反転する前の比較結果を保持するように構成
した。これにより、周波数が異なることを示す信号がハ
イレベルの間に反転した分が１回目としてカウントさ
れ、最初に位相比較結果がほぼ一致した時からチャージ
ポンプ回路の制御が開始され効率良く収束することにな
る。

【００５４】図２５は、チャージポンプ回路２３０５の
具体的な回路構成の一実施例を示した図である。図２５
において、２５０１はＮＭＯＳ素子、２５０２はＰＭＯ
Ｓ素子、２５００は抵抗素子、２５０３および２５０４
は容量素子、その他の素子は図７の素子と同じである。
図２５の回路では、ＰＭＯＳ素子２５０２および抵抗素
子２５００およびＮＭＯＳ素子２５０１には常に一定の
電流が流れ、その時にＮＭＯＳ素子２５０１のゲート電
極にかかる電圧とＰＭＯＳ素子２５０２のゲート電極に
かかる電圧がそれぞれＮＭＯＳ素子７１３とＰＭＯＳ素
子７１４のゲート電極にかかる。従って、抵抗素子２５
００の抵抗値を大きな値（例えば数ＫΩ〜数百ＫΩ）に
設定し、ＮＭＯＳ素子２５０１やＰＭＯＳ素子２５０２
のゲート幅をＮＭＯＳ素子７１３やＰＭＯＳ素子７１４
のゲート幅よりはるかに大きく（例えば数倍〜数百倍）
なるように設定すれば、ＮＭＯＳ素子７１３やＰＭＯＳ
素子７１４に流れ得る電流を１μＡ程度に絞ることがで
きる。この状態で６６２もしくは６６１の信号として時
間幅が１ｎｓ程度以下のパルスが現われ、その間だけＰ
ＭＯＳ素子７１２もしくはＮＭＯＳ素子７１１が導通す
ると、その間にＰＭＯＳ素子７１２を介して容量素子７
０１へ流入しもしくは容量素子７０１からＮＭＯＳ素子
７１１を介して流出する電荷量は１ｆＣ程度以下に抑え
ることができる。従って、容量素子７０１の容量値を１
０〜１００ｐＦ程度に設定しておけば、７５０のノード
の電圧変化は１００μＶ程度以下に抑えることができ
る。この電圧が抵抗素子７０４および容量素子７０２に
よるローパスフィルタで平滑化され、１５５の制御電圧
として電圧制御発振器２３０７に加えられる。抵抗素子
７０４および容量素子７０２によるローパスフィルタの
時定数は、定常状態における電圧制御発振器２３０７の
発振周期と同じ程度にしておけば、この制御によって電
圧制御発振器２３０７の動作が不安定になることはな
い。

【００５５】図２６は、電圧制御発振器２３０７の具体
的な回路構成の一実施例を示した図である。図２６の電
圧制御発振器は、図９の電圧制御発振器の一部を抜き出
した構成であり、１５５の制御電圧をＮＭＯＳ素子９２
１〜９２５や９４２のゲート電極に直接加えるような構
成になっている。また図２６の電圧制御発振器では、位
相比較回路１０１の出力１５１により発振周波数を直接
制御する部分は、ＰＭＯＳ素子９３０および９４５によ
る部分のみとしＮＭＯＳ素子による部分を除いた構成に
なっている。この回路は、１５５の制御電圧が高くなる
と、ＮＭＯＳ素子９２１〜９２５に流れ得る電流が増加
するとともに、ＰＭＯＳ素子９３１〜９３５のゲート電
極９５１の電圧が低くなってＰＭＯＳ素子９３１〜９３
５に流れ得る電流も増加する。すると、ＮＭＯＳ素子９
０１〜９０５やＰＭＯＳ素子９１１〜９１５に流れる電
流が増加してスイッチングに要する時間が短縮され発振
周波数が高くなる。すなわち、１５５の制御電圧が高く
なるほど発振周波数が高くなる。

【００５６】さらにこの回路は、１５１の信号がハイレ
ベルからローレベルになるとＰＭＯＳ素子９４５が導通
し、ＰＭＯＳ素子９３０に流れる電流がＰＭＯＳ素子９
１１に流れる電流に加算されてその分だけ発振周波数が
高くなる。１５５の制御電圧の変化によって発振周波数
を変化させる制御はチャージポンプ回路を介して行われ
るため位相比較結果や周波数比較結果が現われてから制
御の効果が出るまでにある程度の時間がかかるのに対
し、位相比較回路の出力である１５１の信号による直接
制御は比較結果が現われた直後から発振周波数が変化す
る。従って、１５１の信号を変化させることによる高速
な発振周波数の制御の大きさがチャージポンプ回路の１
パルス当たりに対する発振周波数の変化の大きさの少な
くとも２倍以上（望ましくは数倍以上）になるように設
計しておけば、１５５の制御電圧の変化による発振周波
数の制御は定常状態においては平滑化されることにな
る。

【００５７】図２７は、電圧制御発振器２３０７の他の
実施例を示した図である。図２７において、２７００は
容量素子、２７０１はＮＭＯＳ素子、２７０２はＰＭＯ
Ｓ素子、２７０４はインバータ回路である。また、他の
素子は図２６の素子と同じである。この回路は、１５５
の制御電圧による発振周波数の制御動作は図２６と同様
である。一方、この回路の１５１の信号による発振周波
数の制御は、ＮＭＯＳ素子９０２およびＰＭＯＳ素子９
１２が駆動する負荷の重さを変えることによって行な
う。すなわち、１５１の信号がローレベルからハイレベ
ルになるとＮＭＯＳ素子２７０１およびＰＭＯＳ素子２
７０２は導通し容量素子２７００による容量がＮＭＯＳ
素子９０２およびＰＭＯＳ素子９１２が駆動する負荷に
加算され、その分だけ発振周波数が低くなる。このよう
に、電圧制御発振器内の一部のＭＯＳ素子が駆動する負
荷の重さを変えることによって発振周波数を制御するこ
ともできる。

【００５８】図２８は、電圧制御発振器２３０７の他の
実施例を示した図である。図２８において、２８０１は
抵抗素子、２８０２は容量素子であり、他の素子は図２
６と同じである。この回路は、図２６の回路において電
源電圧が急に変化した時に発振周波数が急に変化するの
を抑えることを目的としている。すなわち、図２６の回
路において７６１と７７１の間の電源電圧が変化すると
ＰＭＯＳ素子９４３およびＮＭＯＳ素子９４２を流れる
電流が若干変化する。すると、ＰＭＯＳ素子９４３のゲ
ートソース間電圧（すなわち９５１のノードと７７１の
電源の間の電圧）も若干変化する。この電圧はＰＭＯＳ
素子９３０〜９３５のゲートソース間電圧でもあり、従
ってＰＭＯＳ素子９３０〜９３５に流れ得る電流も変化
する。これが、電源電圧変動による発振周波数変動の原
因となる。

【００５９】図２８の回路は、抵抗素子２８０１と容量
素子２８０２が構成するローパスフィルタによってＰＭ
ＯＳ素子９３０〜９３５のゲートソース間電圧の変化を
平滑化し、ＰＭＯＳ素子９３０〜９３５に流れ得る電流
を急には変化させないような構成になっている。このよ
うに構成すれば、７６１と７７１の間の電源電圧が急に
変化しても発振周波数が急に変化することは抑制され、
発振周波数が徐々に変化していく間に位相比較回路の出
力に基づく制御がかかり、発振周波数の変化を補正する
ことが可能である。

【００６０】図２９は、電圧制御発振器２３０７の他の
実施例を示した図である。この回路は、図２７の回路に
抵抗素子２８０１および容量素子２８０２を付加した構
成であり、図２８の実施例と同様に、電源電圧が急に変
化した時に発振周波数が急に変化するのを抑えた構成で
ある。図３０は、電圧制御発振器２３０７の電源電圧を
安定させるための電源供給方法について、他の実施例を
示した図である。この図において、３００１は容量素
子、３０１１および３０２１は抵抗素子、他の構成要素
は図１１の構成要素と同じである。本発明のＰＬＬ回路
のように、７６１および７７１から供給される電源電流
の直流成分が小さい場合、図３０に示すように抵抗素子
３０１１および３０２１を介して電源を供給しても、そ
の抵抗素子による電圧降下を小さくすることができる。
また、７６１および７７１から供給される電源電流の交
流成分の内の周期の長い成分が本発明のＰＬＬ回路のよ
うに小さい場合には、抵抗素子３０１１および３０２１
と容量素子３００１が構成するローパスフィルタによる
平滑化が行われ易い。よって、本発明のＰＬＬ回路で
は、図３０のような回路によって電圧制御発振器２３０
７の電源電圧を安定させることが容易である。

【００６１】

【発明の効果】以上述べたように、本発明によれば突発
的なノイズ等によって位相比較回路が誤った信号を出力
しても、大きな位相差が発生することはない。更に、本
発明によれば位相比較回路はどちらの信号が早いかを示
す信号を必ず出力するので、不感領域によるジッタは発
生しない。更に、本発明によれば１回の制御に対する発
振周波数の変化量はあらかじめ設計時に決めることがで
きるので、ジッタの大きさを設計時に予測しかつ必要な
まで低減することが可能である。更に、本発明によれば
周波数比較回路は、比較対象である２つの信号の内の同
じ側が２回連続して現われると直ちに比較結果を出力す
るので、従来の周波数比較回路より短い時間で比較結果
を出力することができる。更に、本発明によれば周波数
比較回路は、従来のカウンタを含む周波数比較回路より
少ない素子数で構成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すブロック図
である。

【図２】図１の実施例の動作を示すグラフである。

【図３】図１の実施例の一構成要素である位相比較回路
の詳細を示す回路図である。

【図４】図１の実施例の一構成要素であるカウンタ回路
の詳細を示す回路図である。

【図５】図１の実施例の一構成要素である周波数比較回
路の詳細を示す回路図である。

【図６】図１の実施例の一構成要素である制御パルス発
生回路の詳細を示す回路図である。

【図７】図１の実施例の一構成要素であるチャージポン
プ回路の詳細を示す回路図である。

【図８】図１の実施例の一構成要素である波形鈍化回路
の詳細を示す回路図である。

【図９】図１の実施例の一構成要素である電圧制御発振
器の詳細を示す回路図である。

【図１０】図１の実施例の一構成要素である分周回路の
詳細を示す回路図である。

【図１１】図９の電圧制御発振器等への電源供給方法の
一実施例を示す回路図である。

【図１２】図７のチャージポンプ回路の他の実施例の詳
細を示す回路図である。

【図１３Ａ】図２の他の実施例の動作を示すグラフの一
部である。

【図１３Ｂ】図２の他の実施例の動作を示すグラフの図
１３Ａに続く部分である。

【図１４】他の実施例において、図４のカウンタ回路の
代わりとして使う反転検出回路の詳細を示す回路図であ
る。

【図１５】図６の制御パルス発生回路の他の実施例の詳
細を示す回路図である。

【図１６】周波数比較回路の他の実施例の詳細を示す回
路図である。

【図１７】図１６の実施例の動作を示すグラフである。

【図１８】周波数比較回路のさらに他の実施例の詳細を
示す回路図である。

【図１９】周波数比較回路のさらに他の実施例の詳細を
示す回路図である。

【図２０】周波数比較回路のさらに他の実施例の詳細を
示す回路図である。

【図２１】周波数比較回路のさらに他の実施例の詳細を
示す回路図である。

【図２２】周波数比較回路のさらに他の実施例の詳細を
示す回路図である。

【図２３】ＰＬＬ回路の他の実施例の全体構成を示すブ
ロック図である。

【図２４】図２３の実施例の一構成要素である制御パル
ス発生回路の詳細を示す回路図である。

【図２５】図２３の実施例の一構成要素であるチャージ
ポンプ回路の詳細を示す回路図である。

【図２６】図２３の実施例の一構成要素である電圧制御
発振器の詳細を示す回路図である。

【図２７】図２６の電圧制御発振器の他の実施例の詳細
を示す回路図である。

【図２８】図２６の電圧制御発振器のさらに他の実施例
の詳細を示す回路図である。

【図２９】図２６の電圧制御発振器のさらに他の実施例
の詳細を示す回路図である。

【図３０】図１１の電源供給方法の他の実施例を示す回
路図である。

【符号の説明】

１０１ 位相比較回路 １０２ カウンタ回路 １０３ 周波数比較回路 １０４ 制御パルス発生回路 １０５ チャージポンプ回路 １０６ 波形鈍化回路 １０７ 電圧制御発振器 １０８ 分周回路 １０９ バッファ回路 １５０ リファレンス信号 １５９ クロック信号 １６０ フィードバック信号 １６００ Ｓ−Ｒ型のフリップフロップ １９００、１９１０ エッジ検出回路 ２３０４ 制御パルス発生回路 ２３０５ チャージポンプ回路 ２３０７ 電圧制御発振器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 雅一 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 水野 和彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (18)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振器と、該電圧制御発振器の
   出力からフィードバックされる信号と外部から加えられ
   るリファレンス信号の位相を比較する位相比較回路と、
   その位相比較回路の比較結果に基づいて出力電圧を増減
   するチャージポンプ回路とを備え、該チャージポンプ回
   路の出力電圧を前記電圧制御発振器に加えることにより
   前記リファレンス信号と位相の一致するクロック信号を
   発生させるＰＬＬ回路において、 前記位相比較回路が連続して同一の比較結果を出力して
   いるか否かを判定する回路を備え、その判定結果が同一
   の比較結果を出力しているとき前記チャージポンプ回路
   の出力電圧を一定値づつ前記比較結果に応じて増減する
   ように構成されたことを特徴とするＰＬＬ回路。
2. 【請求項２】 請求項１記載のＰＬＬ回路において、 前記位相比較回路が連続して同一の比較結果を出力した
   回数を計数するカウンタ回路を備え、前記比較結果が反
   転したとき、前記チャージポンプ回路の出力電圧を新た
   な比較結果に応じて前記計数結果に比例して増減するよ
   うに構成されたことを特徴とするＰＬＬ回路。
3. 【請求項３】 請求項２記載のＰＬＬ回路において、 前記チャージポンプ回路の出力電圧を増減させる制御の
   強さは、前記位相比較回路が連続して同一の比較結果を
   出力している間は概ね一定であり、この時の制御の強さ
   を１単位とした場合、前記位相比較回路の比較結果が反
   転した時の制御の強さは、前記１単位の制御の強さと前
   記カウンタ回路の計数結果との積の概ね半分程度となる
   ようにしたことを特徴とするＰＬＬ回路。
4. 【請求項４】 請求項１乃至請求項３のいずれかの請求
   項記載のＰＬＬ回路において、 前記電圧制御発振器の出力を分周して前記クロック信号
   を発生させる分周回路を備え、前記フィードバックされ
   る信号を前記分周回路の出力の一部とすることを特徴と
   するＰＬＬ回路。
5. 【請求項５】 請求項１乃至請求項４のいずれかの請求
   項記載のＰＬＬ回路において、 前記位相比較回路は、前記フィードバックされる信号と
   前記リファレンス信号の位相差の絶対値の大小に拘わら
   ず、わずかでも位相に差があることを検出した時には、
   後続の回路が確実に動作するために充分な時間幅の信号
   を比較結果の信号として出力するよう構成されたことを
   特徴とするＰＬＬ回路。
6. 【請求項６】 請求項１記載のＰＬＬ回路において、 前記位相比較回路の他に、前記フィードバックされる信
   号と前記リファレンス信号の周波数を比較する周波数比
   較回路を備え、該周波数比較回路が周波数に差があるこ
   とを検出した時には、前記位相比較回路の比較結果や前
   記判定する回路の判定結果に拘わらず、前記フィードバ
   ックされる信号の周波数を前記リファレンス信号の周波
   数に近付けるように、前記チャージポンプ回路の出力電
   圧を増減させるよう構成されたことを特徴とするＰＬＬ
   回路。
7. 【請求項７】 請求項２または請求項３記載のＰＬＬ回
   路において、 前記位相比較回路の他に、前記フィードバックされる信
   号と前記リファレンス信号の周波数を比較する周波数比
   較回路を備え、該周波数比較回路が周波数に差があるこ
   とを検出した時には、前記位相比較回路の比較結果や前
   記判定する回路の判定結果、前記カウンタ回路の計数結
   果等に拘わらず、前記フィードバックされる信号の周波
   数を前記リファレンス信号の周波数に近付けるように、
   前記チャージポンプ回路の出力電圧を増減させるよう構
   成されたことを特徴とするＰＬＬ回路。
8. 【請求項８】 請求項６または請求項７記載のＰＬＬ回
   路において、 前記周波数比較回路は、前記フィードバックされる信号
   と前記リファレンス信号の内のいずれか一方の信号の位
   相比較される側のエッジ（立ち上がりエッジまたは立ち
   下がりエッジの内、前記位相比較回路において位相を比
   較される側のエッジ）と、他方の信号の位相比較されな
   い側のエッジ（前記位相比較回路において位相を比較さ
   れない側のエッジ）が交互に現われるか否かを検知し、
   いずれか一方の信号が２回以上連続して現われた時にそ
   の２回以上連続して現われた信号の周波数の方が高いこ
   とを示す信号を出力するよう構成されたことを特徴とす
   るＰＬＬ回路。
9. 【請求項９】 請求項１乃至請求項８のいずれかの請求
   項記載のＰＬＬ回路において、 前記電圧制御発振器は、前記チャージポンプ回路の出力
   電圧の他に、前記位相比較回路の直前の比較結果によっ
   て制御されるよう構成されたことを特徴とするＰＬＬ回
   路。
10. 【請求項１０】 請求項９記載のＰＬＬ回路において、 前記位相比較回路の直前の比較結果の変化による発振周
    波数の変化の程度は、前記チャージポンプ回路の出力電
    圧を増減させる制御の強さの１単位分だけ増減させた時
    の発振周波数の変化の少なくとも２倍を超えるようにし
    たことを特徴とするＰＬＬ回路。
11. 【請求項１１】 請求項１乃至請求項１０のいずれかの
    請求項記載のＰＬＬ回路において、 前記ＰＬＬ回路は１個の半導体集積回路チップの中に構
    成され、前記半導体集積回路チップの中には少なくとも
    ２組以上の電源供給回路を備え、前記電源供給回路の中
    の１組は、前記電圧制御発振器と前記電圧制御発振器に
    直接信号を出力する回路にのみ電源供給を行なうよう構
    成したことを特徴とするＰＬＬ回路。
12. 【請求項１２】 略一定の周波数で繰り返す第１の信号
    と、略一定の周波数で繰り返す第２の信号の周波数を比
    較する周波数比較回路であって、 前記第１の信号と前記第２の信号を入力し、該両入力信
    号が交互に現われるか否かを検知する手段を備え、 該手段は、いずれか一方の信号が、他方の信号が現われ
    てから次の他方の信号が現われまでに、２回以上連続し
    て現われた時に該一方の信号の方が周波数が高いことを
    示す信号を出力するように構成されたことを特徴とする
    周波数比較回路。
13. 【請求項１３】 請求項１２記載の周波数比較回路にお
    いて、 前記交互に現われるか否かを検知する手段は、 前記第１および第２の信号によってセットもしくはリセ
    ットされるＳ−Ｒ型のフリップフロップと、 前記Ｓ−Ｒ型のフリップフロップの一方の出力を前記第
    １の信号に同期して取り込む第２のフリップフロップ
    と、 前記Ｓ−Ｒ型のフリップフロップの他方の出力を前記第
    ２の信号に同期して取り込む第３のフリップフロップと
    を備え、 前記第２のフリップフロップの出力が所定の一方の出力
    値を取るとき前記第１の信号の方が周波数が高いことを
    示し、 前記第３のフリップフロップの出力が所定の一方の出力
    値を取るとき前記第２の信号の方が周波数が高いことを
    示すように構成されたことを特徴とする周波数比較回
    路。
14. 【請求項１４】 請求項１２または請求項１３記載の周
    波数比較回路において、 前記交互に現われるか否かを検知する手段は、 前記第１の信号の立ち上がりエッジもしくは立ち下がり
    エッジのいずれかに起動されて所定の時間幅のパルス信
    号を出力する第１のエッジ検出回路と、 前記第２の信号の立ち上がりエッジもしくは立ち下がり
    エッジのいずれかに起動されて前記所定の時間幅と略等
    しい時間幅のパルス信号を出力する第２のエッジ検出回
    路とを備え、 前記交互に現われるか否かを検知する対象の信号とし
    て、前記第１の信号および第２の信号に代えて、前記第
    １および第２のエッジ検出回路の出力するパルス信号を
    用いるよう構成されたことを特徴とする周波数比較回
    路。
15. 【請求項１５】 アナログの制御電圧とデジタルの制御
    信号によって発振周波数を制御される電圧制御発振器
    と、 前記電圧制御発振器から直接もしくは分周回路等を介し
    て出力されるフィードバック信号と外部から加えられる
    リファレンス信号の位相を比較する位相比較回路と、 前記フィードバック信号と前記リファレンス信号の周波
    数を比較する周波数比較回路と、 前記位相比較回路の比較結果および前記周波数比較回路
    の比較結果に基づいて制御パルスを発生する制御パルス
    発生回路と、 前記制御パルスによって出力電圧を制御されるチャージ
    ポンプ回路とを備え、 前記チャージポンプ回路の出力電圧を前記電圧制御発振
    器に前記アナログの制御電圧として加え、 前記位相比較回路の比較結果を前記電圧制御発振器に前
    記デジタルの制御信号として加えることによって、前記
    フィードバック信号と前記リファレンス信号の周波数お
    よび位相を一致させるように構成されたＰＬＬ回路であ
    って、 前記パルス発生回路が、 前記周波数比較回路が前記フィードバック信号と前記リ
    ファレンス信号の周波数に差のあることを検知した時に
    は、前記位相比較回路の比較結果にかかわらず前記フィ
    ードバック信号の周波数を前記リファレンス信号の周波
    数に近付かせる制御パルスを発生し、 前記周波数比較回路が前記フィードバック信号と前記リ
    ファレンス信号の周波数に差のあることを検知しなくな
    った後、前記位相比較回路の比較結果が所定回数以上反
    転するまでの間は、前記フィードバック信号の周波数を
    変更するような制御パルスは発生せず、 前記周波数比較回路が前記フィードバック信号と前記リ
    ファレンス信号の周波数に差のあることを検知しなくな
    った後、前記位相比較回路の比較結果が所定回数以上反
    転した後は、前記フィードバック信号の位相が前記リフ
    ァレンス信号の位相に近付くように前記フィードバック
    信号の周波数を変更する制御パルスを発生するように構
    成されたことを特徴とするＰＬＬ回路。
16. 【請求項１６】 請求項１５記載のＰＬＬ回路におい
    て、 前記周波数比較回路は、請求項１２乃至請求項１４のい
    ずれかの請求項記載の周波数比較回路であることを特徴
    とするＰＬＬ回路。
17. 【請求項１７】 請求項１５または請求項１６記載のＰ
    ＬＬ回路において、 前記電圧制御発振器の出力を分周する分周回路を備え、 該分周回路の出力を前記フィードバック信号としたこと
    を特徴とするＰＬＬ回路。
18. 【請求項１８】 請求項１５乃至請求項１７のいずれか
    の請求項記載のＰＬＬ回路において、 前記ＰＬＬ回路は１個の半導体集積回路チップの中に構
    成され、 該半導体集積回路チップへの電源供給回路として、前記
    半導体集積回路チップの外部より電源を供給する第１組
    の電源供給回路と、 前記第１組の電源供給回路から抵抗性素子を介して電源
    を供給する第２組の電源供給回路とを備え、 前記第２組の電源供給回路は、 前記ＰＬＬ回路の前記電圧制御発振器のみ、または、前
    記電圧制御発振器と前記チャージポンプ回路の一部のみ
    に電源を供給するように構成されたことを特徴とするＰ
    ＬＬ回路。