TW502493B - Voltage controlled oscillator, PLL circuit and semiconductor integrated circuit device - Google Patents

Voltage controlled oscillator, PLL circuit and semiconductor integrated circuit device Download PDF

Info

Publication number
TW502493B
TW502493B TW089115873A TW89115873A TW502493B TW 502493 B TW502493 B TW 502493B TW 089115873 A TW089115873 A TW 089115873A TW 89115873 A TW89115873 A TW 89115873A TW 502493 B TW502493 B TW 502493B
Authority
TW
Taiwan
Prior art keywords
frequency
voltage
signal
output
oscillator
Prior art date
Application number
TW089115873A
Other languages
English (en)
Inventor
Noboru Masuda
Hiroki Yamashita
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW502493B publication Critical patent/TW502493B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

502493 A7 B7___ 五、發明説明（彳） 【發明之背景】 (請先閲讀背面之注意事項再填寫本頁) 本發明是關於供以使半導體積體電路晶片的內部所使 用的時脈信號產生之p L L (鎖相環路，Phase locked loop )電路，及該P L L電路的構成要素之一的電壓控制 振盪器，特別是有關供以減低因電源電壓的變動而產生的 抖動之電路。 【習知之技術】 第2圖是表示習知之電壓控制振盪器的一個例子。該 電路爲記載於1998年2月7日所舉辦之I SSCC (
International Solid-State Circuit Conference)的預稿集 經濟部智慧財產局員工消費合作社印製 3 9 7頁中的電路。該電路是藉由位於圖號VCC ◦所示 的節點與圖號V S S A所示的電源間之3段的反相器來構 成振盪器，且藉由控制圖號Μ 2所示的Μ〇S電晶體的閘 極電壓來控制上述振盪器的振盪頻率。又，該電路即使由 外部施加的電源V D D Α與V S S Α之間的電源電壓變動 ，也會藉由圖號C的電容器來使V C C ◦的節點與 V S S A的電源之間的電壓變動變慢，而使上述振盪器的 振盪頻率不會馬上變動。藉此來降低電源電壓變動時所造 成的抖動。 又，第3圖是表示習知之電壓控制振盪器的其他例子 。該電路爲揭示於日本特開平1 1 — 1 5 5 4 1號說明書 中的電路，爲組合同說明書第3圖與第6圖的電路。該電 路是根據圖號1 5 0所示的類比控制信號的粗調整與圖號 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ "" 502493 A7 B7 五、發明説明（2) 1 5 1所示的數位控制信號的微調整來控制振盪頻率。又 ，該電路即使由外部施加的電源V d d與V s s之間的電 源電壓變動，也會藉由圖號1 2 0的電容器來使3 5 0的 節點與V d d的電源之間的電壓變動變慢，而使振盪頻率 不會馬上變動。藉此來降低電源電壓變動時所造成的抖動 0 【發明之慨要】 就第2圖而言，如上述文獻第3 9 6頁中所記載一般 ，若過度增大圖號C所示之電容器的電容値，則會無法確 保控制的安定性。因此，若過度增大該電容値，則會難以 降低抖動（j i tter )。 就第3圖而言，因爲供以控制振盪頻率的Μ〇S電晶 體3 2 1〜3 2 5及3 3 1〜3 3 5與供以對電源電壓變 動進行安定化的Μ〇S電晶體3 4 0是分別被設置，所以 在電源V d d與V s s之間會串列連接5個Μ〇S電晶體 (例如，3 3 1 ，3 1 1 ，3 0 1，3 2 1 ，3 4 0 )。 因此，其中1個被施加的電壓會降低。但，若施加於 Μ〇.S電晶體3 4 0的電壓變低，則該Μ〇S電晶體在飽 和狀態下（即使汲極-源極間電壓變化，電流也幾乎不會 變化）動作的範圍會變窄，因此可容許電源電壓變動的變 動幅度會變小。又，若爲了確保電源電壓變動的容許範圍 ，而提高Μ〇S電晶體3 4 0電壓的話，貝ij 3 5 〇的節點 與V d d的電源之間的電壓（亦即振盪器的電壓）會降低 本紙張尺度適用中國國家標準（CNS ) A4規格（21()Χ297公楚) I---------- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 502493 A7 B7 五、發明説明（3 ) ，上限振盪頻率會變低。 (請先閲讀背面之注意事項再填寫本頁) 本發明所欲解決之一課題，是在於電壓控制振盪器的 振盪輸出中，可以減低電源電壓變動時所產生的抖動。 本發明所欲解決之另一課題，是在於P L L電路的振 盪輸出中，可以減低電源電壓變動時所產生的抖動。 本發明所欲解決之另一課題，是在於半導體積體電路 裝置的時脈信號中，可以減低電源電壓變動時所產生的抖 動。 本發明之一課題，可藉由下述的電壓控制振盪器來解 決。 亦即，該電壓控制振盪器具備：將一端連接於第1電 源之第1 Μ〇S電晶體，及連接於上述Μ〇S電晶體的另 一端與第2電源間之振盪器，及電容元件，並且藉由控制 上述Μ ◦ S電晶體的閘極電壓來控制上述振盪器的振盪頻 率，且具備控制與上述Μ ◦ S電晶體不同振盪器的振盪頻 率之第2機構。 經濟部智慧財產局員工消費合作社印製 又’本發明之另一課題，可藉由使用上述的電壓控制 振盪器而構成的P L L電路來解決。 又，本發明之另一課題，可藉由使用上述的P L L電 路而構.成的半導體積體電路裝置來解決。 【發明之實施形態】 第1圖是表示本發明之電壓控制振盪器的實施例之一 。在第1圖中，圖號1 〇〇〜1 03是表示Ν通道型 本紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公楚) 502493 A7 B7 五、發明説明（4) M〇S電晶體（以下稱爲NMOS)，圖號111〜 (請先閱讀背面之注意事項再填寫本頁) 1 1 5是表示P通道型MOS電晶體（以下稱爲PM〇S )，圖號120〜122是表示電容元件，圖號130是 表示振盪器，圖號1 3 1是表示緩衝電路，圖號1 3 2是 表示電平位移電路。又，圖號V d d是表示高電壓側的電 源及其端子，圖號V s s是表示低電壓側的電源及其端子 ，圖號1 5 0是表示類比控制信號及其輸入端子，圖號 1 5 1是表示數位控制信號及其輸入端子，圖號1 6 0是 表示振蘯輸出及其輸出端子，圖號1 7 0〜1 7 4是表示 內部信號及其節點。 上述電容元件1 2 0〜1 2 2只要使用PMOS或 N Μ〇S的源極電極及汲極電極與閘極電極間的電容而構 成，便可實現較小的面積。又，構成緩衝電路1 3 1的 NMOS或NMOS 1 〇 1〜1 〇 3的反餽偏壓爲施加 1 7 0的節點之電壓。 該電路，NMOS1 01〜1 03及PM〇S1 1 1 經濟部智慧財產局員工消費合作社印製 〜1 1 3的部份，亦即圖號1 3 0所示的部份是形成振盪 器。該振盪器，NMOS101及PMOS111 ， NM〇S1 02 及 PMOS1 1 2 ，NMOS1 03 及 P Μ ◦ S 1 1 3會分別構成反相器，依次連接該3個反相 器的輸出與輸入而售成所謂的環形振盪器。 該振盪器的振盪頻率是根據類比控制信號1 5 0的粗 調整與數位控制信號1 5 1的細調整來進行控制。 類比控制信號1 5 0的粗調整是藉由流入 I紙張尺度逍用中國國家標準（CNS ) Α4規格（210X297公釐） ~ 502493 A7 ____B7_ 五、發明説明（5) N Μ 0 S 1 〇 〇的電流控制來進行。例如，若提高控制信 號1 5 0的電壓，則流入Ν Μ〇S 1 〇 〇的電流會增加， (請先閲讀背面之注意事項再填寫本頁) 1 7 0的節點的電壓會下降，電源V d d與1 7 0的節點 之間的電壓，亦即施加於振盪器1 3 0的電壓會變高。如 此一來，該振盪器的振盪頻率會變高。又，若控制信號 1 5 0的電壓降低，則在上述的反作用下，該振盪器的振 邊頻率會變低。 又，Ν Μ〇S 1 〇 〇爲了使流入振盪器1 3 0的電流 與流入緩衝電路1 3 1的電流雙方流動，而必須流動較大 的電流。又，如後述，Ν Μ 0 S 1 0 〇最好是形成飽和狀 態（對汲極電極與源極電極間的電壓變化而言，流動於 MOS的電流幾乎不會變化）。在此，NMOS100會 並列連接多數個的Ν Μ 0 S，其閘極寬度的總合會大於 Ν Μ〇S 1 〇 1〜1 〇 3等閘極寬度非常多（例如1 0 〇 倍以上）。 經濟部智慧財產局員工消費合作社印製 又，數位控制信號1 5 1的微調整是藉由控制附加於 振盪器的內部信號之1 7 1的節點的負載重來進行。由於 Ρ Μ ◦ S 1 1 5是經常形成導通狀態，因此1 7 1與 1 7 4的節點會一直連接著。因此，例如控制信號1 5 1 爲低位準時，會因爲Ρ Μ〇S 1 1 4呈導通狀態，所以電 容元件1 2 1會連接於1 7 4及1 7 1的節點。 如此一來，附加於1 7 1的節點之負載會變重（只增 加電容元件1 2 1的部份）。當控制信號1 5 1爲高位準 時，Ρ Μ〇S 1 1 4會遮斷，附加於1 7 1的節點之負載 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -8- 502493 A7 ________B7 五、發明説明（6 ) 會變輕（只減少電容元件1 2 1的部份）。因此，控制信 號1 5 1爲低位準時，振盪頻率會變低，高位準時會變高 〇 該控制信號1 5 1之振盪頻率的變化量會根據電容元 件1 2 1的電容値而改變。在此，雖無P Μ〇S 1 1 5也 會照常動作，但在此實施例中，當控制信號1 5 1變化時 ，爲了減低，1 7 4的節點所引起的耦合雜訊波及1 7 1 的節點，而設置上述Ρ Μ〇S 1 1 5。 其次，將說明有關V d d與V s s間的電源電壓變化 時的動作。在此，電容元件1 2 0的電容値會設定成較大 値。並且，NMOS 1 〇 〇的閘極寬度（在由複數個 N Μ〇S所構成時，其閘極寬度的總和）會設定成較大値 ，且形成飽和狀態。 當電源電壓變化後，因爲電容元件1 2 0的電容値較 大，所以施加於振盪器1 3 0的電壓會幾乎不變化。因此 ，施加於Ν Μ〇S 1 〇 〇的電壓會與電源電壓的變化寬度 幾乎相同，但變化後的電壓只要是在Ν Μ ◦ S 1 0 〇呈飽 和狀態的範圍內，流入Ν Μ〇S 1 0 0的電流便會在電源 電壓的變化前後幾乎不會改變。並且，其些微的電流變化 部份幾乎會藉由電容元件1 2 0的充放電而被捕捉，流入 振盪器1 3 0的電流或流入緩衝電路1 3 1的電流的變化 會更小。因此，即使電源電壓急速變化，只要 Ν Μ 0 S 1 〇 〇是處於形成飽和狀態的範圍內，其後的振 盪頻率便會幾乎不變化。 本紙張尺度逍用^國國家標準（CNS ) Α4規格（210Χ297公釐） ~ I---------- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 502493 A7 B7 ___ 五、發明説明（7) (請先閲讀背面之注意事項再填寫本頁) 其次，針對電源電壓變化後經過少許的時間後的動作 加以說明。即使N Μ〇S 1 0 0爲飽和狀態’只要施加於 NM〇S 1 〇 〇的電壓產生變化，流入NM〇S 1 0 0的 電流便會產生若干的變化。雖然該變化部份幾乎可藉由電 容元件1 2 0的充放電來予以捕捉，但此刻施加於電容元 件1 2 0會產生若干變化。並且，施加於電容元件1 2〇 的電壓，亦即爲施加於振盪器1 3 0的電壓，振盪頻率會 根據該變化而形成若干變化。 但，在P L L電路中使用該電壓控制振盪器時’會於 該振盪頻率的變化不會變大的期間被檢測出。如此一來’ 將會馬上把其結果反應給控制信號1 5 1 ，而使能夠修正 振盪頻率。 經濟部智慧財產局員工消費合作社印製 又，當處於定常狀態時，控制信號1 5 1會以幾乎相 同的頻率來重複形成高位準的狀態與低位準的狀態’藉此 來將振盪頻率的平均値保持於預定的頻率，但在電源電壓 變化後經過少許的時間後，控制信號1 5 1會改變高位準 的狀態與低位準的狀態的頻度，藉此而能夠將振動頻率的 平均値控制成預定的頻率。 又，若電源電壓變化後再經過一段時間，則可根據控 制信號1 5 1的高位準與低位準的頻度差來漸漸使控制信 號1 5 0的電壓變化。接著，在控制信號1 5 0變化後形 成電壓（流入Ν Μ〇S 1 〇 〇的電流會與電源電壓變化前 的電流値形成相等）時.，利用電容元件1 2 0的充放電而 進行的補充會不再執行。然後，會一方面重複進行控制信 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) 502493 A7 B7 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 號1 5 0的變化超出若干而返回的振動，另一方面在最後 施加於振盪器1 3 0或電容元件1 2 0的電壓會回到最初 的電壓。 電容元件1 2 2是爲了使控制信號1 5 0的電壓漸漸 變化，以及抑止因串音（cross talk )雜訊等而造成控制 信號1 5 0的電壓急速變化。 在此’只要以電容元件1 2 0的電容値能夠充分地增 大之方式來進行設計，便可使施加於振盪器1 3 0的電壓 變化充分地變慢。因此，在上述一連串的動作中，振盪頻 率偏離預定頻率的最大偏離幅度，可形成控制信號1 5 1 的微調整幅度以下。並且，在這些一連串的動作途中電源 電壓再度變化時，上述的動作會從該時間點開始重新啓動 〇 經濟部智慧財產局員工消費合作社印製 在第2圖的習知例中，並未設置相當於本發明之利用 控制信號1 5 1來進行控制之機構（亦即，不依電容元件 1 2 0的電容値而能夠高速進行控制之機構）。因此，當 振盪頻率的變化被檢測出時，必須藉由相當於本發明之利 用控制信號1 5 1來進行控制之機構（亦即，若電容元件 1 2 0的電容値變大，則控制的回應會變慢之機構）來修 正。如此一來，爲了保持控制的安定性，而無法增大相當 於電容元件1 2 0之電容元件的電容値。 在本發明中，因爲設置了不依電容元件1 2 0的電容 値而能夠高速進行控制之機構，所以可以充分地擴大電容 元件1 2 0的電容値。因此，當產生相同的電源電壓變動 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） j ^ 502493 A 7 B7 _ 五、發明説明（9) 時，施加於振盪器的電壓變動會比第2圖的習知例來得小 ，而使能夠降低抖動。 (請先閱讀背面之注意事項再填寫本頁) 又，就第3圖的習知例而言，因爲電源電壓變動對策 用的N Μ〇S 3 4 0與振盪頻率的粗調整用的 Ν. Μ〇S 3 2 1是串列進入電源間，所以被施加於 Ν Μ〇S 3 4 0的電壓小，且Ν Μ〇S 3 4 0在飽和狀態 下動作的範圍窄。因此，可取得降低抖動的功效之電源電 壓變動的容許範圍會變窄。相對的，就本發明而言，因爲 只共同設定1個ΝΜΟ S 1 0 〇來作爲電源電壓變動對策 用的Μ〇S與振盪頻率的粗調整用的Μ〇S ，所以被施加 於NM〇S 1 0 0的電壓要比第3圖的習知例來得大。因 此，Ν Μ〇S 1 〇 〇在飽和狀態下動作的範圍要比第3圖 的習知例來得廣，亦即可取得降低抖動的功效之電源電壓 變動的容許範圍也會變廣。 亦即，若利用本發明，則可發揮出比結合弟2圖的習 知例與第3圖的習知例所分別具有的降低抖動功效還要更 佳之功效。 經濟部智慧財產局員工消費合作社印製 第4圖是表示第1圖之實施例的構成要素（緩衝電路 1 3 1及電平位移電路1 3 2 )的具體構成之一實施例。 在該圖中，圖號40 1〜40 5及420〜42 3是表示 NMOS ，41 1〜4 1 5及43 1〜433是表示 PMOS，4 4 0是表示電容元件，441及442是表 示阻抗元件。又，圖號4 5 0及4 5 1是緩衝電路1 3 1 與電平位移電路1 3 2之間的信號及其節點’ 4 5 2是表 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) " 502493 Α7 Β7 五、發明説明（1(} 示內部信號及其節點。 (請先閱讀背面之注意事項再填寫本頁) 緩衝電路1 3 1是以不會施加較大負載於振盪器 1 3 0之方式來取出來自振盪器1 3 0的信號1 7 3之電 路。並且，該實施例的緩衝電路1 3 1是以能夠輸出 4 5 〇及4 5 1的差動信號之方式而構成。具體而言’是 由NMOS401〜405及PM〇S4〇1〜4〇5及 PMOS 4 1 1〜4 1 5的複數個反相器所構成，信號 1 7 3會經由偶數段的反相器來輸出成信號4 5 0 ’以及 經由奇數段的反相器來輸出成信號4 5 1。並且’將構成 各段反相器的Μ ◦ S設計成適當大小，而藉此來使差動信 號4 5 0及4 5 1形成相位差約爲1 8 0度左右的差動信 號（亦即，一方的上升時間與另一方的下降時間會幾乎形 成一致的差動信號）。 經濟部智慧財產局員工消費合作社印製 電平位移電路1 3 2是供以將作用於電源V d d的電 壓與內部節點1 7 0的電壓之間的差動信號4 5 0及 4 5 1予以變換成作用於電源V d d的電壓與電源V s s 的電壓之間的全振幅信號1 6 0之電路。該電路是由 NM〇S42〇〜422及PM〇S431及432的電 流開關電路與N Μ〇S 4 2 3及P Μ〇S 4 3 3的反相器 所構成。在此會藉由電流開關電路來擴大內部信號4 5 2 的信號振幅，同時使該中心電壓形成於V d d的電壓與 V s s的電壓中間附近，且以能夠在反相器擴大成全振幅 之方式而作動。又，電容元件4 4 0是爲了在電源電壓變 動時使N Μ〇S 4 2 0的閘極-源極間電壓不會急速變化 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 502493 Α7 Β7 五、發明説明（n) 。又，阻抗元件4 4 1及4 4 2是用以使施加於 N Μ〇S 4 2 0的閘極電極的偏壓電壓產生之阻抗分壓電 (請先閱讀背面之注意事項再填寫本頁) 路。 第5圖是表示第4圖以外之電平位移電路1 3 2的實 施例之一。該圖中，圖號5 0 1及5 0 2是表示NMOS ，5 11是表不？]\4〇8，5 4 0是表示電容元件。又， 圖號5 6 0是表示輸出信號之一。該輸出信號5 6 0是與 輸出信號1 6 0 —起構成差動信號。 若使用如此之電平位移電路1 3 2，則將能以差動信 號來取出第1圖之實施例的電壓控制振盪器的輸出。又， 施加於Ν Μ〇S 4 2 0的閘極電極的偏壓電壓，一方面如 第4圖所示，可使用阻抗分壓電路來產生，另一方面如第 5圖所示，亦可使用在NM〇S 5〇1及5〇2及 PMO S 51 1進行分壓的電路來產生。在此，只要使用 分壓於Μ〇S的電路，便可使Ν Μ〇S 5 0 1及5 0 2及 經濟部智慧財產局員工消費合作社印製 Ρ Μ〇S 5 1 1的閘極寬度的比與Ν Μ〇S 4 2 0的閘極 寬度的一半及NM0S4 2 1及PM0S4 3 1的閘極寬 度的比形成一致，藉此而使輸出信號1 6 0及5 6 0容易 形成於電源V d d與V s s的電壓的中間附近。 又，電容元件5 4 0與電容元件4 4 0同樣的，是爲 了在電源電壓變動時，使Ρ Μ〇S 4 3 1及4 3 2的閘極 -源極間電壓不會急速變化。 第6圖是表示第1圖以外之本發明的電壓控制振盪器 的實施例之一。該圖是在第1圖的實施例中附加 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -14- 502493 A7 _ B7 五、發明説明（id NMOS604 及 605 與 PMOS614 及 615 ，且 (請先閱讀背面之注意事項再填寫本頁) 以5段的反相器之環形振盪器來構成振盪器1 3 0部份。 在此，只要環形振盪器之反相器的段數爲奇數，原理上無 論幾段皆可。 若反相器的段數增加，則雖振盪的上限頻率會下降， 但由於對每一構成緩衝電路1 3 1之反相器的延遲時間的 振盪頻率的比會變大，因此容易使緩衝器1 3 1的輸出形 成相位差爲1 8 0度左右的差動信號。 第7圖是表示本發明之電壓控制振盪器的其他實施例 之一。該圖是在第1圖的實施例中改變控制振盪頻率（藉 由控制信號1 5 1來控制）的部份之電路。具體而言，是 追加PM〇S7 1 4及7 1 5 ，而使流入這些PMOS的 電流能夠加諸於流入P Μ〇S 1 1 1的電流中。在此是否 要使該加諸的電流流動，可藉由控制信號7 5 1來予以控 制，但控制信號7 5 1的極性會與控制信號1 5 1時呈相 反。亦即，控制信號7 5 1爲低位準時，在使上述電流流 動後，振盪頻率會變高，相對的，控制信號7 5 1爲高位 經濟部智慧財產局員工消費合作社印製 的示除泵配及 成表示給分號 構是表供脈信 而 ο 是示時脈 器 ο 2 表示時 盪 8 ο 是表之 振號 8 4 是出 制圖， ο 6 輸 控，器 8 ο 的 壓中較，8 路 電圖比路，電 之 8 率電器 L 明第頻制盪 L 發在示控振 Ρ 。 本.。表位制該 低用例是數控示 變使施 1 示壓表 會示實 ο 表電是 率表一 8 ,是示 ο 頻是之 ，3 表 7 0 圖路器 ο 是 8 振 00 電較 〇〇 5 ’ ， 第 L 比 ，ο 又 時 L 位器 8 。 準 Ρ 相頻，器 本紙張尺度逍用中國國家標準（CNS ) Α4規格（210Χ297公釐） -15- 502493
7 B 發輸信 ? 其準五 明説明 基 之 準 8 基 ~ 位 ο 相 6 的 8 號及 信 4 脈 5 時 8 成」 形 1 示 5 表 8 是， ο 子 5 端 8 入， 子其 端及 出號 6 4 出 輸 盪 振 的 ο 5 點 ο 節 8 其器 及盪 號振 信制 部控 內壓 示電 表 是 脈 時 爲 作 會 〇 的信 個爲 數作 多且 至， 配 2 分 ο 而 8 6 器 ο 頻 8 除 路入 電輸 配被 分 會 脈個 時一 由中 經其 來。 ο 地 7 的 8 目 號配 信分 相來 的 1 ο ο 5 8 8 器 號較 信比 準率 基頻 與與 ο ο 6 ο 8 8 號器 信較 ， 比 又位 。 相 出由 輸藉 而會. ο 率 6 頻 8 與 號位 來相 號的' 信號 的信 2 的 6 ο 8 ο 及 8 2 器 5 較 8 比 及位 1 相 5 入 1 輸 爲使 作了 會爲 果， 結但 其 。 ，出 較 輸 比以 作予 (請先閱讀背面之注意事項再填寫本頁) 位不會受到電路負載不均一的影響，而在相位比較器 8 0 〇中直接輸入8 6 0的信號與基準信號8 5 0 ’在頻 率比較器8 0 1中輸入通過緩衝器的信號8 6 1及8 5 1 。在此，頻率比較器8 0 1是以信號8 5 1的頻率比信號 8 6 1的頻率高時信號8 5 2會形成高位準，以及信號 8 6 1的頻率比信號8 5 1的頻率高時信號8 6 2會形成 高位準之方式來構成。 經濟部智慧財產局員工消費合作社印製 這些比較結果會被輸入至數位控制電路8 0 3。數位 控制電路8 0 3是同步於通過緩衝器的基準信號8 5 1而 作動之數位電路，根據上述比較結果來產生驅動供給泵 804的信號853及8 54及863及864。在此’ 供給泵8 0 4是被這些的信號所驅動，而將電荷送入 1 5 0的端子或從1 5 0的端子引出電荷之電路。 其結果，儲存在連接於電壓控制振盪器8 0 5的輸入 本紙張尺度適用中周國家標準（CNS ) A4規格（210 X 297公釐） 502493 A7 B7 五、發明説明（14) 端子1 5 0的電容元件1 2 2 (參照第1圖）的電荷量會 (請先閲讀背面之注意事項再填寫本頁) 變化，且控制信號1 5 0的電壓會變化。又，電壓控制振 盪器8 0 5的振盪頻率會根據該控制信號1 5 0與直接由 相位比較器8 0 0所供給的控制信號1 5 1而控制。其結 果.會再經由除頻器8 0 2而反餽至信號8 6 0，最後信號 8 6 0及基準信號8 5 0的頻率與相位形成一致。 第9圖是表示第8圖之實施例的構成要素（數位控制 電路8 0 3 )的具體構成之一實施例。在此電路中，圖號 9 0 0〜9 0 2是表示邊沿觸發器型的觸發電路，圖號 9 0 3是表示置位復位型的觸發電路，9 0 4是表示2位 元計數器，905是表示〇R電路，906及910及 9 1 1是表示AND電路，9 0 7是表示複數且奇數的反 相器，908是表示NOR電路，909是表示反相器。 又，圖號9 5 0〜9 5 2是表示內部信號及其節點。其中 ，2位元計數器9 0 4會在每次脈衝加諸於通過緩衝器的 基準信號8 5 1中時實施計數，若信號9 5 0形成高位準 ，則將會被復位。 經濟部智慧財產局員工消費合作社印製 其次，將說明該電路的動作。觸發電路9 0 0〜 9 0 2會同步於通過緩衝器的基準信號8 5 1 ，而用以取 入比較器的輸出之1 5 1及8 5 2及8 6 2的信號。當表 示頻率比較結果的信號8 5 2或8 6 2爲高位準時，該信 號會被輸出至8 5 3或8 6 3，同時內部信號9 5 0會形 成高位準。如此一來，觸發電路9 0 3會被復位，而使內 部信號9 5 1形成低位準，且被輸出至8 5 4及8 6 4的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 502493 A 7 B7 _ 五、發明説明（IS) 信號會同時形成低位準。又，此刻2位元計數器9 0 4的 計數也會被復位。 (請先閲讀背面之注意事項再填寫本頁) 若表示頻率比較結果的信號8 5 2及8 6 2皆形成低 位準的話，則被輸出於8 5 3及8 6 3的信號會形成低位 準，同時內部信號9 5 0會形成低位準，而於每次脈衝施 加於信號8 5 1時，2位元計數器9 0 4的計數會執行。 在執行4次的計數期間，若信號8 5 2及8 6 2 一次也沒 有形成高位準的話，則觸發電路9 〇 3會被設定，而使內 部信號9 5 1形成高位準。另一方面’在內部信號9 5 2 中以反相器9 0 7的延遲時間總和而定的脈衝寬度的脈衝 會在每次脈衝加諸於信號8 5 1中時出現。如此一來’根 據表示相位比較結果的信號1 5 1而定的信號8 5 4或 8 6 4會只在出現於內部信號9 5 2中的脈衝信號的脈衝 寬度間形成高位準。 具體而言，以上所述之數位控制電路的動作如下述。 經濟部智慧財產局員工消費合作社印製 當表示頻率比較結果的信號8 5 2或8 6 2爲高位準 時，8 5 3或8 6 3的信號會跟著形成高位準，同時 8 5 4及8 6 4的信號雙方皆會形成低位準。又，若表示 頻率比較結果的信號8 5 2及8 6 2雙方的低位準狀態持 續4週期以上的話，則脈衝會依照表示相位比較結果的信 號1 5 1來輸出至8 5 4或8 6 4的信號中。 在此，之所以要分離根據頻率比較結果而輸出的信號 8 5 3及8 6 3與根據相位比較結果而輸出釣信號8 5 4 及8 6 4，其目的是爲了能夠在頻率不一致時加大控制來 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 502493 A7 B7_ ___ 五、發明説明（θ 使快速收斂，以及能夠在頻率一致而僅相位偏離時縮小控 制量來防止發生抖動。因此而個別地使用信號來進行控制 (請先閲讀背面之注意事項再填寫本頁) 〇 又，根據頻率比較結果而輸出的信號8 5 3及8 6 3 會保持1週期間的高位準，相對的根據相位比較結果而輸 出的信號8 5 4及8 6 4是以能夠形成脈衝而構成者°藉 此，連實施控制的時間也可以改變。 又，設置2位元計數器9 0 4的目的是爲了防止在頻 率比較結果不被輸出後根據相位比較結果而進行控制。亦 即，在頻率比較結果不被輸出後，大多不會進行正確的相 位比較。如此一來，若根據此刻的相位比較結果來實施控 制的話，則大多會施以相反的控制。因此，設置2位元計 數器，而使能夠在等待4週期後根據相位比較結果再開始 實施控制。 經濟部智慧財產局員工消費合作社印製 第1 0圖是表示第8圖之實施例的構成要素（供給泵 8 0 4 )的具體構成之一實施例。在此電路中，圖號 1000〜1003是表示NMOS ，圖號101 ◦〜 1013是表示PM〇S，1〇20及1021是表示阻 抗元件，1030及1031是表示反相器。又，圖號 1 0 5 0〜1 0 5 2是表示內部信號及其節點。 此電路在8 5 3的信號形成高位準時’ P Μ〇S 1 0 1 3導通後電流會從V d d流入1〇5 2的 節點，且在8 6 3的信號形成高位準時’ N Μ〇S 1 0 0 3導通後電流會從1 〇 5 2的節點流出至 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇 Χ297公釐） 71^ — 502493 A7 B7 _ 五、發明説明（17) (請先閲讀背面之注意事項再填寫本頁) V s S。又，由於1 0 5 2的節點會經由阻抗元件 1 0 2 1來連接於控制信號1 5 0的端子，因此電流會對 第1圖所示的電壓振盪器內的電容元件1 2 2進行充放電 。在此，阻抗元件1 0 2 1是爲了防止因電容元件1 2 2 的寄生阻抗而使得1 5 0的節點的電位暫時性的過度上升 或過度下降而設置者。 又，當8 5 4或8 6 4的信號形成高位準時也會進行 同樣的充放電。但，因爲流入N Μ〇S 1 0 0 2及 PM〇S 1 0 1 2的電流會根據NM〇S 1 0 0 1及 P Μ〇S 1 0 1 1而被限制，所以可使電流値縮小到比依 8 5 3或8 6 3的信號而進行充放電的電流値還要小。此 刻的電流値可根據Ν Μ〇S 1 0 0 0與1 0 0 1的閘極寬 度比或Ρ Μ〇S 1 0 1 〇與1 〇 1 1的閘極寬度比，以及 根據阻抗元件1 0 2 0的阻抗値來相當自由地予以設定。 又，依8 5 3或8 6 3的信號而進行充放電的電流値 ，亦可某程度上依NM〇S 1〇0 3及PM〇S 1 0 1 3 的閘極寬度來自由設定。 經濟部智慧財產局員工消費合作社印製 至少根據頻率比較器的輸出而形成之1週期內的 1 5 0的電壓變化可設定成比根據相位比較器的輸出而形 成之1週期內的1 5 0的電壓變化來得大。 又，與依8 5 4或8 6 4的信號而進行充放電的電路 同樣的，依8 5 3或8 6 3的信號而進行充放電的電路也 會以其他的Μ〇S來限制電流，而使能夠根據該閘極寬度 等來設定電流値。 本^氏張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -20- 502493 A7 B7 五、發明説明（y (請先閱讀背面之注意事項再填寫本頁) 又，在第9圖的數位控制電路與第1 0圖的供給泵的 組合中，雖是設置根據頻率比較結果的控制系統（依 8 5 3或8 6 3的信號而進行充放電）與根據相位比較結 果的控制系統（依8 5 4或8 6 4的信號而進行充放電） 等2個的控制系統，但亦可設置3個系統以上，而使能夠 改變頻率差較大時與頻率差較小時的控制強度。 亦即，頻率爲2倍以上相異時，雖頻率比較電路的輸 出8 5 2或8 6 2會連續形成高位準，但若頻率的比未滿 2倍，則頻率比較電路的輸出8 5 2或8 6 2不會連續形 成高位準。又，若未滿1 _ 5倍，則頻率比較電路的輸出 8 5 2或8 6 2形成高位準的次數爲每3個週期以上形成 1次。在此，容易在數位電路檢測出該狀況。 經濟部智慧財產局員工消費合作社印製 又，在第1 0圖的實施例中雖充放電的電路只有設置 2個系統，但亦可設置3個系統，分別於每個系統改變電 流値，頻率差較大時，以最大電流値來進行充放電，頻率 差較小時，以中等的電流値來進行充放電，且根據相位比 較結果來進行控制時，以最小的電流値來進行充放電。當 然，亦可設置4個系統以上。 第1 1圖是表示第1 〇圖以外之供給泵8 〇 4的實施 例之一。在圖中，圖號1 1 〇 〇〜1 1 〇 7是表示 NM〇S ，11 10〜1 1 19是表示PM〇S ， 1130〜11 32是表示電容元件，114 ◦〜 1143是表示阻抗元件。又，11 5〇〜11 54是表 示內部信號及其節點。 本紙張斤適用中國國家標準（CNS ) A4規格（21〇χ297公餐） -21 - 502493 Α7 Β7 五、發明説明（1〇) (請先閱讀背面之注意事項再填寫本頁) 此電路是在控制信號1 5 0的電壓接近V s s的電壓 時，爲了保持被8 5 4的信號所驅動而流入的電荷量與被 8 6 4的信號所驅動而流出的電荷量的平衡’而改良第 1 0圖的電路。亦即，在第1 〇圖中，當控制信號1 5 0 的電壓接近於V s s的電壓時，在P Μ〇S 1 0 1 1及 1 0 1 2中會充分地施加源極-汲極間電壓，相對的施加 於Ν Μ〇S 1 〇 〇 1及1 0 0 2的源極—汲極間的電壓會 不夠充分。因此，根據1次的驅動信號而流出的電荷量與 流入的電荷量比較下會變得非常地小。因應於此，第1 1 圖爲改善此問題者。 第1 1圖的電路是控制信號1 5 0的電壓會經由阻抗 元件1 1 4 0與電容元件1 1 3 0的低通濾波器（low-pass filter ) 來 連接於 1 1 5 0 的節點 ，且該 電壓與 1 1 5 3的節點的電壓會在P Μ〇S 1 1 1 5及1 1 1 6等的 電流開關被比較。然後，在Ρ Μ 0 S 1 1 1 8及1 1 1 9 等的電流開關放大比較結果，加諸於Ν Μ〇S 1 1 0 6的 源極輸出電路。 經濟部智慧財產局員工消費合作社印製 接著會在阻抗元件1 1 4 1〜1 1 4 3的阻抗分壓電 路，對源極輸出電路的輸出1 1 5 2的電壓進行分壓，然 後反餽給1 1 5 3的節點。如此一來，1 1 5 3的節點的 電壓會在與1 1 5 0的節點的電壓，亦即控制信號1 5 0 的電壓形成相等時取得平衡。在此，只要設計成阻抗元件 1 1 4 1與1 1 4 2的阻抗値相等，則1 1 5 2的節點的 電壓與控制信號1 5 0的電壓的差便會和控制信號1 5 0 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ' 502493 經濟部智慧財產局員工消費合作社印製 A7 B7_ ____五、發明説明（2d) 的電壓與1 1 5 4的節點的電壓的差約形成相等，且 N Μ〇S 1 1 7 0導通時流入的電荷量與 Nm〇S 1 0 0 2導通時流出的電荷量會幾乎形成相等。 又，由於該電路最有用的情況是控制信號1 5 0的電壓或 1 0 5 2的節點的電壓接近於V s s的電壓時，因此由 8 5 0的信號所驅動的Μ〇S 1 1 0 7亦可使用Ν Μ〇S 〇 第1 2圖是表示第8圖之實施例的構成要素（相位比 較器8 0 0 )的具體構成之一實施例。此電路亦揭示於日 本特開平0 9 — 7 4 3 5 2的說明書中。該電路會藉由 NAND電路1 2 0 0及1 2 0 1所構成的觸發電路來比 較8 5 0的信號上升與8 6 0的信號上升到底是哪一方會 先出現，且觸發電路1 2 0 2會取入其結果而輸出。 第1 3圖是表示第8圖之實施例的構成要素（頻率比 較器8 0 1 )的具體構成之一實施例。此電路亦揭示於日 本特開平0 9 — 7 4 3 5 2的說明書中。該電路會比較 8 5 1的信號上升與8 6 1的信號下降是否會交互出現， 若連續出現兩次以上，則連續出現側的輸出信號8 5 2或 862會形成高位準。 若利用以上所述之P L L電路，則可充分發揮本發明 之電壓控制振盪器的功能，亦即可降低電源電壓變動時所 產生的抖動。 第1 4圖是表示使用本發明之？ L L電路而構成的半 導體積體電路裝置的實施例之一配置圖。在第1 4圖中， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公餐） (請先閲讀背面之注意事項再填寫本頁) 502493 A7 B7 五、發明説明（21) 圖號1 4 0 0是表示半導體積體電路裝置，圖號1 4 0 1 是表示搭載含本發明之電壓控制振盪器的P L L電路的主 要部份之位置，圖號1 4 0 2〜1 4 0 4是表示分散搭載 構成時脈分配電路8 0 6的驅動器之位置，圖號1 4 1 0 是表示搭載接受來自外部的基準信號的輸入電路之位置。 又，圖號1 4 5 0〜1 4 5 3是表示連接這些構件的配線 ’圖號1 4 6 0是表示將時脈信號8 7 0供應給各分配目 的地的配線。 若利用本發明之電壓控制振盪器，則可減低電源電壓 變動時所產生的抖動。 又，若利用本發明之P L L電路，則可減少電源電壓 變動時所產生的抖動。 由於只要使用本發明之電壓控制振盪器，便可減少電 源電壓變動時所產生的抖動，因此可不必在意電源電壓變 動，而來把含電壓控制振盪器的P L L電路的構成要素搭 載於半導體積體電路裝置內的任意位置。 【圖面之簡單的說明】 第1圖是表示本發明之電壓控制振盪器的實施例之一 電路圖。 第2圖是表示習知之電壓控制振盪器之一電路圖。 第3圖是表示習知之電壓控制振盪器之另一電路圖。 第4圖是表示第1圖的實施例中的電平位移電路之一 電路圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---------衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -24- 502493 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明（22) 第5圖是表示可使用於第1圖的實施例的電平位移電 路的變形例之一電路圖。 第6圖是表示本發明之電壓控制振盪器的其他實施例 之一電路圖。 第7圖是表示本發明之電壓控制振盪器的其他實施例 之一電路圖。 第8圖是表示本發明之P L L電路的實施例之一電路 圖。 第9圖是表示第8圖的實施例中的數位控制電路的電 路圖。 第1 0圖是表示第8圖的實施例中的供給泵的電路圖 〇 第1 1圖是表示可使用於第8圖的實施例的供給泵的 變形例之一電路圖。 第1 2圖是表不第8圖的實施例中的相位比較器的電 路圖。 第1 3圖是表示第8圖的實施例中的頻率比較器的電 路圖。 第1 4圖是表示本發明之半導體積體電路裝置的實施 例之一配置圖。 【圖號之說明】 10〇〜103:N通道型M〇S電晶體（NM〇S ) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 502493 經濟部智慧財產局員工消費合作社印製 A 7 B7五、發明説明（29 1 1 1〜1 1 5 : P通道型M〇s電晶體（PM〇S ) 120〜122:電容器（電容元件） 1 3 0 :振盪器 131:緩衝電路 1 3 2 :電平位移電路 1 5 0 :類比控制信號及其輸入端子 151:數位控制信號及其輸入端子 1 6 0 :振盪輸出及其輸出端子 1 7〇〜1 7 4，4 5 2 :內部信號及其節點 3 5〇：節點 321 〜325，331 〜335，340 :M〇S .電晶體 40 1〜40 5 : N通道型MOS電晶體（NM〇S ) 420〜423 : N通道型M〇S電晶體（NM〇S ) 411〜415 : P通道型MOS電晶體（PM〇S ) 431〜433 : P通道型M〇S電晶體（PM〇S ) 4 4 0 :電容元件 4 4 1，4 4 2 ··阻抗元件 4 5 0，4 5 1 :差動信號 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ (請先閱讀背面之注意事項再填寫本頁) 502493 經濟部智慧財產局員工消費合作社印製 A 7 B7 五、發明説明（2』 4 5 2 :內部信號 5〇1 ，502 :N通道型M〇S電晶體（NM〇S ) 511:P通道型M〇S電晶體（PMOS) 5 4 0 :電容元件 5 6 0 :輸出信號 604 ，605 :N通道型M〇S電晶體（NM〇S ) 614 ，615 : P通道型M〇S電晶體（PM〇S ) 714 ，715 : P通道型M〇S電晶體（PM〇S ) 7 5 1 :控制信號 8 0 0 :相位比較器 8 0 1 :頻率比較器 8〇2 :除頻器 8 0 3 :數位控制電路 8 0 4 :供給泵 8 0 5 :電壓控制振盪器 8 0 6 :時脈分配器 8 5 0 :基準信號 85 1〜854 ，86〇〜864 :內部信號及其節 點 8 7 0 :時脈信號 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- 502493 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（ 900〜903:觸發電路 9〇4: 2位元計數器 9 0 7 :反相器 950，951，952:內部信號 1〇00〜1〇03:N通道型M〇S電晶體（ N Μ 0 S ) 1010〜1013 :Ρ通道型M〇S電晶體（ P Μ 0 S ) 1〇2 0，1 0 2 1 :阻抗元件 1030，1031:反相器 1 0 5 0〜1 0 5 2 :內部信號及其節點 1 1〇〇〜1 1〇7 : Ν通道型MOS電晶體（ Ν Μ 0 S ) 1 1 10〜1 1 19 : Ρ通道型M〇s電晶體（ P Μ 0 S ) 1130〜1132:電容元件 1 1 4 0〜1 1 4 3 :阻抗元件 1 1 5 0〜1 1 5 4 :內部信號及其節點 1400:半導體積體電路裝置 V. d d :高電壓側的電源及其端子 V s s :低電壓側的電源及其端子 —--------衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

  1. 502493
    Α8 Β8 C8 D8 々、申請專利範圍 1 1 . 一種電壓控制振盪器，其特徵是具備： 將一端連接於第1電源，在閘極電極施加供以控制振 盪頻率的電壓之第1M〇S電晶體；及 連接於上述第1 Μ〇S電晶體的另一端與第2電源間 之振盪器；及 並列連接於該振盪器之第1電容元件；及 控制與上述第1 Μ ◦ S電晶體不同的上述振盪器的振 盪頻率之附加控制機構。 2 .如申請專利範圍第1項之電壓控制振盪器，其中 上述附加控制機構是根據1位元的數位信號來控制上述振 盪器的振盪頻率。 3 ·如申請專利範圍第1項之電壓控制振盪器，其中 上述附加控制機構是由串列連接於上述振盪器中的1個信 號節點與上述第2電源之間的第2電容元件及第2 Μ〇S 電晶體所構成。 4 .如申請專利範圍第1項之電壓控制振盪器，其中 上述振盪器是至少具備3個串列連接於Ρ通道型的Μ〇· S 電晶體及Ν通道型的Μ 0 S電晶體，並依次連接反相器的 輸出與輸入，且除了第1號以外，將任一奇數號之反相器 的輸出連接於上述第1號之反相器的輸入。 . 5 .如申請專利範圍第1項之電壓控制振盪器，其中 上述振盪器是至少具備3個串列連接於Ρ通道型的Μ〇S 電晶體及Ν通道型的Μ〇S電晶體，並依次連接反相器的 輸出與輸入，且將最後之反相器的輸出連接於最初之反相 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ------1Τ------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 502493 A8 B8 C8 D8 六、申請專利範圍 2 器的輸入。 (請先閲讀背面之注意事項再填寫本頁) 6 . —種P L L電路，是具有追隨週期性的基準信號 的相位，且產生具有預定整數倍的頻率的輸出信號，其特 徵是具有： 供以產生上述輸出信號之電壓控制振盪器；及 對上述電壓控制振盪器的輸出進行分頻之除頻器；及 產生供以對上述基準信號的相位區別上述除頻器的輸 出的相位的前進或延遲的相位檢測信號之相位比較器；及 針對上述基準信號的頻率來判別上述除頻器之輸出信 號的頻率差異，而使發出頻率差判別輸出之頻率比較器； 及 產生電壓會按照上述相位比較器及上述頻率比較器的 輸出而變化的類比信號之控制電路； 又，上述電壓控制振盪器具有： 一端連接於第1電源，且於閘極電極中連接有上述類 比控制信號之Μ〇S電晶體；及 經濟部智慧財產局員工消費合作社印製 連接於上述Μ 0 S電晶體與第2電源間之振盪器；及. 與該振盪器並列連接之電容元件。 7 .如申請專利範圍第6項之P L L電路，其中上述 控制電路會在每個對應於上述基準信號之一週.期的週期中 ，進行對應於上述相位比較器及上述頻率比較器的輸出之 上述類比控制電壓的電壓控制，且對應於上述頻率比較器 在一次檢測出頻率的差異時之一週期內之上述類上t控制信 號的電壓變化會比上述相位比較器的比較結果之一週期內 -30- ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 502493 A8 B8 C8 D8 六、申請專利範圍 3 的類比信號的電壓變化來得大。 (請先閲讀背面之注意事項再填寫本頁) 8 .如申請專利範圍第6項之P L L電路，其中上述 控制電路會在每個對應於上述基準信號之一週期的週期中 ，進行對應於上述相位比較器及上述頻率比較器的輸出之 上述類比控制電壓的電壓控制動作，且上述頻率比較器在 執行對應於檢測出頻率的差異時之電壓變化的週期及接著 的預定數量週期中，具有禁止根據上述相位比較器的比較 結果而產生電壓變化之電路機構。 9 . 一種P L L電路，是具有追隨週期性的基準信號 的相位，且產生具有預定整數倍的頻率的輸出信號，其特 徵是具有： 供以產生上述輸出信號之電壓控制振盪器；及 對上述電壓控制振盪器的輸出進行分頻之除頻器；及 產生供以對上述基準信號的相位區別上述除頻器的輸 出的相位的前進或延遲的相位檢測信號之相位比較器；及 經濟部智慧財產局員工消費合作社印製 針對上述基準信號的頻率來判別上述除頻器之輸出信 號的頻率差異，而使發出頻率差判別輸出之頻率比較器； 及 至少產生對應於上述頻率比較器的輸出的類比控制信 號之控制電路； · 又，上述電壓控制振盪器具有： 一端連接於第1電源，且於閘極電極中連接有上述類 比控制信號之Μ〇S電晶體；及 ’ 連接於上述Μ〇S電晶體與第2電源間之振盪器；及 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _ 31 _ 502493 A8 B8 C8 D8 — … ""1 -------丨丨· --------- ' 1 "m11 〜 六、申請專利範圍 4 與該振盪器並列連接之電容元件；及 C請先閱讀背面之注意事項再填寫本頁) 根據上述相位器所輸出的相位檢測信號來控制振擾頻 率之附加控制機構。 1 〇 . —種半導體積體電路+，其特徵是具有： 電壓控制振盪器；及 將上述電壓控制振盪器的輸出分配於各部電路之時脈 分配電路；及 對上述時脈分配電路所分配的一個時脈進行分頻之除 頻器；及 產生供以對上述基準信號的相位區別上述除頻器的輸 出的相位的前進或延遲的相位檢測信號之相位比較器；及 針對上述基準信號的頻率來判別上述除頻器之輸出信 號的頻率差異，而使發出頻率差判別輸出之頻率比較器； 及 產生電壓會按照上述相位比較器及上述頻率比較器的 輸出而變化的類比信號之控制電路； 又，上述電壓控制振邊器具有： 經濟部智慧財產局員工消費合作社印製 一端連接於第1電源’且於聞極電極中連接有上述類 比控制信號之Μ ◦ S電晶體；及 連接於上述Μ〇S電晶體與第2電源間之振盪器；及 與該振盪器並列連接之電容元件。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -32 ·
TW089115873A 2000-03-08 2000-08-07 Voltage controlled oscillator, PLL circuit and semiconductor integrated circuit device TW502493B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000068606A JP2001257567A (ja) 2000-03-08 2000-03-08 電圧制御発振器およびｐｌｌ回路および半導体集積回路装置

Publications (1)

Publication Number Publication Date
TW502493B true TW502493B (en) 2002-09-11

Family

ID=18587637

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089115873A TW502493B (en) 2000-03-08 2000-08-07 Voltage controlled oscillator, PLL circuit and semiconductor integrated circuit device

Country Status (4)

Country Link
US (1) US6768387B1 (zh)
JP (1) JP2001257567A (zh)
KR (1) KR100382014B1 (zh)
TW (1) TW502493B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717103B1 (ko) * 2006-03-04 2007-05-10 삼성전자주식회사 전압제어 발진기의 발진 주파수를 자동 튜닝할 수 있는위상동기루프 회로, 및 지연라인의 지연시간을 자동 튜닝할수 있는 지연동기루프 회로
JP4357538B2 (ja) 2007-03-07 2009-11-04 株式会社日立製作所 半導体集積回路装置
JP2009159038A (ja) 2007-12-25 2009-07-16 Hitachi Ltd Ｐｌｌ回路
US8552772B2 (en) 2011-01-06 2013-10-08 Asahi Kasei Microdevices Corporation Loop filter buffer with level shifter
US20130106644A1 (en) * 2011-11-02 2013-05-02 Lawrence Livermore National Security, Llc Ultra low power homodyne motion sensor
US8786328B2 (en) * 2012-09-12 2014-07-22 Texas Instruments Incorporated RF logic divider
KR102352633B1 (ko) * 2014-07-25 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발진 회로 및 그것을 포함하는 반도체 장치
US9495285B2 (en) 2014-09-16 2016-11-15 Integrated Device Technology, Inc. Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM)
US9553570B1 (en) 2014-12-10 2017-01-24 Integrated Device Technology, Inc. Crystal-less jitter attenuator
US9369139B1 (en) * 2015-02-14 2016-06-14 Integrated Device Technology, Inc. Fractional reference-injection PLL
US9336896B1 (en) 2015-03-23 2016-05-10 Integrated Device Technology, Inc. System and method for voltage regulation of one-time-programmable (OTP) memory programming voltage
US9455045B1 (en) 2015-04-20 2016-09-27 Integrated Device Technology, Inc. Controlling operation of a timing device using an OTP NVM to store timing device configurations in a RAM
US9362928B1 (en) 2015-07-08 2016-06-07 Integrated Device Technology, Inc. Low-spurious fractional N-frequency divider and method of use
US9954516B1 (en) 2015-08-19 2018-04-24 Integrated Device Technology, Inc. Timing device having multi-purpose pin with proactive function
US9590637B1 (en) 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
US9847869B1 (en) 2015-10-23 2017-12-19 Integrated Device Technology, Inc. Frequency synthesizer with microcode control
US9614508B1 (en) 2015-12-03 2017-04-04 Integrated Device Technology, Inc. System and method for deskewing output clock signals
US10075284B1 (en) 2016-01-21 2018-09-11 Integrated Device Technology, Inc. Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system
US9852039B1 (en) 2016-02-03 2017-12-26 Integrated Device Technology, Inc Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices
US9859901B1 (en) 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
US9692394B1 (en) 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use
US9698787B1 (en) 2016-03-28 2017-07-04 Integrated Device Technology, Inc. Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use
US9954541B1 (en) 2016-03-29 2018-04-24 Integrated Device Technology, Inc. Bulk acoustic wave resonator based fractional frequency synthesizer and method of use
US9581973B1 (en) 2016-03-29 2017-02-28 Integrated Device Technology, Inc. Dual mode clock using a common resonator and associated method of use
US9654121B1 (en) 2016-06-01 2017-05-16 Integrated Device Technology, Inc. Calibration method and apparatus for phase locked loop circuit
CN107959476B (zh) * 2018-01-04 2024-04-19 湖南融创微电子有限公司 低功耗电流饥饿型振荡器电路
JP2019200147A (ja) * 2018-05-17 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および容量値測定方法
US10659012B1 (en) * 2018-11-08 2020-05-19 Nxp B.V. Oscillator and method for operating an oscillator
WO2020105182A1 (ja) 2018-11-22 2020-05-28 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路
CN113381698A (zh) * 2021-07-30 2021-09-10 杭州雄迈集成电路技术股份有限公司 一种压控振荡器的电容耦合输出缓冲电路及其控制方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248809A (ja) * 1985-08-28 1987-03-03 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH01161912A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
JPH03101410A (ja) * 1989-09-14 1991-04-26 Hitachi Ltd 電圧制御発振回路
KR960000055Y1 (ko) * 1990-01-22 1996-01-04 금성통신 주식회사 피엘엘(pll) 제어회로
US5278522A (en) * 1992-11-19 1994-01-11 Codex, Corp. High frequency voltage controlled oscillator
US5485126A (en) * 1994-01-25 1996-01-16 International Business Machines Corporation Ring oscillator circuit having output with fifty percent duty cycle
JP2755181B2 (ja) * 1994-08-12 1998-05-20 日本電気株式会社 電圧制御発振器
US5581216A (en) * 1995-01-24 1996-12-03 Ic Works, Inc. Low jitter voltage controlled oscillator (VCO) circuit
US5561398A (en) * 1995-05-16 1996-10-01 National Semiconductor Corporation LC-tuned voltage controlled ring oscillator
JP3698282B2 (ja) 1995-07-04 2005-09-21 株式会社ルネサステクノロジ Ｐｌｌ回路および周波数比較回路
JPH09148894A (ja) * 1995-09-06 1997-06-06 Nec Corp 電源電圧の変動に強い電圧制御発振器
JPH0993090A (ja) * 1995-09-21 1997-04-04 Pioneer Electron Corp 受信機
JPH10200382A (ja) * 1997-01-13 1998-07-31 Rohm Co Ltd 低電圧駆動の電圧制御発振回路
JP3955150B2 (ja) * 1998-01-08 2007-08-08 富士通株式会社 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム
JPH1115541A (ja) 1997-06-23 1999-01-22 Hitachi Ltd 電源安定化回路および電源安定化回路を備えたｐｌｌ回路
JP3176331B2 (ja) * 1997-10-15 2001-06-18 山形日本電気株式会社 Ｐｌｌ回路
JP2990171B1 (ja) * 1998-08-24 1999-12-13 日本電気アイシーマイコンシステム株式会社 Ｐｌｌ回路とその制御方法

Also Published As

Publication number Publication date
KR100382014B1 (ko) 2003-05-01
US6768387B1 (en) 2004-07-27
KR20010088276A (ko) 2001-09-26
JP2001257567A (ja) 2001-09-21

Similar Documents

Publication Publication Date Title
TW502493B (en) Voltage controlled oscillator, PLL circuit and semiconductor integrated circuit device
JP3356136B2 (ja) Ｐｌｌ回路
TW519793B (en) Delay circuit
US6603340B2 (en) Delay circuit, voltage-controlled delay circuit, voltage-controlled oscillation circuit, delay adjustment circuit, DLL circuit, and PLL circuit
US7203126B2 (en) Integrated circuit systems and devices having high precision digital delay lines therein
US6711229B1 (en) Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same
JPS61105111A (ja) 電圧制御発振回路
KR100655814B1 (ko) 지연 회로
JP4463807B2 (ja) スイッチトキャパシタフィルタ及びフィードバックシステム
KR950010208B1 (ko) 신호지연회로 및 클록신호발생회로
US10419005B2 (en) Phase-locked-loop architecture
KR100657839B1 (ko) 전원 전압의 노이즈에 둔감한 딜레이 셀
US6801062B2 (en) Output circuit
KR102506190B1 (ko) 발진회로 및 반도체 집적회로
EP2290821A1 (en) Charge pump circuit and PLL circuit using the same
US5621360A (en) Voltage supply isolation buffer
KR20080037775A (ko) 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로
US7030673B2 (en) Phase splitter circuit
US6900684B2 (en) Pulse processing circuit and frequency multiplier circuit
JPH0427729B2 (zh)
US6806741B2 (en) Phase comparator capable of performing stable phase comparison for high frequency band
JPWO2005008895A1 (ja) チャージポンプ回路
US11569738B1 (en) Multi-stage charge pump with clock-controlled initial stage and shifted clock-controlled additional stage
JP2008035071A (ja) 出力ドライブ回路及びこれを備えたデジタルカメラ
JP4277645B2 (ja) 発振開始検出回路及びそれを内蔵した半導体集積回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees