JP2003234651A - 位相同期ループ回路 - Google Patents

位相同期ループ回路

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】ＣＭＯＳプロセスの微細化と共に、低電源電圧
化、高速論理回路としての低しきい値化の方向にある。
この時、スイッチング時にスイッチングトランジスタの
オフリーク電流の影響を受けて電圧制御発振器の制御電
圧が急速に変化する問題がある。このためチャネル長の
長いトランジスタを使用する方法もあるが、応答速度が
低下する問題がある。これらの問題がなく、低電圧かつ
高速で制御電圧への影響がない安定な位相同期ループ回
路の実現が課題となっていた。 【解決手段】本発明においてはチャージポンプの出力に
新たにＭＯＳトランジスタによるスイッチを追加し、こ
れにより位相同期ループ回路の開閉を行なう。この構造
によりチャージポンプの応答速度を低下させずにリーク
電流の小さいトランジスタの使用が可能となる。同時に
スイッチ両端の電位差を小さくすることが出来、リーク
電流をさらに小さくすることが出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は位相同期ループ回路
とそれに使用されるチャージポンプに関するものであ
る。
【０００２】
【従来の技術】位相同期ループ回路（以下、ＰＬＬ）は
各種通信システムの局部発振器等に使用されている。図
５は無線通信システムの局部発振器に使用されるＰＬＬ
の回路構成例を示している。ＰＬＬはフィードバック回
路であるから一般的には図５のように閉ループで動作し
ているが、その使用されるシステムの中で開ループにし
て使用する場合がある。たとえば、ＦＳＫ変調を行うと
きにＰＬＬを閉ループ状態にして、出力周波数を搬送波
周波数にロックしたあと、ＰＬＬを開ループにし、電圧
制御発振器(以下、ＶＣＯ)の制御電圧入力端子に直接変
調信号を加算して変調波を生成する、などに使用され
る。ＰＬＬに使用されるチャージポンプは位相比較器で
検出された位相差をＶＣＯの制御信号に変換するために
使用される。その回路はＣＭＯＳプロセスでは図６に示
すような簡単な構成で実現可能である。位相比較器とし
て図４に示す一般的な回路を使用し、ＰＬＬが閉ループ
時の動作を図５により簡単に説明する。位相比較器１の
入力端子ｆｐに入力される基準信号が、入力端子ｆｒに
入力される比較信号に対し位相が進んでいる間は位相比
較器１の出力端子ｐｕから０または負電位（以下、Ｌｏ
ｗ）が出力され、図６におけるチャージポンプ９のＰＭ
ＯＳトランジスタ２３（Ｍ３）がオンし、ループフィル
タ１０の容量に電荷を供給する。これによりＶＣＯ１１
の制御電圧が上昇しＶＣＯ１１の出力周波数をあげるこ
とで位相を一致させるように働く。反対に入力端子ｆｐ
に入力される基準信号が比較信号に対し位相が遅れてい
る間は出力端子ｐｄからＬｏｗが出力され、チャージポ
ンプ９のＮＭＯＳトランジスタ２４（Ｍ４）がオンし、
ループフィルタの容量から電荷を引き抜く。これにより
ＶＣＯ１１の制御電圧が下降し、ＶＣＯ１１の出力周波
数を下げることで位相を一致させるように働く。
【０００３】この回路において、ＰＬＬを開ループにす
る方法として最も簡単なのがチャージポンプ９をオフに
する方法である。外部より入力される制御信号によって
チャージポンプ９のＰＭＯＳトランジスタ２３（Ｍ
３）、ＮＭＯＳトランジスタ２４（Ｍ４）を位相比較器
１の出力信号にかかわらず両者オフとなるように制御す
れば、ループフィルタ１０の容量から電荷の出入りはな
くなるため制御電圧は一定に保持され、ＶＣＯ１１の出
力周波数はほぼ一定に保たれる。
【０００４】この状態で例えば図示していないが加算器
によって制御電圧入力端子ｖｃの入力電圧に変調信号を
加算すると、加算された電圧分だけ出力周波数が変動す
るためＦＳＫ変調波が得られることになる。
【０００５】図６に示すチャージポンプでは実際には電
流のアンバランスが起こるため電流源を使用したり、チ
ャージポンプの応答速度を速めるためスイッチを差動化
するなどの対策がとられている。
【０００６】
【発明が解決しようとする課題】ＣＭＯＳプロセスは年
々微細化が進んでおり、またこれに伴う電源電圧の低下
が進んでいる。また、論理回路の高速化を狙った低しき
い値化も行われており、ＭＯＳトランジスタのオフリー
ク電流が大きくなる。そのような状況下で図６の回路に
おいて、ＰＭＯＳトランジスタ２３（Ｍ３）とＮＭＯＳ
トランジスタ２４（Ｍ４）を両方オフすることによって
開ループ状態としたときに、ＰＭＯＳトランジスタ２３
（Ｍ３）とＮＭＯＳトランジスタ２４（Ｍ４）のオフリ
ーク電流によってループフィルタ１０の容量に蓄積され
ていた電荷が流出または流入し、ＶＣＯ１１の制御電圧
が急速に変化するという問題がある。図８はＰＭＯＳト
ランジスタ２３（Ｍ３）とＮＭＯＳトランジスタ２４
（Ｍ４）との両者をオフした時６６９のオフリーク電流
によって容量に保持された電圧が変化する様子をシミュ
レーションした例で、１００μｓの間に０．１５Ｖ以上
の電圧変動を生じている。この問題を解決するためにＰ
ＭＯＳトランジスタ２３（Ｍ３）とＮＭＯＳトランジス
タ２４（Ｍ４）のオフリーク電流を小さくするためにチ
ャネル長の長いトランジスタを使用する方法も考えられ
るが、この場合Ｍ３とＭ４のトランジスタサイズが大き
くなるため、チャージポンプの応答速度が低下するとい
う別の問題が発生する。
【０００７】
【課題を解決する手段】本発明は以上のような点に鑑み
てなされたものであり、本発明の請求項１においては、
位相比較器と、チャージポンプと、ループフィルタと、
電圧制御発振器とからなる構成で、この位相比較器には
基準信号と前記電圧制御発振器の出力信号または前記電
圧制御発振器の出力信号を分周した信号とが入力され、
前記位相比較器の出力が前記チャージポンプに入力さ
れ、前記チャージポンプの出力が前記ループフィルタに
入力され、前記ループフィルタの出力が前記電圧制御発
振器の制御電圧端子に入力された構成の位相同期ループ
回路であって、前記のチャージポンプは、前記位相比較
器の出力に基づき、正の電流の出力を制御する第１のス
イッチと、負の電流の出力を制御する第２のスイッチ
と、前記第１、第２のスイッチにより制御された電流の
前記ループフィルタへの出力を制御する第３のスイッチ
を備え、この第３のスイッチを開閉することで位相同期
ループ回路の開閉を制御する構成としている。
【０００８】また、請求項２においては、位相比較器
と、チャージポンプと、ループフィルタと、電圧制御発
振器とからなっており、この位相比較器には基準信号と
前記電圧制御発振器の出力信号または前記電圧制御発振
器の出力信号を分周した信号とが入力され、前記位相比
較器の出力がチャージポンプに入力され、チャージポン
プの出力が前記ループフィルタに入力され、前記ループ
フィルタの出力が前記電圧制御発振器の制御電圧端子に
入力される位相同期ループ回路において、前記のチャー
ジポンプは正の電流出力を制御する第１のスイッチと、
負の電流出力を制御する第２のスイッチと、前記第１、
第２のスイッチにより制御された電流の前記ループフィ
ルタへの出力を制御する第３のスイッチと、前記３つの
スイッチを制御する制御回路とを備え、前記制御回路は
前記位相比較器の出力と前記位相同期ループ回路を開閉
する制御信号が入力され、前記制御信号が前記位相同期
ループ回路を閉ループとする時には前記第１と前記第２
のスイッチを前記位相比較器の出力により制御して前記
第３のスイッチを閉じる信号を発生し、開ループとする
時には前記第１と前記第２のスイッチを閉じて前記第３
のスイッチを開く信号を発生する構成としている。
【０００９】
【発明の実施の形態】（実施の形態１）図１は本発明の
請求項１にかかる第１の実施の形態を示した回路図であ
る。図１の比較信号入力端子ｆｒにはＰＬＬに使用され
るＶＣＯ（図５；１１）の出力またはＶＣＯの出力の分
周信号が入力され、基準信号入力端子ｆｐにはＰＬＬの
基準信号が入力される。チャージポンプ出力（ｏｕｔ）
にはループフィルタ（図５；１０）が接続され、ＰＬＬ
イネーブル制御信号入力端子ｃｔにはＰＬＬの開ループ
／閉ループを制御する信号が入力される。なお、トラン
ジスタスイッチ４はＰＬＬを開ループまたは閉ループの
切り換えを行なうためのもので、ゲートにはＰＬＬイネ
ーブル制御信号が入力される。また、図１の位相比較器
１は図４に示されるような一般的な位相比較器である。
【００１０】図１の回路において、ＰＭＯＳトランジス
タ２（Ｍ１）のゲート端子（ｕｐ）には位相比較器１の
ｐｕ端子出力が、ＮＭＯＳトランジスタ３（Ｍ２）のゲ
ート端子ｄｗには位相比較器１のｐｄ端子出力の反転信
号が入力されており、ＰＬＬを閉ループ動作させるとき
には、ＰＬＬイネーブル制御信号入力端子ｃｔに論理”
１”を示す高電位（以下、Ｈｉ）を入力するとトランジ
スタスイッチ４がオンして通常のＰＬＬの閉ループ動作
となる。
【００１１】ＰＬＬを開ループ動作させる時には、ＰＬ
Ｌイネーブル信号制御信号入力ｃｔにＬｏｗを入力する
とトランジスタスイッチ４はオフする。この場合、トラ
ンジスタスイッチ４がオフしているため、ループフィル
タ１０に保持されている電荷は変化しないためＶＣＯの
制御電圧は一定に保たれる。
【００１２】（実施の形態２）図２は本発明の請求項２
にかかる第２の実施の形態を示した回路図である。図２
の比較信号入力端子（ｆｒ）にはＰＬＬに使用されるＶ
ＣＯ（図５；１１）の出力またはこのＶＣＯ出力の分周
信号が入力され、基準信号入力端子（ｆｐ）にはＰＬＬ
の基準信号が入力される。制御回路５はＰＬＬループの
開閉を制御する部分で、入力側端子ｕｐ、ｄｗと出力側
端子ｐｉ、ｎｉとの接続状況をイネーブル制御信号入力
端子（ｅｎａｂｌｅ）に入力された制御信号（ｃｔ）が
ＰＬＬのループ開またはループ閉を制御する信号として
入力される。なお、位相比較器１には図４に示すような
一般的な構成の比較器を使用でき、チャージポンプ出力
端子（ｏｕｔ）にはループフィルタ１０が接続される。
図３は図２に示す制御回路５の一例である。図に示すよ
うに、イネーブル制御信号入力端子（ｅｎａｂｌｅ）の
電位でＮＯＲ回路１３およびＮＡＮＤ回路１４の制御を
行なうことによりＰＬＬループの開閉を制御している。
【００１３】図２の回路においてＰＬＬを閉ループ動作
させるときには、ＰＬＬイネーブル制御信号入力端子
（ｅｎａｂｌｅ）にＨｉを入力するとトランジスタスイ
ッチ８はオンし、ＰＭＯＳトランジスタ６（Ｍ１）のゲ
ートには位相比較器のｐｕ出力端子からの信号が、ＮＭ
ＯＳトランジスタ７（Ｍ２）のゲートには位相比較器の
ｐｄ出力端子からの信号の反転信号が入力され、通常の
ＰＬＬの閉ループ動作となる。
【００１４】ＰＬＬを開ループ動作させる時には、ＰＬ
Ｌイネーブル信号制御信号入力端子（ｅｎａｂｌｅ）に
Ｌｏｗを入力するとトランジスタスイッチ８はオフし、
ＰＭＯＳトランジスタ６（Ｍ１）のゲート端子にはＬｏ
ｗが、ＮＭＯＳトランジスタ７（Ｍ２）のゲート端子に
はＨｉが入力される。
【００１５】この場合、トランジスタスイッチ８がオフ
しているため、ループフィルタに保持されている電荷は
変化しないためＶＣＯの制御電圧は一定に保たれる。ま
た、ＰＭＯＳトランジスタ６（Ｍ１）とＮＭＯＳトラン
ジスタ７（Ｍ２）のドレイン電圧Ｖ１はほぼ電源電圧Ｖ
ＤＤと接地電位ＧＮＤの中間電圧になるためトランジス
タスイッチでのリークも小さくなる。
【００１６】図７に本第２の実施の形態のシミュレーシ
ョン結果を示す。横軸は時間で縦軸は容量に保持された
電圧の時間変化を示している。図７の点線（従来例１）
は参考に示した従来例のシミュレーション結果であり、
破線（実施例１）は第１の実施の形態の回路を使用した
場合のシミュレーション結果である。従来例は図８と同
じであるが本実施の形態の結果との差をわかりやすくす
るために縦軸は対数表示としている。従来例ではＰＭＯ
Ｓトランジスタ２（Ｍ１）とＮＭＯＳトランジスタ３
（Ｍ２）のオフリークの差によって電圧が時間により大
きく変化しているが、本発明の回路では第１の実施の形
態の場合で従来例に比べて２桁程度、第２の実施の形態
の場合で更に２桁程度リークによる電圧変動が小さくな
ることが解る。
【００１７】
【発明の効果】本発明によれば微細化・低電圧化によ
り、リーク電流が大きくなる傾向のＣＭＯＳプロセスに
おいて、比較的リーク電流の大きなＣＭＯＳトランジス
タを用いてもオフ時の出力リーク電流の小さいＰＬＬ用
のチャージポンプを構成することが出来る。
【００１８】
【図面の簡単な説明】
【図１】実施の形態１にかかる位相同期ループ回路の位
相比較器とチャージポンプ部の回路図。
【図２】実施の形態２にかかる位相同期ループ回路の位
相比較器とチャージポンプ部の回路図。
【図３】図２の回路における制御回路の一例を示す回路
図。
【図４】位相比較器の一例を示した回路図。
【図５】位相同期ループ回路の一例を示した回路図。
【図６】従来のチャージポンプの一例を示す回路図。
【図７】実施の形態１と実施の形態２に示す回路と従来
例に示す回路をそれぞれ使用したときの保持電圧の時間
変化のシミュレーション結果を示す時間−電圧変動特性
図。
【図８】従来のチャージポンプを使用した場合の保持電
圧の時間変化のシミュレーション結果を示す時間−電圧
変動特性図。
【符号の説明】
１：位相比較器 ２、６、２３：ＰＭＯＳトランジスタ ３、７、２４：ＮＭＯＳトランジスタ ４、８：トランジスタスイッチ ５：制御回路 ９：チャージポンプ １０：ループフィルタ １１：電圧制御発振器
（ＶＣＯ） １２：可変分周器 １３、１４：ＮＡＮＤ回
路 １５、１６：反転回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】位相比較器と、チャージポンプと、ループ
    フィルタと、電圧制御発振器とからなり、前記位相比較
    器には基準信号と前記電圧制御発振器の出力信号または
    前記電圧制御発振器の出力信号を分周した信号とが入力
    され、前記位相比較器の出力が前記チャージポンプに入
    力され、前記チャージポンプの出力が前記ループフィル
    タに入力され、前記ループフィルタの出力が前記電圧制
    御発振器の制御電圧端子に入力される位相同期ループ回
    路において、前記チャージポンプは、前記位相比較器の
    出力に基づき、正の電流の出力を制御する第１のスイッ
    チと、負の電流の出力を制御する第２のスイッチと、前
    記第１、第２のスイッチにより制御された電流の前記ル
    ープフィルタへの出力を制御する第３のスイッチを備
    え、前記第３のスイッチを開閉することで位相同期ルー
    プ回路の開閉を制御することを特徴とする位相同期ルー
    プ回路。
  2. 【請求項２】位相比較器と、チャージポンプと、ループ
    フィルタと、電圧制御発振器とからなり、前記位相比較
    器には基準信号と前記電圧制御発振器の出力信号または
    前記電圧制御発振器の出力信号を分周した信号とが入力
    され、前記位相比較器の出力が前記チャージポンプに入
    力され、前記チャージポンプの出力が前記ループフィル
    タに入力され、前記ループフィルタの出力が前記電圧制
    御発振器の制御電圧端子に入力される位相同期ループ回
    路において、前記チャージポンプは正の電流の出力を制
    御する第１のスイッチと、負の電流の出力を制御する第
    ２のスイッチと、前記第１、第２のスイッチにより制御
    された電流の前記ループフィルタへの出力を制御する第
    ３のスイッチと、前記３つのスイッチを制御する制御回
    路とを備え、前記制御回路は前記位相比較器の出力と前
    記位相同期ループ回路を開閉する制御信号が入力され、
    前記制御信号が前記位相同期ループ回路を閉ループとす
    る時には前記第１と前記第２のスイッチを前記位相比較
    器の出力により制御し、かつ前記第３のスイッチを閉じ
    る信号を発生し、開ループとする時には前記第１と前記
    第２のスイッチを閉じ、かつ前記第３のスイッチを開く
    信号を発生することを特徴とする位相同期ループ回路。
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