CN110299912A - 自适应频率调节方法、电路以及电路系统 - Google Patents
自适应频率调节方法、电路以及电路系统 Download PDFInfo
- Publication number
- CN110299912A CN110299912A CN201810233422.1A CN201810233422A CN110299912A CN 110299912 A CN110299912 A CN 110299912A CN 201810233422 A CN201810233422 A CN 201810233422A CN 110299912 A CN110299912 A CN 110299912A
- Authority
- CN
- China
- Prior art keywords
- delay line
- ring oscillator
- timing
- circuit
- output timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003044 adaptive effect Effects 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 45
- 230000008859 change Effects 0.000 claims description 15
- 230000005611 electricity Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 1
- 230000004044 response Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 235000013399 edible fruits Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000013112 stability test Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明提供一种自适应频率调节方法、电路以及电路系统，所述自适应频率调节电路包括：环形振荡器，输出可变频率，所述环形振荡器包括：可变延迟线和两端分别与可变延迟线的输出端和输入端相连的反相器；镜像延迟线，镜像所述电路系统中同一电源域的延迟性最差的线路；时序比较器，分别与环形振荡器和所述镜像延迟线相连，用于比较所述环形振荡器的输出时序和所述镜像延迟线的输出时序是否相同，并将比较结果反馈至环形振荡器，以供所述环形振荡器调节频率，直至所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同。本发明可以实现工作频率、工艺、电压、温度的自适应，通过本发明的技术方案，芯片的一致性、稳定性、性能均可得到提升。
Description
技术领域
本发明电路技术领域，特别是涉时钟电路技术领域，具体为一种自适应频率调节方法、电路以及电路系统。
背景技术
随着集成电路性能与工艺的提升，电路功耗、工艺浮动等问题，对芯片良率、性能一致性以及产品稳定性的影响越来越大。
芯片工艺方面的因素，芯片个体之间存在差异，相同工作电压不同芯片能稳定工作的频率会有差别。基于实测的“频率-电压”表，需要覆盖芯片之间的个体差异。在对大量芯片做“频率-电压”稳定性测试时，对每个工作频点对应的工作电压做长时间的稳定性测试。
在相同工作频率下，性能差的芯片需要较高的工作电压，而性能好的芯片需要的工作电压就会相对较低，所以在这种方式下测试得到的“频率-电压”在兼顾性能差的芯片时对于性能比较好的芯片是偏高的，由此导致性能好的芯片按“频率-电压”表设置电压时导致性能好的芯片工作电压高于实际性能需求，功耗也会相应偏高。
电源芯片的输出电压存在误差，所以实际使用中，需要考虑电源芯片输出的电压误差，按相应比例提高“频率-电压”表中的电压值。为了能覆盖到负偏差的电源芯片，对于正偏差的电源芯片就会偏高，功耗也会相应偏高。
电源芯片的瞬态响应性能很难满足高性能芯片的需求，当芯片负荷突然增大时电源芯片无法响应，通常会有几微秒到十几微秒的时间需要由电源上的滤波电容提供能量，此时电源电压会下降，而此时正是芯片需要稳定供电的时候，所以“频率-电压”表也会按电源未响应的时间内的电压最低点考虑，于是不得不进一步提高表格中的电压值，这就导致功耗的进一步增加。
AVS受限于电源模块的响应速度，目前绝大部分电源响应的速度都在us级别，这对于工作在GHz频率的ASIC/SOC，若干的逻辑操作只需要几个ns，而us级别的响应速度显然太慢，在电源模块未响应期间电压可能已经跌落到导致电路工作不稳定，从而出现死机等问题。
DVS方式所需要的频率-电压表的测定需要大量的人力投入大量的测试工作，而且性能功耗的控制难以最优化。AVS方式在工艺、温度方面可以做到自适应，但对电压控制的速度上难以满足日益提高的性能需求。
综上，现有技术均是基于性能需求确定出工作频率，电源、工艺、温度都在围绕确定的频率展开，而电源、工艺、温度方面的因素都是客观存在，给芯片品控和应用都带来诸多制约，这是现有技术方案的最大缺点。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种自适应频率调节方法、电路以及电路系统，用于解决现有技术中难以自适应调节频率的问题。
为实现上述目的及其他相关目的，本发明提供一种自适应频率调节电路，应用于一电路系统中，所述自适应频率调节电路包括：环形振荡器，输出可变频率；镜像延迟线，镜像所述电路系统中同一电源域的延迟性最差的线路；时序比较器，分别与所述环形振荡器和所述镜像延迟线相连，用于比较所述环形振荡器的输出时序和所述镜像延迟线的输出时序是否相同，并将比较结果反馈至所述环形振荡器，以供所述环形振荡器调节频率，直至所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同。
于本发明的一实施例中，在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
于本发明的一实施例中，所述环形振荡器包括：可变延迟线和两端分别与所述可变延迟线的输出端和输入端相连的反相器。
于本发明的一实施例中，所述可变延迟线包括延迟线和调节所述延迟线长度的开关。
于本发明的一实施例中，所述环形振荡器和所述时序比较器之间连接有一计数器，用于在所述环形振荡器的输出时序和所述镜像延迟线的输出时序不相同时对所述时序比较器的输出脉冲进行计数；所述环形振荡器根据所述计数器的计数结果改变所述可变延迟线的长度。
本发明的实施例还提供一种自适应频率调节方法，包括：所述自适应频率调节方法包括：通过一环形振荡器输出可变频率；通过一镜像延迟线镜像电路系统中同一电源域的延迟性最差的线路；通过一时序比较器比较所述环形振荡器的输出时序和所述镜像延迟线的输出时序是否相同，并将比较结果反馈至所述环形振荡器，以供所述环形振荡器调节频率，直至所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同。
于本发明的一实施例中，在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
于本发明的一实施例中，所述环形振荡器包括：可变延迟线和两端分别与所述可变延迟线的输出端和输入端相连的反相器。
于本发明的一实施例中，所述可变延迟线包括延迟线和调节所述延迟线长度的开关。
于本发明的一实施例中，所述环形振荡器和所述时序比较器之间连接有一计数器，用于在所述环形振荡器的输出时序和所述镜像延迟线的输出时序不相同时对所述时序比较器的输出脉冲进行计数；所述环形振荡器根据所述计数器的计数结果改变所述可变延迟线的长度。
本发明的实施例还提供一种电路系统，包括如上所述的自适应频率调节电路。
于本发明的一实施例中，所述电路系统包括ASIC或SOC。
于本发明的一实施例中，所述电路系统的初始时钟采用由晶振产生并经由锁相环输出的时钟。
于本发明的一实施例中，所述电路系统包括时钟切换电路，用于在在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
如上所述，本发明的自适应频率调节方法、电路以及电路系统，具有以下有益效果：
本发明可以实现工作频率、工艺、电压、温度的自适应，通过本发明的技术方案，芯片的一致性、稳定性、性能均可得到提升。
附图说明
图1显示为现有技术中频率调节的流程示意图。
图2显示为本发明的自适应频率调节方法的频率调节的流程示意图。
图3显示为本发明的自适应频率调节方法于一实施例中的流程示意图。
图4显示为本发明的自适应频率调节电路于一实施例中的原理示意图。
元件标号说明
100 自适应频率调节电路
110 环形振荡器
120 镜像延迟线
130 时序比较器
140 计数器
200 时钟切换电路
S110～S130 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
请参阅图1至图4，需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
现有技术中频率调节的流程如图1所示，ASIC/SOC上电后，从频率电压表查找目标频率对应的工作电压，制定频率电压表需要通过大量芯片的测试和筛选，要照顾到整个被测批次芯片工艺、电压方面的偏差。然后设定目标电压，延时，等待电源稳定，最后使得实际频率＝设定值。
本实施例的目的在于提供一种自适应频率调节方法、电路以及电路系统，用于解决现有技术中难以自适应调节频率的问题。
本实施例提供的自适应频率调节方法、电路以及电路系统的原理流程如图2所示。ASIC/SOC上电后，测试关键路径延迟，每颗芯片可以得到各自对应的延时数据，与其它芯片无关。按测试结果调节环形振荡器的频率，工作时钟切换到环形振荡器，结束，完成自适应频率调节。
本实施例提供的自适应频率调节方法、电路以及电路系统使得工作频率随着电压、工艺、温度的变化而变化，实现自适应的频率调节，使得ASIC/SOC的工作时钟频率自动调整到与工艺、电压、温度相适应频率。实际工作频率的读取可以用精确的晶体时钟产生精确的时间闸，作为工作时钟的计数时间，通过计算得到实际工作时钟的平均频率。
以下将详细阐述本发明的自适应频率调节方法、电路以及电路系统的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的自适应频率调节方法、电路以及电路系统。
具体地，如图3所示，本发明提供一种自适应频率调节方法，所述自适应频率调节方法包括以下步骤：
步骤S110，通过一环形振荡器输出可变频率。
具体地，于本实施例中，所述环形振荡器包括：可变延迟线和两端分别与所述可变延迟线的输出端和输入端相连的反相器。
其中，所述可变延迟线包括延迟线和调节所述延迟线长度的开关。
即可变延迟线可以通过开关改变长度，从而改变延迟时间，并通过一个反向器回环至该延迟线的输入，构成一个可变频率的环形振荡器。
步骤S120，通过一镜像延迟线镜像电路系统中同一电源域的延迟性最差的线路。即镜像延迟线是对同一电源域的ASIC/SOC中的最糟糕延迟的路径的复制。因为镜像延迟线是ASIC/SOC中的最糟糕时延路径的复制，所以镜像延迟线可以在最大程度上表征电压、工艺、温度对电路系统(ASIC/SOC)中的最糟糕时延路径的影响。
步骤S130，通过一时序比较器比较所述环形振荡器的输出时序和所述镜像延迟线的输出时序是否相同，并将比较结果反馈至所述环形振荡器，以供所述环形振荡器调节频率，直至所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同。
所述环形振荡器的输出作为时序比较器的驱动时钟，所述时序比较器用于比较有经过镜像延迟线与没有经过延迟线的时序输出结果。若比较结果一致，说明镜像延迟线的时延不会造成时序逻辑错误，其对应的ASIC/SOC中的最糟糕延迟路径满足时序要求；反之，说明SIC/SOC中的最糟糕时延会造成时序逻辑错误，并在当前时钟的下降沿输出错误脉冲。
于本实施例中，在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
于本实施例中，所述环形振荡器和所述时序比较器之间连接有一计数器，用于在所述环形振荡器的输出时序和所述镜像延迟线的输出时序不相同时对所述时序比较器的输出脉冲进行计数；所述环形振荡器根据所述计数器的计数结果改变所述可变延迟线的长度。
所述计数器对所述时序比较器的错误脉冲做加法计数，并将计数结果用于改变可变延迟线的长度，计数值增大对应延迟线长度增加，以此降低环形振荡器的频率。这是一个闭环反馈过程，只有当环形振荡器的频率降低到时序比较器中比较结果一致时，时序比较器才会停止产生错误脉冲，计数器才会停止计数，延迟线的长度值才会确定下来。
本发明的实施例还提供一种自适应频率调节电路100，应用于一电路系统中，如图4所示，所述自适应频率调节电路100包括：环形振荡器110，镜像延迟线120，时序比较器130和计数器140。
以下对本实施例中的自适应频率调节电路100进行详细说明。
于本实施例中，所述环形振荡器110输出可变频率。
具体地，于本实施例中，所述环形振荡器110包括：可变延迟线和两端分别与所述可变延迟线的输出端和输入端相连的反相器。其中，所述可变延迟线包括延迟线和调节所述延迟线长度的开关。
即可变延迟线可以通过开关改变长度，从而改变延迟时间，并通过一个反向器回环至该延迟线的输入，构成一个可变频率的环形振荡器110。
于本实施例中，所述镜像延迟线120镜像所述电路系统(ASIC/SOC)中同一电源域的延迟性最差的线路；即镜像延迟线120是对同一电源域的ASIC/SOC中的最糟糕延迟的路径的复制。因为镜像延迟线120是ASIC/SOC中的最糟糕时延路径的复制，所以镜像延迟线120可以在最大程度上表征电压、工艺、温度对电路系统(ASIC/SOC)中的最糟糕时延路径的影响。
于本实施例中，所述时序比较器130分别与所述环形振荡器110和所述镜像延迟线120相连，用于比较所述环形振荡器110的输出时序和所述镜像延迟线120的输出时序是否相同，并将比较结果反馈至所述环形振荡器110，以供所述环形振荡器110调节频率，直至所述环形振荡器110的输出时序和所述镜像延迟线120的输出时序相同。
所述环形振荡器110的输出作为时序比较器130的驱动时钟，所述时序比较器130用于比较有经过镜像延迟线120与没有经过延迟线的时序输出结果。若比较结果一致，说明镜像延迟线120的时延不会造成时序逻辑错误，其对应的ASIC/SOC中的最糟糕延迟路径满足时序要求；反之，说明SIC/SOC中的最糟糕时延会造成时序逻辑错误，并在当前时钟的下降沿输出错误脉冲。
于本实施例中，在所述环形振荡器110的输出时序和所述镜像延迟线120的输出时序相同时，将所述环形振荡器110产生的时钟作为所述电路系统的工作时钟。
于本实施例中，所述计数器140连接于所述环形振荡器110和所述时序比较器130之间，用于在所述环形振荡器110的输出时序和所述镜像延迟线120的输出时序不相同时对所述时序比较器130的输出脉冲进行计数；所述环形振荡器110根据所述计数器140的计数结果改变所述可变延迟线的长度。
所述计数器140对所述时序比较器130的错误脉冲做加法计数，并将计数结果用于改变可变延迟线的长度，计数值增大对应延迟线长度增加，以此降低环形振荡器110的频率。这是一个闭环反馈过程，只有当环形振荡器110的频率降低到时序比较器130中比较结果一致时，时序比较器130才会停止产生错误脉冲，计数器140才会停止计数，延迟线的长度值才会确定下来。
时序比较器130不再产生错误脉冲之后，电路系统(ASIC/SOC)的工作时钟可以切换到自适应时钟电路产生的时钟。因为镜像延迟线120是ASIC/SOC中的最糟糕时延路径的复制，所以镜像延迟线120可以在最大程度上表征电压、工艺、温度对ASIC/SOC中的最糟糕时延路径的影响。由于前面介绍的闭环反馈过程，使得可变延迟线所在的环形振荡器110产生的时钟频率已经使得镜像延迟线120不再产生时序错误，所以自适应时钟电路产生的时钟也就能满足ASIC/SOC中的最糟糕时延路径的时序要求。由于自适应频率调节电路100与ASIC/SOC在同一个电源域以及在芯片上的位置相邻，所以电压、工艺、温度的差异都很小，所以当ASIC/SOC的电压、工艺、温度发生变化时自适应时钟电路产生的时钟频率也会发生相应的变化，且始终都能满足镜像延迟线120的时序约束，使得时序比较器130不产生时序错误脉冲——即ASIC/SOC中的最糟糕时延路径不发生时序错误。
在电源模块、PLL(PhaseLockedLoop，锁相环)的响应速度不足以满足电路系统性能需求的情况下，本实施例的自适应频率调节电路100自动迅速的调整工作频率以适应电源电压、芯片工艺、芯片温度的变化，可以在很大程度降低产品测试和应用的难度，同时也提高了产品的一致性。
本实施例的自适应频率调节电路100与现有技术的技术方案具有以上提到的本质差别，同时具备前面提到的技术方案的所有优点。本实施例的自适应频率调节电路100中自适应频率调整完全是自动实现的，不需要软件参与设置，所以调整速度最快，可以很好的跟随电压变化并达到单个时钟级别的响应速度——即纳秒甚至是皮秒级别的响应时间。
本发明的实施例还提供一种电路系统，包括如上所述的自适应频率调节电路100。
于本实施例中，所述电路系统包括但不限于ASIC或SOC。
于本实施例中，所述电路系统的初始时钟采用由晶振产生并经由锁相环输出的时钟。
于本实施例中，所述电路系统包括时钟切换电路200，用于在在所述环形振荡器110的输出时序和所述镜像延迟线120的输出时序相同时，将所述环形振荡器110产生的时钟作为所述电路系统的工作时钟。
所述电路系统初始状态下工作时钟由时钟切换电路200选择为精确时钟，该精确时钟由晶振产生并经由PLL(锁相环)输出的时钟，有较高的时钟精度和稳定性，这可作为ASIC/SOC的初始时钟。
ASIC/SOC中的芯片只需要在上电复位之后，工作时钟先默认切换到“精确时钟”，并启动自适应频率调节电路100，待自适应频率调节电路100中的时序比较器130不再产生计数脉冲之后，将工作时钟切换到自适应频率调节电路100中的产生的时钟，这样即完成了自适应频率调整的设置。由于自适应频率调节电路100与ASIC/SOC在同一个电源域以及在芯片上的位置相邻，所以电压、工艺、温度的差异都很小，所以当ASIC/SOC的电压、工艺、温度发生变化时自适应时钟电路产生的时钟频率也会发生相应的变化，且始终都能满足镜像延迟线120的时序约束，使得时序比较器130不产生时序错误脉冲——即ASIC/SOC中的最糟糕时延路径不发生时序错误。
综上所述，本发明可以实现工作频率、工艺、电压、温度的自适应，通过本发明的技术方案，芯片的一致性、稳定性、性能均可得到提升。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种自适应频率调节电路，应用于一电路系统中，其特征在于，所述自适应频率调节电路包括：
环形振荡器，输出可变频率；
镜像延迟线，镜像所述电路系统中同一电源域的延迟性最差的线路；
时序比较器，分别与所述环形振荡器和所述镜像延迟线相连，用于比较所述环形振荡器的输出时序和所述镜像延迟线的输出时序是否相同，并将比较结果反馈至所述环形振荡器，以供所述环形振荡器调节频率，直至所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同。
2.根据权利要求1所述的自适应频率调节电路，其特征在于，在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
3.根据权利要求1所述的自适应频率调节电路，其特征在于，所述环形振荡器包括：可变延迟线和两端分别与所述可变延迟线的输出端和输入端相连的反相器。
4.根据权利要求3所述的自适应频率调节电路，其特征在于，所述可变延迟线包括延迟线和调节所述延迟线长度的开关。
5.根据权利要求3或4所述的自适应频率调节电路，其特征在于，所述环形振荡器和所述时序比较器之间连接有一计数器，用于在所述环形振荡器的输出时序和所述镜像延迟线的输出时序不相同时对所述时序比较器的输出脉冲进行计数；所述环形振荡器根据所述计数器的计数结果改变所述可变延迟线的长度。
6.一种自适应频率调节方法，其特征在于，包括：所述自适应频率调节方法包括：
通过一环形振荡器输出可变频率；
通过一镜像延迟线镜像电路系统中同一电源域的延迟性最差的线路；
通过一时序比较器比较所述环形振荡器的输出时序和所述镜像延迟线的输出时序是否相同，并将比较结果反馈至所述环形振荡器，以供所述环形振荡器调节频率，直至所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同。
7.根据权利要求6所述的自适应频率调节方法，其特征在于，在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
8.根据权利要求6所述的自适应频率调节方法，其特征在于，所述环形振荡器包括：可变延迟线和两端分别与所述可变延迟线的输出端和输入端相连的反相器。
9.根据权利要求7所述的自适应频率调节方法，其特征在于，所述可变延迟线包括延迟线和调节所述延迟线长度的开关。
10.根据权利要求8或9所述的自适应频率调节方法，其特征在于，所述环形振荡器和所述时序比较器之间连接有一计数器，用于在所述环形振荡器的输出时序和所述镜像延迟线的输出时序不相同时对所述时序比较器的输出脉冲进行计数；所述环形振荡器根据所述计数器的计数结果改变所述可变延迟线的长度。
11.一种电路系统，其特征在于，包括如权利要求1至权利要求5任一项权利要求所述的自适应频率调节电路。
12.根据权利要求11所述的电路系统，其特征在于，所述电路系统包括ASIC或SOC。
13.根据权利要求11所述的电路系统，其特征在于，所述电路系统的初始时钟采用由晶振产生并经由锁相环输出的时钟。
14.根据权利要求11或13所述的电路系统，其特征在于，所述电路系统包括时钟切换电路，用于在在所述环形振荡器的输出时序和所述镜像延迟线的输出时序相同时，将所述环形振荡器产生的时钟作为所述电路系统的工作时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810233422.1A CN110299912B (zh) | 2018-03-21 | 2018-03-21 | 自适应频率调节方法、电路以及电路系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810233422.1A CN110299912B (zh) | 2018-03-21 | 2018-03-21 | 自适应频率调节方法、电路以及电路系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110299912A true CN110299912A (zh) | 2019-10-01 |
| CN110299912B CN110299912B (zh) | 2023-03-07 |
Family
ID=68025301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810233422.1A Active CN110299912B (zh) | 2018-03-21 | 2018-03-21 | 自适应频率调节方法、电路以及电路系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110299912B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112763890A (zh) * | 2020-12-15 | 2021-05-07 | 海光信息技术股份有限公司 | 用于芯片的自适应电压与频率调节的测试电路的实现方法 |
| CN112904202A (zh) * | 2021-01-18 | 2021-06-04 | 浙江聚芯集成电路有限公司 | 一种保持工作在亚阈值区的动态自适应soc系统及调节方法 |
| CN114489234A (zh) * | 2021-12-31 | 2022-05-13 | 珠海亿智电子科技有限公司 | 动态电压频率调整系统、方法和芯片 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001016100A (ja) * | 1999-06-28 | 2001-01-19 | Nec Ic Microcomput Syst Ltd | Ｐｌｌ回路及びその帰還方法 |
| TW457769B (en) * | 1999-04-02 | 2001-10-01 | Advantest Corp | Delay clock generating apparatus and delay time measurement apparatus and method |
| CN103078635A (zh) * | 2012-12-28 | 2013-05-01 | 杭州士兰微电子股份有限公司 | 内置振荡电路 |
| CN104038217A (zh) * | 2013-03-07 | 2014-09-10 | 英特尔公司 | 相对于电源变化动态地适应时钟发生器的装置 |
| CN105680852A (zh) * | 2016-01-11 | 2016-06-15 | 福州瑞芯微电子股份有限公司 | 一种芯片内部时钟产生和差异性检测方法及电路 |
-
2018
- 2018-03-21 CN CN201810233422.1A patent/CN110299912B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW457769B (en) * | 1999-04-02 | 2001-10-01 | Advantest Corp | Delay clock generating apparatus and delay time measurement apparatus and method |
| JP2001016100A (ja) * | 1999-06-28 | 2001-01-19 | Nec Ic Microcomput Syst Ltd | Ｐｌｌ回路及びその帰還方法 |
| CN103078635A (zh) * | 2012-12-28 | 2013-05-01 | 杭州士兰微电子股份有限公司 | 内置振荡电路 |
| CN104038217A (zh) * | 2013-03-07 | 2014-09-10 | 英特尔公司 | 相对于电源变化动态地适应时钟发生器的装置 |
| CN105680852A (zh) * | 2016-01-11 | 2016-06-15 | 福州瑞芯微电子股份有限公司 | 一种芯片内部时钟产生和差异性检测方法及电路 |
Non-Patent Citations (1)
| Title |
|---|
| 张嘉梁等: "基于数字锁相环的晶振频率同步模块设计", 《电子技术应用》 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112763890A (zh) * | 2020-12-15 | 2021-05-07 | 海光信息技术股份有限公司 | 用于芯片的自适应电压与频率调节的测试电路的实现方法 |
| CN112763890B (zh) * | 2020-12-15 | 2022-09-16 | 成都海光微电子技术有限公司 | 用于芯片的自适应电压与频率调节的测试电路的实现方法 |
| CN112904202A (zh) * | 2021-01-18 | 2021-06-04 | 浙江聚芯集成电路有限公司 | 一种保持工作在亚阈值区的动态自适应soc系统及调节方法 |
| CN114489234A (zh) * | 2021-12-31 | 2022-05-13 | 珠海亿智电子科技有限公司 | 动态电压频率调整系统、方法和芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110299912B (zh) | 2023-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5336939A (en) | Stable internal clock generation for an integrated circuit | |
| US7719317B2 (en) | Clock distribution network architecture with resonant clock gating | |
| CN110299912A (zh) | 自适应频率调节方法、电路以及电路系统 | |
| KR100975040B1 (ko) | 프로그램 가능한 주파수 분주기 및 분주 방법 | |
| JPH0362052B2 (zh) | ||
| CN105680852B (zh) | 一种芯片内部时钟产生和差异性检测方法及电路 | |
| CN105577142A (zh) | 时钟占空比调整装置及方法 | |
| CN102077505A (zh) | 时钟转换电路以及使用其的试验装置 | |
| EP0570158B1 (en) | Frequency multiplication circuit and method for generating a stable clock signal | |
| US11677386B2 (en) | System, device, and methods for an adaptive frequency adjustment circuit | |
| TW202029640A (zh) | 二倍頻裝置及方法 | |
| US6771134B2 (en) | Frequency control for clock generating circuit | |
| CN105425898B (zh) | 一种低功耗嵌入式系统 | |
| CN103795375A (zh) | 占空比调整电路及其方法 | |
| CN208063178U (zh) | 一种面向锁相环的nbti老化延迟监测系统 | |
| WO2016089292A1 (en) | Power efficient high speed latch circuits and systems | |
| US20120306585A1 (en) | Oscillators with low power mode of operation | |
| US10199082B2 (en) | Automatic delay-line calibration using a replica array | |
| WO2024103853A1 (zh) | 功率器件驱动电路、半导体器件测试电路及系统 | |
| CN105527560A (zh) | 芯片差异性的监测方法及监测电路 | |
| US20150002204A1 (en) | Variable impedance driver for resonant clock networks | |
| CN102522966A (zh) | 一种可编程纳秒级脉冲信号发生器 | |
| CN115276615B (zh) | 一种输出无毛刺的低占空比误差的时钟信号倍频电路 | |
| CN110198162A (zh) | 包括时钟发生电路的半导体器件 | |
| WO2022110235A1 (zh) | 芯片及时钟检测方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 350003 building 18, No.89, software Avenue, Gulou District, Fuzhou City, Fujian Province Patentee after: Ruixin Microelectronics Co.,Ltd. Address before: 350003 building 18, No.89, software Avenue, Gulou District, Fuzhou City, Fujian Province Patentee before: FUZHOU ROCKCHIP ELECTRONICS Co.,Ltd. |