CN208063178U - 一种面向锁相环的nbti老化延迟监测系统 - Google Patents
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Abstract
本实用新型涉及一种面向锁相环的NBTI老化延迟监测系统，其包括PLL反馈控制回路、分频比寄存器、低功耗NBTI老化延迟监测器和分频比产生电路；PLL反馈控制回路包括晶振、鉴相器、滤波器、压控振荡器和分频电路；低功耗NBTI老化延迟监测器的信号输入端接入睡眠控制信号，低功耗NBTI老化延迟监测器的信号输出端连接分频比产生电路的信号输入端；分频比产生电路的信号输出端连接分频比寄存器的信号输入端；分频比寄存器的信号输出端连接分频电路的另一个信号输入端。本实用新型能监测PMOS NBTI老化程度，调整锁相环的分频比，从而产生出频率与电路老化程度相适应的时钟信号提供给外部同步时序逻辑电路，避免时序错误。
Description
技术领域
本实用新型涉及一种提高集成电路可靠性的技术，尤其是涉及一种面向锁相环的NBTI老化延迟监测系统。
背景技术
NBTI是互补型金属氧化物硅(Complementary Metal Oxide Silicon,简称CMOS)集成电路老化的主要机制之一。当P型金属氧化物硅(P-type Metal Oxide Silicon，简称PMOS)的栅极电压低于源极电压时，PMOS的栅极处于负偏置状态，由于电化学的作用，栅氧层和硅层之间的界面态出现变化，导致PMOS的阈值电压Vth上升。尽管在负偏置状态被取消后，Vth有一定程度恢复，但是无法回到最初状态，PMOS因此出现老化，开启速度变慢。NBTI效应主要出现在PMOS中，而在N型金属氧化物硅(N-type Metal Oxide Silicon，简称NMOS)中不明显。
由于NBTI老化效应，组合逻辑电路的传输延迟随时间增加而增加。在同步时序逻辑电路中，时钟信号的周期由传输延迟最长的组合逻辑电路决定。为了追求最高性能，设计人员总是设置尽可能短的时钟周期。如果NBTI老化效应导致的传输延迟增加，最初设置的时钟周期可能在芯片生命周期结束前，不再满足时序约束条件，导致时序错误。
发明内容
为了解决以上背景技术中的问题，本实用新型采用一个面向锁相环的NBTI老化延迟监测系统，其结构设计简单、合理，能监测PMOS NBTI老化程度，调整PLL的分频比，从而产生出频率与电路老化程度相适应的时钟信号提供给外部同步时序逻辑电路，避免时序错误。
本实用新型的技术方案具体如下：
上述的面向锁相环的NBTI老化延迟监测系统，包括PLL反馈控制回路、分频比寄存器、低功耗NBTI老化延迟监测器和分频比产生电路；
所述PLL反馈控制回路包括晶振、鉴相器、滤波器、压控振荡器和分频电路；所述晶振的信号输出端经过分频后连接所述鉴相器其中一个信号输入端；所述鉴相器的另一个信号输入端连接所述分频电路的信号输出端；所述鉴相器的信号输出端连接所述滤波器的信号输入端；所述滤波器的信号输出端连接所述压控振荡器的信号输入端；所述压控振荡器的信号输出端连接所述分频电路的其中一个信号输入端且与外部同步时序逻辑电路相连；
所述低功耗NBTI老化延迟监测器的信号输入端接入睡眠控制信号，所述低功耗NBTI老化延迟监测器的信号输出端连接所述分频比产生电路的信号输入端；所述分频比产生电路的信号输出端连接所述分频比寄存器的信号输入端；所述分频比寄存器的信号输出端连接所述分频电路的另一个信号输入端。
所述面向锁相环的NBTI老化延迟监测系统，其中：所述低功耗NBTI老化延迟监测器的核心单元是一个带睡眠控制信号的反相器；所述反相器包括一个PMOS管、一个NMOS管以及一个与门；所述PMOS管的栅极连接所述与门的输出端，源极连接电源，漏极与所述NMOS管的漏极相连后作为输出信号端；所述NMOS管的栅极连接所述与门的输出端，源极连接虚拟地；
所述与门具有两个输入信号端即睡眠控制信号端和输入信号端；所述与门将睡眠控制信号和输入信号相与后，其输出信号作为所述PMOS管和NMOS管的栅极输入信号；当所述睡眠控制信号为逻辑0时，所述PMOS管的源极接电源，所述PMOS管的栅极接地，且所述PMOS管处于负偏置状态，所述PMOS管呈现NBTI效应。
所述面向锁相环的NBTI老化延迟监测系统，其中：所述低功耗NBTI老化延迟监测器包括一个反相器环和一个睡眠NMOS管；所述反相器环是由奇数级带睡眠控制信号的反相器组成；各级所述带睡眠控制信号的反相器的控制信号端都接入同一个睡眠控制信号；相邻带睡眠控制信号的所述反相器之间通过输入信号端与输出信号端相连；各级带睡眠控制信号端的所述反相器的接地端为虚拟地；所述睡眠NMOS管的漏极连接虚拟地，源极接地，栅极接入睡眠控制信号。
所述面向锁相环的NBTI老化延迟监测系统，其中：所述分频比产生电路由一个脉冲计数器和一个参数调整器构成；所述脉冲计数器的信号输出端连接所述参数调整器的信号输入端，所述参数调整器的信号输出端连接所述分频比寄存器的输入端。
有益效果：
本实用新型结构设计简单、合理，能监测PMOS NBTI老化程度，调整PLL的分频比，从而产生出频率与电路老化程度相适应的时钟信号提供给外部同步时序逻辑电路，避免时序错误；同时，本实用新型采用具有睡眠功能的反相器环作为NBTI监测电路，采用的MOS管数量少，功耗低；再则，本实用新型中的反相器环在绝大多数时间处于睡眠状态，节省了功耗，同时保证在睡眠状态中，其PMOS管仍然处于NBTI状态，和电路其他部分同时老化，起到监测作用。
附图说明
图1为本实用新型面向锁相环的NBTI老化延迟监测系统与锁相环连接的结构框图；
图2为本实用新型面向锁相环的NBTI老化延迟监测系统中的带控制信号的反相器的结构图；
图3为本实用新型面向锁相环的NBTI老化延迟监测系统的低功耗NBTI老化延迟监测器的内部结构图；
图4为本实用新型面向锁相环的NBTI老化延迟监测系统的分频比产生电路图；
图5为本实用新型面向锁相环的NBTI老化延迟监测系统与锁相环连接的整体电路图。
具体实施方式
下面结合附图，对本实用新型作详细的说明。
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
如图1所示，本实用新型面向锁相环的NBTI老化延迟监测系统，包括PLL(指锁相环Phase Locked Loop，简称PLL)反馈控制回路1、分频比寄存器2、低功耗NBTI老化延迟监测器3和分频比产生电路4。
该PLL反馈控制回路1包括晶振11、鉴相器12、滤波器13、压控振荡器(VCO)14和分频电路15；该晶振11的信号输出端经过分频后连接鉴相器12的一个信号输入端；该鉴相器12的另一个信号输入端连接分频电路15的信号输出端；该鉴相器12的信号输出端连接滤波器13的信号输入端；该滤波器13的信号输出端连接压控振荡器14的信号输入端；该压控振荡器14的信号输出端连接分频电路15的信号输入端且还连接外部同步时序逻辑电路。
该晶振11产生的周期性信号OSC1(第一时钟信号)经过分频(分频比为M，M为整数)后，产生另一个周期性信号OSC2(第二时钟信号)；信号OSC2与周期性信号clk1(第三时钟信号)经过分频(分频比为N，N为整数)后产生的信号通过鉴相器12产生出与二者相位差成正比的电压信号Verror，该电压信号Verror通过一个滤波器13滤掉高频信号后，控制一个压控振荡器14，产生出频率可调的周期性信号clk1，信号clk1用于给外部同步时序逻辑电路提供同步时钟信号。由于图1所示的反馈控制，输出信号端clk1的频率是输入信号端OSC1的频率的N/M倍，M的大小是固定的，N的大小由存放在该分频比寄存器2(即N寄存器)中的数值决定，而该数值由低功耗NBTI老化延迟监测器3监测，并通过分频比产生电路4产生。
该低功耗NBTI老化延迟监测器3的信号输入端接入睡眠控制信号Sleep,其信号输出端连接分频比产生电路4的信号输入端；该分频比产生电路4的信号输出端连接分频比寄存器2的信号输入端；该分频比寄存器2的信号输出端连接分频电路15的一个信号输入端。在芯片的整个生命周期中，低功耗NBTI老化延迟监测器3通过分频比产生电路4每隔一段时间调整N的大小，从而产生出频率不同的时钟信号clk1提供给外部同步时序逻辑电路，以适应电路老化后的信号传输延迟时间增加，避免时序逻辑错误。
如图2所示，该低功耗NBTI老化延迟监测器3的核心单元是一个带睡眠控制信号端Sleep的反相器311，该反相器311包括一个PMOS管M1、一个NMOS管M2以及一个与门；该PMOS管M1的栅极连接与门的输出端，源极连接电源VDD，漏极与NMOS管M2的漏极相连后作为输出信号端(OUT)；该NMOS管M2的栅极连接与门的输出端，源极连接虚拟地VGND。该与门具有两个输入信号端即睡眠控制信号端(Sleep)和输入信号端(IN)。该与门将睡眠控制信号Sleep和输入信号IN相与后，其输出信号OUT作为PMOS管M1和NMOS管M2的栅极输入信号；当睡眠控制信号端Sleep为逻辑0时，该PMOS管M1的源极接电源，该PMOS管M1的栅极接地，该PMOS管M1处于负偏置状态，该PMOS管M1呈现NBTI效应；当睡眠控制信号Sleep为逻辑1时，输出信号OUT是输入信号端IN的反相信号；当睡眠控制信号Sleep为逻辑0时，M1和M2的栅极输入信号是逻辑0，而输出信号OUT是逻辑1。
如图3所示，该低功耗NBTI老化延迟监测器3包括一个反相器环31和一个睡眠NMOS管M3。
该反相器环31是由奇数级带控制信号Sleep的反相器311(如图2所示)组成；各级带睡眠控制信号的反相器311的控制信号端接入同一个睡眠控制信号Sleep，相邻的各级带睡眠控制信号的反相器311之间通过输入信号端(IN)与输出信号端(OUT)相连，形成一个环路；该反相器环31中的带睡眠控制信号Sleep的反相器311的接地端为虚拟地VGND。该反相器环31产生振荡的方波clk2(第四时钟信号)；方波的周期由反相器环31中每个带控制信号的反相器311的延迟τ决定，而τ则与PMOS管的NBTI老化程度有关；为了减小功耗，反相器环31不是连续工作的，而是只按一定时间间隔被激活。
该睡眠NMOS管M3的漏极连接虚拟地，源极与地相连，栅极接入睡眠控制信号Sleep。当睡眠控制信号Sleep为逻辑1时，该睡眠NMOS管M3导通，虚拟地与地相连，反相器环31获得正常供电，开始产生周期性振荡的方波，即clk2(第四时钟信号)；该clk2(第四时钟信号)的周期与PMOS NBTI老化程度相关。当睡眠控制信号端为逻辑0时，该睡眠NMOS管M3关闭，虚拟地逐渐上升到与电源相同的电压，反相器环31处于低功耗状态，此时，睡眠控制信号Sleep导致反相器环31中的每个带睡眠控制信号Sleep的反相器311的输入都为逻辑0，即反相器环31中带睡眠控制信号Sleep的反相器311的NMOS管M2和PMOS管M1的栅极电压都为0V，由于PMOS管M1的源极接电源VDD，而栅极电压为0V，因此PMOS管M1处于负偏置状态，呈现NBTI效应，即：阈值电压Vth随时间增加而增加，从而导致PMOS管M1的传输延迟随时间增加而增加。
如图4所示，该分频比产生电路4由一个脉冲计数器41和一个参数调整器42构成；该脉冲计数器41的信号输出端连接参数调整器42的信号输入端，该参数调整器42的信号输出端连接分频比寄存器2的信号输入端。其中，该脉冲计数器41的输入是clk2(第四时钟信号)；睡眠控制信号Sleep和OSC1(第一时钟信号)通过一个与门相与后接入脉冲计数器41的时钟端；当Sleep信号为逻辑1时，脉冲计数器41在设定的K个OSC1(第一时钟信号)周期内对clk2(第四时钟信号)的脉冲计数，所得计数count作为参数调整器42的输入；当Sleep信号为逻辑0时，脉冲计数器41的时钟信号始终是逻辑0，不再计数，脉冲计数器41处于低功耗模式；在脉冲计数器41每次计数开始前，通过重置信号Reset对计数清零；参数调整器42根据脉冲计数器41的计数值与该分频比寄存器2中保存的数值的数学关系，进行简单的加减乘除运算，得到当前N的数值。
本实用新型结构设计简单、合理，能监测PMOS NBTI老化程度，调整芯片的锁相环的分频比，从而产生出频率与电路老化程度相适应的时钟信号提供给外部同步时序逻辑电路，避免时序错误。
Claims (4)
1.一种面向锁相环的NBTI老化延迟监测系统，其特征在于：所述NBTI老化延迟监测系统包括PLL反馈控制回路、分频比寄存器、低功耗NBTI老化延迟监测器和分频比产生电路；
所述PLL反馈控制回路包括晶振、鉴相器、滤波器、压控振荡器和分频电路；所述晶振的信号输出端经过分频后连接所述鉴相器其中一个信号输入端；所述鉴相器的另一个信号输入端连接所述分频电路的信号输出端；所述鉴相器的信号输出端连接所述滤波器的信号输入端；所述滤波器的信号输出端连接所述压控振荡器的信号输入端；所述压控振荡器的信号输出端连接所述分频电路的其中一个信号输入端且与外部同步时序逻辑电路相连；
所述低功耗NBTI老化延迟监测器的信号输入端接入睡眠控制信号，所述低功耗NBTI老化延迟监测器的信号输出端连接所述分频比产生电路的信号输入端；所述分频比产生电路的信号输出端连接所述分频比寄存器的信号输入端；所述分频比寄存器的信号输出端连接所述分频电路的另一个信号输入端。
2.如权利要求1所述的面向锁相环的NBTI老化延迟监测系统，其特征在于：所述低功耗NBTI老化延迟监测器的核心单元是一个带睡眠控制信号的反相器；所述反相器包括一个PMOS管、一个NMOS管以及一个与门；所述PMOS管的栅极连接所述与门的输出端，源极连接电源，漏极与所述NMOS管的漏极相连后作为输出信号端；所述NMOS管的栅极连接所述与门的输出端，源极连接虚拟地；
所述与门具有两个输入信号端即睡眠控制信号端和输入信号端；所述与门将睡眠控制信号和输入信号相与后，其输出信号作为所述PMOS管和NMOS管的栅极输入信号；当所述睡眠控制信号为逻辑0时，所述PMOS管的源极接电源，所述PMOS管的栅极接地，且所述PMOS管处于负偏置状态，所述PMOS管呈现NBTI效应。
3.如权利要求1所述的面向锁相环的NBTI老化延迟监测系统，其特征在于：所述低功耗NBTI老化延迟监测器包括一个反相器环和一个睡眠NMOS管；
所述反相器环是由奇数级带睡眠控制信号的反相器组成；各级所述带睡眠控制信号的反相器的控制信号端都接入同一个睡眠控制信号；相邻带睡眠控制信号的所述反相器之间通过输入信号端与输出信号端相连；各级带睡眠控制信号端的所述反相器的接地端为虚拟地；
所述睡眠NMOS管的漏极连接虚拟地，源极接地，栅极接入睡眠控制信号。
4.如权利要求1所述的面向锁相环的NBTI老化延迟监测系统，其特征在于：所述分频比产生电路由一个脉冲计数器和一个参数调整器构成；所述脉冲计数器的信号输出端连接所述参数调整器的信号输入端，所述参数调整器的信号输出端连接所述分频比寄存器的输入端。
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