KR20170055422A - 발진 회로 장치 - Google Patents

발진 회로 장치 Download PDF

Info

Publication number
KR20170055422A
KR20170055422A KR1020160146507A KR20160146507A KR20170055422A KR 20170055422 A KR20170055422 A KR 20170055422A KR 1020160146507 A KR1020160146507 A KR 1020160146507A KR 20160146507 A KR20160146507 A KR 20160146507A KR 20170055422 A KR20170055422 A KR 20170055422A
Authority
KR
South Korea
Prior art keywords
circuit
current
constant current
oscillation
switch
Prior art date
Application number
KR1020160146507A
Other languages
English (en)
Inventor
고스케 다카다
Original Assignee
에스아이아이 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스아이아이 세미컨덕터 가부시키가이샤 filed Critical 에스아이아이 세미컨덕터 가부시키가이샤
Publication of KR20170055422A publication Critical patent/KR20170055422A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(과제) 입력된 기준 신호를 검출하여 자주 상태에서부터 PLL 동작으로 이행할 때, 출력 신호 (CLK) 의 주파수 변동을 억제하여 매끄럽게 동기하여, 안정된 출력 신호 (CLK) 가 얻어지는 발진 회로 장치를 제공하는 것.
(해결 수단) 자주 상태에 있어서, 필터 회로의 일단이 접속되는 V/I 변환 소자와, 버퍼 회로에 의해 부귀환 회로를 구성하고, PLL 동작으로 이행한 직후에 출력 신호 (CLK) 가 자주 상태에 있어서의 주파수와 동등한 주파수로부터 개시할 수 있도록 필터 회로 내의 용량을 급속히 충전할 수 있는 구성으로 하였다.

Description

발진 회로 장치{OSCILLATION CIRCUIT DEVICE}
본 발명은, 입력되는 기준 신호에 피드백 제어를 가하여 위상을 제어하는 위상 동기 회로 (phase locked loop 회로, 이하, PLL 회로라고 칭한다) 를 포함하는 발진 회로 장치에 관한 것이다.
종래부터, 외부로부터의 기준 신호가 입력되지 않는 경우에는 내부에서 발진 신호를 생성 출력하고, 외부로부터 기준 신호가 입력된 경우에 그것을 검출하고, PLL 회로로 위상을 제어하여 발진 신호를 출력하는 발진 회로 장치가 알려져 있다.
도 4 에, 종래의 발진 회로 장치 (400) 의 회로도를 나타낸다.
종래의 발진 회로 장치 (400) 는 전원 단자 (101) 와, 접지 단자 (102) 와, 정전류 회로 (171, 172) 와, PMOS 트랜지스터 (122) 와, 스위치 (150, 151, 154) 와, 인버터 회로 (153) 와, 전류 제어 발진기 (113) 와, 분주 회로 (114) 와, 위상 주파수 비교기 (111) 와, 차지 펌프 회로 (112) 와, 펄스 검출 회로 (110) 와, 필터 회로 (174) 를 구비하고 있다. 정전류 회로 (171) 는 PMOS 트랜지스터 (120) 와, 제 1 전류원 (140) 을 구비하고 있다. 정전류 회로 (172) 는 PMOS 트랜지스터 (121) 와, NMOS 트랜지스터 (131) 를 구비하고 있다. 필터 회로 (174) 는, 용량 (161) 을 구비하고 있다.
상기 서술한 바와 같은 발진 회로 장치 (400) 는, 이하와 같은 동작으로 발진 신호 전환을 실시하는 기능을 갖는다.
REF 단자 (103) 에 외부로부터 기준 신호 (REF) 가 입력되지 않는 제 1 모드에서는, 펄스 검출 회로 (110) 가 LOW 를 출력하고, 스위치 (150, 154) 가 온, 스위치 (151) 가 오프되어 있다. PMOS 트랜지스터 (120, 122) 는, 스위치 (150) 를 개재하여 커런트 미러 회로를 구성하기 때문에, 각각의 드레인 전류 (I1) 와 전류 (I3) 는 비례한 전류가 된다. 또, 전류 (I1) 는, 제 1 전류원 (140) 의 전류 (IB1) 와 동일하여, 결과적으로 전류 제어 발진기 (113) 는, 전류 (IB1) 에 비례한 주파수의 출력 신호 (CLK) 를 CLK 단자로부터 출력한다. 외부로부터 REF 단자 (103) 에 입력되는 기준 신호 (REF) 가 없고, 외부로부터 자립하여 발진하고 있는 상태 (자주 상태라고 정의한다) 에서는, 스위치 (151) 는 오프되어 있기 때문에, 정전류 회로 (172) 는 전류 (I1), 전류 (I3) 에 영향을 미치지 않는다. 또, PMOS 트랜지스터 (120, 121) 는, 스위치 (150) 를 개재하여 커런트 미러 회로를 구성하기 때문에, 각각의 드레인 전류 (I1) 와 전류 (I2) 는 비례한 전류가 된다. 이 때, 스위치 (154) 는 온되어 있기 때문에, NMOS 트랜지스터 (131) 의 게이트와 드레인은 접속되어, 전류 (I2) 에 기초한 전하가 용량 (161) 에 충전된다. 그 후, NMOS 트랜지스터 (131) 의 게이트에는 전류 (I2) 와 NMOS 트랜지스터 (131) 의 특성에 의해 결정되는 게이트 전압이 발생하여, 용량에 대한 충전이 종료됨과 함께, 전류 (I2) 는 NMOS 트랜지스터 (131) 로 흐른다.
REF 단자 (103) 에 기준 신호 (REF) 가 입력되어 제 2 모드가 되면, 펄스 검출 회로 (110) 가 기준 신호 (REF) 를 검출하여 HIGH 를 출력하고, 스위치 (150, 154) 를 오프, 스위치 (151) 를 온시킨다. 이 때, 위상 주파수 비교기 (111) 와 차지 펌프 회로 (112) 와 필터 회로 (174) 와 정전류 회로 (172) 와 전류 제어 발진기 (113) 와 분주 회로 (114) 에 의해 기준 신호 (REF) 의 위상을 조정하기 위한 PLL 회로가 동작을 시작한다. V/I 변환 소자로서 기능하는 NMOS 트랜지스터 (131) 는, 차지 펌프 회로 (112) 의 출력 전압 (VCP) 을 V/I 변환하여 드레인 전류를 생성하고, PMOS 트랜지스터 (121) 에 공급한다. PMOS 트랜지스터 (121, 122) 는, 커런트 미러 회로를 구성하기 때문에, 각각의 드레인 전류 (I2) 와 전류 (I3) 는 비례한 전류가 된다. 정상 상태에 있어서의 전류 (I2) 는, 일반적으로 알려진 PLL 회로의 부(負)귀환 동작에 의해 기준 신호 (REF) 의 주파수와 분주 회로 (114) 의 출력인 귀환 신호 (FB_CLK) 의 주파수가 동일해지도록 제어된다. 전류 제어 발진기 (113) 는, 전류 (I2) 에 비례한 주파수의 출력 신호 (CLK) 를 CLK 단자로부터 출력한다.
특허문헌 1 에는, PLL 회로에 정전류 회로를 부가하고, 필터 회로의 용량을 충전하는 기술이 개시되어 있다.
미국 특허 제8174332호 명세서
그러나, 종래의 발진 회로 장치 (400) 에서는, 용량 (161) 의 충전이 정전류에 의해 행해지기 때문에, 용량값/정전류값에 비례하는 충전 시간이 길어져 버린다는 과제가 있었다. 그 때문에, 도 4 의 종래의 발진 회로 장치 (400) 에 있어서, 용량의 충전 중에 기준 신호 (REF) 가 입력되어 제 1 모드에서 제 2 모드로 바뀌면, 출력 신호 (CLK) 가 원하는 주파수 범위를 하회하는 경우가 있고, 이것을 수용하는 외부 기기가 오동작할 위험성이 있었다.
도 5 는, 종래의 발진 회로 장치 (400) 에 있어서의 상태 변화를 설명하기 위한 타이밍 차트이다.
도 5(a) 는 전원 단자 (101) 에 인가되는 전압 (VDD) 의 시간 추이이고, 도 5(b) 는 차지 펌프 회로 (112) 의 출력 전압 (VCP) 의 시간 추이이고, 도 5(c) 는 REF 단자 (103) 에 입력되는 기준 신호 (REF) 의 주파수의 시간 추이이고, 도 5(d) 는 CLK 단자로부터 얻어지는 출력 신호 (CLK) 의 주파수의 시간 추이이다.
도 5(a) 에 나타내는 바와 같이, 시간 t0 에서 전압 (VDD) 이 인가되면, 도 5(b) 의 전압 (VCP) 은, 제 1 모드의 동작에 의해 0 V 에서부터 직선적 선형으로 상승한다. 그 후, 도 5(c) 와 같이 기준 신호 (REF) 가 시간 t1 에서 입력되면, 발진 회로 장치는 제 2 모드로 이행한다. 이 때의 전압 (VCP) 은 과도 상태이기 때문에, CLK 단자로부터 얻어지는 출력 신호 (CLK) 는, 과도 상태의 전압 (VCP) 의 값에 의해 정해지는 주파수로 출력되게 되어, 결과적으로 도 5(d) 에 보여지는 바와 같이, CLK 단자의 출력 신호 (CLK) 는 일시적으로 주파수가 급격하게 저하된다. 그 후에는 PLL 동작에 의해 전압 (VCP) 이 상승하여, 출력 신호 (CLK) 는 기준 신호 (REF) 의 주파수와 동등한 주파수로 수속된다.
본 발명은 상기 과제를 감안하여 이루어져, 입력된 기준 신호 (REF) 를 검출하여 자주 상태에서부터 PLL 동작으로 이행할 때, 출력 신호 (CLK) 의 주파수 변동을 억제하여 순조롭게 동기할 수 있는 발진 회로 장치를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 발진 회로 장치는, 이하와 같은 구성으로 하였다.
자주 상태에 있어서, 필터 회로의 일단이 접속되는 V/I 변환 소자와, 버퍼 회로에 의해 부귀환 회로를 구성하고, PLL 동작으로 이행한 직후에 출력 신호 (CLK) 가 자주 상태에 있어서의 주파수와 동등한 주파수로부터 개시할 수 있도록 필터 회로 내의 용량을 급속히 충전할 수 있는 구성으로 하였다.
본 발명의 발진 회로 장치는, 자주 상태에 있어서의 필터 회로 내의 용량에 대한 충전 시간을 단축시킬 수 있기 때문에, 자주 상태에서부터 PLL 동작으로 바뀐 직후의 출력 신호의 주파수 변동을 억제할 수 있다.
도 1 은 본 실시형태의 발진 회로 장치의 구성을 나타내는 회로도이다.
도 2 는 본 실시형태의 발진 회로 장치에 있어서의 출력 신호를 나타내는 타이밍 차트이다.
도 3 은 본 실시형태의 발진 회로 장치의 다른 구성을 나타내는 회로도이다.
도 4 는 종래의 발진 회로 장치의 구성을 나타내는 회로도이다.
도 5 는 종래의 발진 회로 장치에 있어서의 출력 신호를 나타내는 타이밍 차트이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다.
도 1 은, 본 실시형태의 발진 회로 장치 (100) 의 회로도이다.
본 실시형태의 발진 회로 장치 (100) 는 전원 단자 (101) 와, 접지 단자 (102) 와, REF 단자 (103) 와, CLK 단자 (104) 와, 정전류 회로 (171, 172) 와, PMOS 트랜지스터 (122) 와, 스위치 (150 및 152) 와, 인버터 회로 (153) 와, 전류 제어 발진기 (113) 와, 분주 회로 (114) 와, 위상 주파수 비교기 (111) 와, 차지 펌프 회로 (112) 와, 펄스 검출 회로 (110) 와, 필터 회로 (174) 와, 버퍼 회로 (175) 를 구비하고 있다. 정전류 회로 (171) 는 PMOS 트랜지스터 (120) 와, 제 1 전류원 (140) 을 구비하고 있다. 정전류 회로 (172) 는 PMOS 트랜지스터 (121) 와, 스위치 (151) 와, NMOS 트랜지스터 (131) 를 구비하고 있다. 필터 회로 (174) 는, 용량 (161) 을 구비하고 있다. 버퍼 회로 (175) 는 NMOS 트랜지스터 (130) 와, 제 2 전류원 (141) 을 구비한다.
펄스 검출 회로 (110) 는, REF 단자 (103) 에 기준 신호 (REF) 가 입력되어 있는지 여부를 검출하여, 신호 (DET) 를 출력한다. 전류 제어 발진기 (113) 는, 입력되는 발진용 전류에 비례한 발진 주파수의 신호를 출력한다. 위상 주파수 비교기 (111) 는, 기준 신호 (REF) 와 귀환 신호 (FB_CLK) 를 비교하고, 그 결과를 출력한다. 차지 펌프 회로 (112) 는, 위상 주파수 비교기 (111) 의 출력 신호에 기초하여 전압 (VCP) 을 출력한다. 버퍼 회로 (175) 는, 용량 (161) 을 보다 빨리 충전하는, 즉 전압 (VCP) 을 보다 빨리 원하는 값으로 끌어올려 안정시킨다. 위상 주파수 비교기 (111) 와 차지 펌프 회로 (112) 와 필터 회로 (174) 와 버퍼 회로 (175) 와 정전류 회로 (172) 와 전류 제어 발진기 (113) 와 분주 회로 (114) 는, REF 단자 (103) 에 입력되는 기준 신호 (REF) 의 위상을 조정하기 위한 PLL 회로를 구성한다.
다음으로, 본 실시형태의 발진 회로 장치 (100) 의 접속에 대하여 설명한다.
펄스 검출 회로 (110) 는, 입력 단자가 REF 단자 (103) 에 접속되고, 출력 단자가 스위치 (150, 152) 의 제어 단자와, 인버터 회로 (153) 의 입력 단자에 접속된다. 인버터 회로 (153) 의 출력 단자는, 스위치 (151) 의 제어 단자에 접속된다. 위상 주파수 비교기 (111) 는, 제 1 입력 단자가 REF 단자 (103) 에 접속되고, 제 2 입력 단자가 분주 회로 (114) 의 출력 단자에 접속되고, 출력 단자는 차지 펌프 회로 (112) 의 입력 단자에 접속된다. 필터 회로 (174) 를 구성하는 용량 (161) 은, 일단이 차지 펌프 회로 (112) 의 출력 단자에 접속되고, 타단이 접지 단자 (102) 에 접속된다. NMOS 트랜지스터 (130) 는, 게이트가 NMOS 트랜지스터 (131) 의 드레인과 PMOS 트랜지스터 (121) 의 드레인에 접속되고, 드레인이 전원 단자 (101) 에 접속되고, 소스가 스위치 (152) 의 일단과 제 2 전류원 (141) 의 일단에 접속된다. 제 2 전류원 (141) 은, 타단이 접지 단자 (102) 에 접속된다. 스위치 (152) 는, 타단이 차지 펌프 회로 (112) 의 출력 단자에 접속된다. NMOS 트랜지스터 (131) 는, 게이트가 차지 펌프 회로 (112) 의 출력 단자에 접속되고, 소스가 접지 단자 (102) 에 접속된다. PMOS 트랜지스터 (120) 는, 소스가 전원 단자 (101) 에 접속되고, 게이트와 드레인이 스위치 (150) 의 일단과 제 1 전류원 (140) 의 일단에 접속된다. 제 1 전류원 (140) 은, 타단이 접지 단자 (102) 에 접속된다. PMOS 트랜지스터 (121) 는, 소스가 전원 단자 (101) 에 접속되고, 게이트가 스위치 (150) 의 타단에 접속된다. 스위치 (151) 는, 일단이 PMOS 트랜지스터 (121) 의 게이트에 접속되고, 타단이 PMOS 트랜지스터 (121) 의 드레인에 접속된다. PMOS 트랜지스터 (122) 는, 소스가 전원 단자 (101) 에 접속되고, 게이트가 PMOS 트랜지스터 (121) 의 게이트에 접속되고, 드레인이 전류 제어 발진기 (113) 의 입력 단자에 접속된다. 전류 제어 발진기 (113) 는, 출력 단자가 분주 회로 (114) 의 입력 단자에 접속된다.
다음으로, 본 실시형태의 발진 회로 장치 (100) 의 동작에 대하여 설명한다.
먼저, REF 단자 (103) 에 기준 신호 (REF) 가 입력되지 않는 상태의 제 1 모드에 대하여 설명한다.
제 1 모드에서는, 펄스 검출 회로 (110) 는 비검출을 나타내는 신호 (DET) 를 출력하여, 스위치 (150, 152) 가 온, 스위치 (151) 가 오프되어 있다. 정전류 회로 (171) 는, 제 1 정전류원 (140) 의 정전류 (IB1) 를 흐르게 한다. PMOS 트랜지스터 (122) 는, PMOS 트랜지스터 (120) 와 커런트 미러 회로를 구성하기 때문에, 각각의 드레인 전류 (I1) 와 전류 (I3) 는 비례한 전류가 된다. 예를 들어, PMOS 트랜지스터 (120 과 122) 의 사이즈비가 1 : 1 인 경우에는, 전류 (I1) 와 전류 (I3) 는 동일해진다. 전류 제어 발진기 (113) 는, 입력하는 전류 (I3), 즉 전류 (IB1) 에 비례한 주파수의 출력 신호 (CLK) 를 CLK 단자로부터 출력한다. 요컨대, 출력 신호 (CLK) 의 주파수는, 전류 (IB1) 의 전류값, 혹은 PMOS 트랜지스터 (120, 122) 의 사이즈비에 의해 임의로 정해진다.
또, PMOS 트랜지스터 (121) 는, PMOS 트랜지스터 (120) 와 커런트 미러 회로를 구성하기 때문에, 각각의 드레인 전류 (I1) 와 전류 (I2) 는 비례한 전류가 된다. 예를 들어, PMOS 트랜지스터 (120 과 121) 의 사이즈비가 1 : 1 인 경우에는, 전류 (I1) 와 전류 (I2) 는 동일해진다. 이 전류 (I2) 에 의해, NMOS 트랜지스터 (130) 의 게이트 전압 (VX) 이 상승하여, NMOS 트랜지스터 (130) 가 온된다. 그리고, NMOS 트랜지스터 (130) 의 소스 전류에 의해 용량 (161) 이 충전되어 전압 (VCP) 이 상승한다. 이로써, 전압 (VCP) 을 게이트로 받는 NMOS 트랜지스터 (131) 가 온되면, 정전류 회로 (172) 와 버퍼 회로 (175) 가 부귀환 회로를 구성한다. 이 때문에, NMOS 트랜지스터 (131) 의 드레인 전류와 전류 (I2) 가 동일해지도록, NMOS 트랜지스터 (131) 의 게이트 전압이 되는 전압 (VCP) 이 급격하게 끌어올려진다. 이후의 정상 상태에서는, 버퍼 회로 (175) 의 NMOS 트랜지스터 (130) 의 드레인 전류와 제 2 정전류원 (141) 의 정전류 (IB2) 는 동일해져, 제 2 정전류원 (141) 은 풀다운 소자로서 동작한다.
이상 설명한 바와 같이, 본 실시형태의 발진 회로 장치 (100) 는 버퍼 회로 (175) 를 구비하기 때문에, 제 1 모드에서는 용량 (161) 을 보다 빨리 충전할 수 있는, 즉 전압 (VCP) 을 보다 빨리 원하는 전압값으로 끌어올릴 수 있기 때문에, 빠르게 출력 신호 (CLK) 의 주파수를 안정시킬 수 있다.
다음으로, REF 단자 (103) 에 기준 신호 (REF) 가 입력되어 있는 상태의 제 2 모드에 대하여 설명한다.
제 1 모드에서 제 2 모드가 되면, 펄스 검출 회로 (110) 는 검출을 나타내는 신호 (DET) 를 출력하여, 스위치 (150, 152) 를 오프시키고, 인버터 회로 (153) 를 통해 스위치 (151) 를 온시킨다. 스위치 (150) 가 오프되기 때문에, 정전류 회로 (171) 는 발진 회로 장치 (100) 로부터 분리된다. 스위치 (151) 가 오프되기 때문에, 버퍼 회로 (175) 는 필터 회로 (174) 로부터 분리된다. 그리고, 스위치 (151) 가 온되기 때문에, PMOS 트랜지스터 (121) 와 PMOS 트랜지스터 (122) 는 커런트 미러 회로를 구성하고, 각각의 드레인 전류 (I2) 와 전류 (I3) 는 비례한 전류가 된다. 예를 들어, PMOS 트랜지스터 (121 과 122) 의 사이즈비가 1 : 1 인 경우에는, 전류 (I2) 와 전류 (I3) 는 동일해진다.
V/I 변환 소자로서 기능하는 NMOS 트랜지스터 (131) 는, 기준 신호 (REF) 의 발진 주파수에 기초하여 출력되는 차지 펌프 회로 (112) 의 출력 전압 (VCP) 을 V/I 변환하여 드레인 전류를 생성하고, PMOS 트랜지스터 (121) 에 공급한다. 정상 상태에 있어서의 전류 (I2) 는, PLL 회로의 부귀환 동작에 의해 기준 신호 (REF) 의 주파수와 분주 회로 (114) 의 출력인 귀환 신호 (FB_CLK) 의 주파수가 동일해지도록 제어된다. 보다 구체적으로는, 기준 신호 (REF) 와 귀환 신호 (FB_CLK) 를 위상 주파수 비교기 (111) 에서 비교하여, 차지 펌프 회로 (112) 및 필터 회로 (174) 로부터 전압 (VCP) 을 출력하고, NMOS 트랜지스터 (131) 에 의해 전류 (I2) 가 생성된다. 따라서, 전류 제어 발진기 (113) 는, 전압 (VCP) 에 기초한 주파수의 출력 신호 (CLK) 를 CLK 단자로부터 출력한다. 스위치 (150) 는 오프되어 있기 때문에, 정전류 회로 (171) 는 전류 (I2), 전류 (I3) 에 영향을 미치지 않는다.
도 2 는, 본 실시형태의 발진 회로 장치 (100) 에 있어서의 상태 변화를 설명하기 위한 타이밍 차트이며, 이 도 2 를 사용하여 본 실시형태의 효과를 설명한다.
도 2(a) 는 전원 단자 (101) 에 인가되는 전압 (VDD) 의 시간 추이이고, 도 2(b) 는 차지 펌프 회로 (112) 의 출력 전압 (VCP) 의 시간 추이이고, 도 2(c) 는 REF 단자 (103) 에 입력되는 기준 신호 (REF) 의 주파수의 시간 추이이고, 도 2(d) 는 CLK 단자로부터 얻어지는 출력 신호 (CLK) 의 주파수의 시간 추이이다.
도 2(a) 에 나타내는 바와 같이 시간 t0 에서 전압 (VDD) 이 인가되면, REF 단자 (103) 에 기준 신호 (REF) 가 입력되어 있지 않기 때문에, 발진 회로 장치 (100) 는 제 1 모드로 동작하고, 정전류 회로 (172) 와 버퍼 회로 (175) 의 부귀환 동작에 의해 출력 전압 (VCP) 은 0 V 로부터 급속히 상승한다.
그 후, 도 2(c) 와 같이 시간 t1 에서 기준 신호 (REF) 가 입력되면, 발진 회로 장치 (100) 는 제 2 모드로 이행한다. 이 때, 이미 정상값에 도달한 전압 (VCP) 에 따른 전류에 의해 전류 제어 발진기 (113) 가 동작하고 있기 때문에, CLK 단자의 출력 신호 (CLK) 는 급격한 주파수의 저하는 발생하지 않는다. 그 후에는, PLL 동작에 의해 출력 신호 (CLK) 의 주파수는 기준 신호 (REF) 와 동등한 주파수로 수속된다.
이상 설명한 바와 같이, 본 실시형태의 발진 회로 장치 (100) 는, 정전류 회로 (172) 에 의해 부귀환 동작하는 버퍼 회로 (175) 의 출력에 의해, 필터 회로 (174) 내의 용량 (161) 의 전압을 끌어올리는 구성으로 하였기 때문에, 용량 (161) 에 대한 충전 기간을 단축하여, 자주 상태에서부터 PLL 동작으로 바뀐 직후의 출력 주파수 변동을 억제하는 것이 가능해졌다.
도 3 은, 본 실시형태의 발진 회로 장치의 다른 구성을 나타내는 회로도이다.
발진 회로 장치 (300) 는, 필터 회로 (174) 에 저항 (160) 을 구비한 구성이다.
저항 (160) 은, 일단이 차지 펌프 회로 (112) 의 출력 단자에 접속되고, 타단이 용량 (161) 과 스위치 (152) 의 타단에 접속된다.
이와 같이 PLL 회로의 위상 보상으로서, 필터 회로 (174) 에 저항 (160) 을 형성하는 경우가 있다. 그와 같은 필터 회로 (174) 에 있어서도, 버퍼 회로 (175) 의 출력 단자를 스위치 (152) 를 개재하여 용량 (161) 과 저항 (160) 사이에 접속시킴으로써, 상기 서술한 바와 동일한 효과가 얻어진다.
이상 설명한 바와 같이, 본 실시형태의 발진 회로 장치는, 위상 보상 저항 (160) 의 삽입에 의해 주파수 특성을 개선시키면서, 버퍼 회로 (175) 의 출력 단자를 용량 (161) 에 접속시킴으로써, 용량 (161) 의 충전 시간 단축도 용이하게 양립시킬 수 있다. 이로써, 자주 상태에서부터 PLL 동작으로 바뀐 직후의 출력 주파수의 급격한 저하를 억제할 수 있어, CLK 단자에 접속되는 외부 기기의 오동작을 방지할 수 있다.
또한, 이 용량 (161) 에 대해, 저항에 한정되지 않고, 다른 소자가 접속되는 어떠한 회로 구성에 있어서도 동일한 효과를 얻을 수 있다.
또, 본 발명의 발진 회로 장치를, 자주 상태와 외부로부터 입력되는 기준 신호 (REF) 를 바꾸어 동작시키는 여러 가지 전자 기기에 적용할 수 있는 것은 말할 필요도 없다. 예를 들어, DC/DC 컨버터의 발진 주파수를 외부로부터 자유롭게 변화시키는 구성으로 하고자 하는 경우에, 본 발명의 발진 회로 장치를 채용함으로써 순조로운 발진 신호의 이행을 실현하여, 안정된 동작의 DC/DC 컨버터를 제공할 수 있다.
100, 300 : 발진 회로 장치
101 : 전원 단자
102 : 접지 단자
103 : REF 단자
104 : CLK 단자
110 : 펄스 검출 회로
111 : 위상 주파수 비교기
112 : 차지 펌프 회로
113 : 전류 제어 발진기
114 : 분주 회로
140, 141 : 전류원
151, 152, 154 : 스위치
153 : 인버터 회로
171, 172 : 정전류 회로
174 : 필터 회로
175 : 버퍼 회로

Claims (3)

  1. 제 1 정전류를 흐르게 하는 제 1 정전류 회로와, 제 2 정전류를 흐르게 하는 제 2 정전류 회로와, 상기 제 1 정전류 또는 상기 제 2 정전류에 비례한 발진용 전류를 흐르게 하는 커런트 미러 회로와, 입력되는 상기 발진용 전류의 전류값에 따라 출력하는 발진 신호의 주파수가 변화하는 전류 제어 발진기를 포함하는 발진기와,
    외부로부터 입력되는 기준 신호와 상기 발진 신호의 위상을 비교하는 위상 주파수 비교기와, 상기 위상 주파수 비교기의 출력을 입력하는 차지 펌프 회로와, 상기 차지 펌프 회로의 출력을 입력하는 용량을 포함하는 필터 회로와, 상기 전류 제어 발진기의 출력을 분주하는 분주 회로를 포함하고, 상기 차지 펌프 회로의 출력 전압에 의해 상기 제 2 정전류를 제어하는 PLL 회로와,
    상기 제 2 정전류 회로의 출력 전압을 입력 전압으로 하고, 상기 필터 회로의 상기 용량을 제 1 스위치를 개재하여 충전하는 버퍼 회로를 구비하고,
    상기 기준 신호가 입력되지 않는 제 1 모드에 있어서는, 상기 발진기의 상기 제 1 정전류에 기초한 발진 신호를 출력하고, 상기 기준 신호가 입력되는 제 2 모드에 있어서는, 상기 발진기의 상기 제 2 정전류에 기초한 발진 신호를 출력하는, 발진 회로 장치로서,
    상기 발진 회로 장치는,
    상기 제 1 모드에서는, 상기 제 1 스위치가 온됨으로써 상기 용량은 상기 버퍼 회로의 출력 전압에 의해 충전되고,
    상기 제 2 모드에서는, 상기 제 1 스위치가 오프되는 것을 특징으로 하는 발진 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 정전류 회로는, 직렬로 접속된 제 1 PMOS 트랜지스터와 정전류 소자를 구비하고,
    상기 제 2 정전류 회로는, 직렬로 접속된 제 2 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 구비하고,
    상기 제 1 PMOS 트랜지스터의 게이트는, 상기 제 2 PMOS 트랜지스터와 제 2 스위치를 개재하여 접속되고, 상기 제 1 NMOS 트랜지스터의 게이트는 상기 필터 회로에 접속되고,
    상기 제 1 모드에서는, 상기 제 2 스위치가 온됨으로써 상기 제 2 정전류 회로는 상기 제 1 정전류 회로의 전류에 비례한 전류를 생성하고,
    상기 제 2 모드에서는, 상기 제 2 스위치가 오프됨으로써 상기 기준 신호의 주파수와 상기 발진 신호의 주파수의 위상차에 기초하는 전류를 생성하는 것을 특징으로 하는 발진 회로 장치.
  3. 제 2 항에 있어서,
    상기 기준 신호가 입력된 것을 검출하는 펄스 검출 회로를 갖고,
    상기 펄스 검출 회로는, 출력 신호에 의해 상기 제 1 스위치와 상기 제 2 스위치를 제어하는 것을 특징으로 하는 발진 회로 장치.
KR1020160146507A 2015-11-11 2016-11-04 발진 회로 장치 KR20170055422A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2015-221430 2015-11-11
JP2015221430A JP6559548B2 (ja) 2015-11-11 2015-11-11 発振回路装置

Publications (1)

Publication Number Publication Date
KR20170055422A true KR20170055422A (ko) 2017-05-19

Family

ID=58664324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160146507A KR20170055422A (ko) 2015-11-11 2016-11-04 발진 회로 장치

Country Status (5)

Country Link
US (1) US10056910B2 (ko)
JP (1) JP6559548B2 (ko)
KR (1) KR20170055422A (ko)
CN (1) CN106685416A (ko)
TW (1) TWI678072B (ko)

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06197014A (ja) * 1992-12-25 1994-07-15 Mitsubishi Electric Corp 位相同期回路
JPH07170178A (ja) * 1993-09-10 1995-07-04 Sun Microsyst Inc Ｐｌｌ減衰回路
JP3356136B2 (ja) * 1999-10-19 2002-12-09 日本電気株式会社 Ｐｌｌ回路
JP2001156759A (ja) * 1999-11-24 2001-06-08 Hitachi Ltd シリアル送受信回路
US6300838B1 (en) * 1999-12-22 2001-10-09 International Business Machines Corporation Method and apparatus for derivative controlled phase locked loop systems
US7019569B2 (en) * 2004-07-09 2006-03-28 Faraday Technology Corp. Method of implementing multi-transfer curve phase lock loop
US7636019B1 (en) * 2005-06-07 2009-12-22 Cypress Semiconductor Corporation Phase lock loop pre-charging system and method
US8143957B2 (en) * 2006-01-11 2012-03-27 Qualcomm, Incorporated Current-mode gain-splitting dual-path VCO
JP2008042339A (ja) * 2006-08-02 2008-02-21 Renesas Technology Corp 半導体装置
JP2008072166A (ja) * 2006-09-12 2008-03-27 Sony Corp 位相同期回路および電子機器
JP2008072272A (ja) * 2006-09-13 2008-03-27 Nec Electronics Corp Ｐｌｌ回路
WO2008044350A1 (fr) * 2006-10-12 2008-04-17 Panasonic Corporation Circuit pll
JP2008278016A (ja) * 2007-04-26 2008-11-13 Nec Electronics Corp Ｐｌｌ回路及びそれを用いた周波数設定回路
JP4991385B2 (ja) * 2007-05-09 2012-08-01 セイコーＮｐｃ株式会社 Ｐｌｌ回路
JP2010035098A (ja) * 2008-07-31 2010-02-12 Sony Corp 位相同期回路並びに記録再生装置および電子機器
JP2010252094A (ja) * 2009-04-16 2010-11-04 Renesas Electronics Corp Ｐｌｌ回路
US8169265B2 (en) * 2009-04-29 2012-05-01 Mediatek Inc. Phase lock loop circuits
CN101944910B (zh) * 2009-07-07 2017-03-22 晨星软件研发(深圳)有限公司 双锁相环电路及其控制方法
JP2011078054A (ja) * 2009-10-02 2011-04-14 Sony Corp 電流源、電子機器および集積回路
US8432204B1 (en) * 2012-01-06 2013-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Current-controlled oscillator (CCO) based PLL
CN103731099A (zh) * 2012-10-11 2014-04-16 联发科技（新加坡）私人有限公司 电压至电流转换器及压控振荡器
JP2015167346A (ja) * 2014-02-17 2015-09-24 凸版印刷株式会社 Ｐｌｌ回路
US9374099B2 (en) * 2014-03-25 2016-06-21 Mediatek Inc. Oscillating signal generator, phase-lock loop circuit using the oscillating signal generator and control method of the oscillating signal generator

Also Published As

Publication number Publication date
TW201725866A (zh) 2017-07-16
US20170134029A1 (en) 2017-05-11
JP2017092738A (ja) 2017-05-25
CN106685416A (zh) 2017-05-17
JP6559548B2 (ja) 2019-08-14
US10056910B2 (en) 2018-08-21
TWI678072B (zh) 2019-11-21

Similar Documents

Publication Publication Date Title
US7876163B2 (en) Voltage-controlled oscillator circuit and phase locked loop circuit using the same
US6320435B1 (en) PLL circuit which can reduce phase offset without increase in operation voltage
US8395425B2 (en) High-precision oscillator systems with feed forward compensation for CCFL driver systems and methods thereof
US7920000B2 (en) PLL circuit and method of controlling the same
KR101208565B1 (ko) 높은 개시 이득과 함께 위상 노이즈 및 지터를 줄일 수 있는 전압 제어 발진기 및 그 방법
US6826248B2 (en) Phase locked loop circuit
US7835220B2 (en) PLL circuit for increasing potential difference between ground voltage and reference voltage or power source voltage of oscillation circuit
EP2290821A1 (en) Charge pump circuit and PLL circuit using the same
US20100207673A1 (en) Asymmetric charge pump and phase locked loops having the same
CN111669152A (zh) 时钟发生器及产生时钟信号的方法
US6614318B1 (en) Voltage controlled oscillator with jitter correction
US20060119404A1 (en) Phase locked loop circuit
JP2006165680A (ja) Ｐｌｌ回路
US9083359B2 (en) Lock detector based on charge pump
KR20120012386A (ko) 락 검출 회로 및 이를 포함하는 위상 동기 루프
KR100510504B1 (ko) 차동 전하펌프 및 이를 구비하는 위상 동기 루프
KR20170055422A (ko) 발진 회로 장치
US9407137B2 (en) Charge pump circuit and PLL circuit
US20090206893A1 (en) Charge pump circuit and pll circuit
US8373465B1 (en) Electronic device and method for phase locked loop
US9831766B2 (en) Charge pump and associated phase-locked loop and clock and data recovery
US10483845B2 (en) Charge pump having level-shifting mechanism
KR20150054506A (ko) 전자 장치에서 전압 제어 오실레이터의 출력 진폭 제어 장치 및 방법
JP7351632B2 (ja) 位相ロックループ回路を含む集積回路
WO2023247081A1 (en) Phase-locked loop