KR19980065810U - 위상고정루프의 안정성 향상을 위한 위상주파수 검출기 - Google Patents

Abstract

1. 청구범위에 기재된 고안이 속한 기술분야

위상고정루프의 안정성 향상을 위한 위상주파수 검출기.

2. 고안이 해결하려고 하는 기술적 과제

기준클럭과 VCO의 궤환 클럭이 일치될 때, 아무 신호도 출력되지 않아 궤환 루프가 끊어지는 것을 방지하고자함.

3. 고안의 해결방법의 요지

기준 클럭과 전압제어발진기(VCO)의 궤환 클럭이 일치가 될 경우에 지연회로를 이용, 플립플롭이 리셋되는 것을 임의의 시간 동안 지연시켜, 지연시간만큼 업(UP), 다운(DOWN) 신호를 같은 크기로 동시에 생성시킴으로써, 업, 다운 신호에 의한 전하(Charge) 펌프(Pump) 회로내의 루프 필터 캐패시터의 충방전되는 양을 일정하게 유지하는 한편, 위상고정루프(PLL)의 궤환 루프가 끊어지는 것을 방지하여 전체 위상고정루프의 안정성을 향상시킴.

4. 고안의 중요한 용도

PLL 회로의 위상주파수 검출기로 이용됨.

Description

위상고정루프의 안정성 향상을 위한 위상주파수 검출기

본 고안은 위상고정루프(PLL: Phase Locked Loop)에서 위상 주파수 검출기에 관한 것으로, 특히 기준 클럭과 전압제어 발진기로부터 발생된 클럭을 비교하여 일치되었을 때, 궤환(feedback) 루프(loop)가 끊어지는 것을 방지하여 위상고정 루프의 안정성을 향상시킨 위상주파수 검출기에 관한 것이다.

일반적으로 반도체 소자가 고속으로 동기되어 동작할 필요가 있을 때, 위상고정루프(PLL)를 사용하게 된다.

도 1 은 종래의 위상주파수 검출기의 구성도로서, 도면에서 11,12는 D 플립플롭, 13은 부정 논리곱 게이트를 각각 나타낸다.

제1 및 제2 D 플립플롭(11,12)에서 있어서, 데이타 입력단(D)은 VDD(논리 값 하이(high))에 접속되며, 클럭 입력단에는 기준 클럭(REF_CLK) 또는 전압제어발진기(VCO: Voltage Controlled Oscillator)로부터 발생된 클럭(FVCO_CLK)을 입력받는다.

따라서, 제1 D 플립플롭(11)은 기준 클럭에 의해 하이 값을 래치하여 출력하게 되며, 제2 D 플립플롭(12)은 전압제어발진기로부터 발생된 클럭에 의해 하이 값을 래치하여 출력하게 된다.

부정 논리곱 게이트(13)는 제1 및 제2 D 플립플롭(11,12)으로 부터 출력된 신호가 하이 값으로 동일할 경우 제1 및 제2 D 플립플롭(11,12)을 리셋시킨다.

즉, 종래의 위상주파수 검출기는 기준 클럭과 전압제어발진기(VCO)의 궤환 클럭(feedback clock)의 주파수와 위상 차이를 검출함에 있어서, 기준 클럭보다 전압제어발진기(VCO)의 궤환 클럭이 늦을 경우는 단순히 업(UP) 신호만을, 빠를 경우는 단순히 다운(DOWN) 신호만을 두 클럭간의 위상차만큼 생성시키며, 또한, 기준 클럭과 VCO 궤환 클럭이 서로 일치될 경우에는 아무런 신호도 생성하지 않도록 구성되어 있다.

이러한 이유로 해서, 종래의 위상주파수 검출기에 의해 기준 클럭과 VCO 의 궤환 클럭이 일치되는 것으로 판단되는 경우에는 전하(Charge) 펌프(Pump) 회로가 동작하지 않게 되며, 따라서, 위상고정루프(PLL)의 궤환 루프는 끊어지게 된다.

이렇게 되면 위상고정루프(PLL)의 동작이 불안정해지고, 또한 외부 잡음의 영향에 의해 잠금(Locking)이 되지 않을 가능성도 높아지게 되는 문제점이 있었다.

따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 고안은 종래의 위상주파수 검출기가 가지고 있는 특성과 더불어 기준 클럭과 전압제어발진기(VCO)의 궤환 클럭(feedback clock)이 일치가 될 경우에 지연회로를 이용, 플립플롭이 리셋되는 임의의 동안 지연시켜, 지연시간만큼 업(UP), 다운(DOWN) 신호를 같은 크기로 동시에 생성시킴으로써, 업(UP), 다운(DOWN) 신호에 의한 전하(Charge) 펌프(Pump) 회로내의 루프 필터 캐패시터(capacitor)의 충방전(Charge/Discharge)되는 양을 일정하게 유지하는 한편, 위상고정루프(PLL)의 궤환 루프가 끊어지는 것을 방지하여 전체 위상고정루프의 안정성을 향상시킨 위상주파수 검출기를 제공하는데 그 목적이 있다.

도 1 은 종래의 위상주파수 검출기의 구성도,

도 2 는 본 고안에 따른 위상주파수 검출기의 구성도.

*도면의 주요부분에 대한 부호의 설명

11,12,21,22 : D 플립플롭

13,23 : 부정 논리곱 게이트

24 : 지연회로

상기 목적을 달성하기 위한 본 고안은, 외부로부터 입력된 기준 클럭과 전압제어발진기의 궤환 클럭을 비교하는 비교기와 상기 비교 결과에 따라 출력 신호를 리셋시키기 위한 리셋신호 발생기를 구비한 위상고정루프내의 위상주파수 검출기에 있어서, 상기 리셋신호 발생기로부터 출력된 리셋신호를 소정의 시간동안 지연시킨 후, 상기 비교기로 상기 리셋신호를 출력하는 지연수단을 포함한 것을 특징으로 한다.

이하, 첨부된 도 2 를 참조하여 본 고안의 실시예를 상세히 설명한다.

도 2 는 본 고안에 따른 위상주파수 검출기의 구성도로서, 도면에서 21,22는 D 플립플롭, 23은 부정 논리곱 게이트, 24는 지연회로를 각각 나타낸다.

본 고안에서 제시하는 위상주파수 검출기는 종래의 위상주파수 검출기에 간단한 지연회로를 부가하여 구현하였다.

이를 좀더 구체적으로 살펴보면 다음과 같다.

종래의 위상주파수 검출기에서와 마찬가지로, 본 고안에서도 제1 및 제2 D 플립플롭(21,22)의 데이타 입력단(D)은 VDD(논리 값 하이(high))에 접속되며, 제1 및 제2 D 플립플롭(21,22)의 클럭 입력단에는 기준 클럭(REF_CLK) 또는 전압제어발진기(VCO: Voltage Controlled Oscillator)로부터 발생된 클럭(FVCO_CLK)을 입력받는다.

따라서, 제1 D 플립플롭(21)은 기준 클럭에 의해 하이 값을 래치하여 출력하게 되며, 제2 D 플립플롭(22)은 전압제어발진기로부터 발생된 클럭에 의해 하이 값을 래치하여 출력하게 된다.

여기서, 도면에서 나타낸 바와 같이 제1 D 플립플롭(21)으로부터 출력되는 신호는 업(UP) 신호로 이용되며, 제2 D 플립플롭(22)으로부터 출력되는 신호는 다운(DOWN) 신호로 이용된다.

부정 논리곱 게이트(23)는 제1 및 제2 D 플립플롭(21,22)으로부터 출력된 신호(업, 다운신호)들을 부정 논리곱하여 출력하고, 지연회로(24)는 임의의 시간만큼 논리곱한 신호를 지연시켜 제1 및 제2 D 플립플롭(21,22)의 리셋 단자로 출력한다.

이러한 구성을 통해 위상고정루프는 위상주파수 검출기에 의해 기준 클럭과 VCO의 궤환클럭이 일치되는 것으로 검출되더라도 궤환 루프를 계속 유지하게 되며 결국, 위상고정루프(PLL)의 동작은 더욱 안정화 된다.

다음에 상술하는 내용에 의해 본 고안의 효과는 더욱 명확해질 것이다.

기준 클럭보다 VCO의 궤환 클럭이 늦을 경우에는 본 고안은 다운(DOWN) 신호가 로우(low) 상태에 있는 동안 제1 D 플립플롭(21)에 의해 업(UP) 신호는 계속 하이 상태를 유지하게 된다. 이 업 신호는 전하 펌프(Pump) 회로에 의해 동일한 폭(width)을 갖는 전류 펄스(pulse)로 변환(converting) 되는데, 이 때, 제2 D 플립플롭(22)에 의해 다운(DOWN) 신호가 하이 상태로 바뀌면 부정 논리곱 게이트(23)의 출력은 로우 상태가 된다.

상기 부정 논리곱 게이트(23)의 출력 로우 신호는 일정 시간 동안 지연회로(24)에 의해 지연된 후, 제1 및 제2 D 플립플롭(21,22)을 리셋시킨다. 여기서, 지연회로(24)에 의해 제1 및 제2 D 플립플롭(21,22)의 리셋이 지연되어 발생되는 동일한 폭(width)의 업(UP), 다운(DOWN) 신호는 루프 필터(Filter)의 누설(leakage)에 의한 전압 하락(voltage drop)을 보상할 정도의 아주 좁은 펄스(pulse)로만 생성된다.

반대로 기준 클럭보다 VCO의 궤환 클럭이 빠를 경우에는 동일한 원리에 의해 업 신호가 로우 상태에 있는 동안 제2 D 플립플롭은 다운 신호를하이로 유지하게 된다. 마찬가지로, 이 상태에서 업(UP) 신호가 하이 상태로 바뀌면 동일한 폭(width)을 갖는 업(UP), 다운(DOWN) 신호는 루프 필터의 누설에 의한 전압 하락을 보상할 정도의 아주 좁은 펄스(pulse)로 생성된다.

상기와 같이 이루어지는 본 고안은 기준 클럭과 전압제어발진기(VCO)의 궤환 클럭이 일치가 되었을 때 위상고정루프(PLL)의 궤환 루프가 끊어지는 것을 방지할 수 있어, PLL의 동작이 보다 안정화되고, 정확한 클럭의 제공이 가능해지므로 클럭에 동기되어 동작하는 비메모리 분야의 로직 칩(Chip) 뿐만 아니라 동기 다이나믹램(DRAM) 등에 활용되어 이 모든 칩들이 빠르고, 정확히 동작하도록 하는 효과가 있다.

이상에서 설명한 본 고안은 본 고안이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 고안의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

Claims (1)

1. 외부로부터 입력된 기준 클럭과 전압제어발진기의 궤환 클럭을 비교하는 비교기와 상기 비교 결과에 따라 출력 신호를 리셋시키기 위한 리셋신호 발생기를 구비한 위상고정루프내의 위상주파수 검출기에 있어서,

   상기 리셋신호 발생기로부터 출력된 리셋신호를 소정의 시간동안 지연시킨 후, 상기 비교기로 상기 리셋신호를 출력하는 지연수단을 포함한 위상주파수 검출기.