KR19990063893A

KR19990063893A - 클럭선택기 시스템

Info

Publication number: KR19990063893A
Application number: KR1019980702365A
Authority: KR
Inventors: 페터 런드흐; 맛트 윌헬므손; 엔더스 비젠네
Original assignee: 에를링 블로메, 타게 뢰브그렌; 텔레폰아크티에볼라게트 엘엠 에릭슨
Priority date: 1995-09-29
Filing date: 1996-09-27
Publication date: 1999-07-26
Also published as: NO981244L; SE504920C2; CA2232472A1; AU711166B2; AU7151696A; WO1997012458A1; BR9610690A; CN1143477C; SE9503370L; MX9802331A; US6310895B1; EP0852861A1; TW315577B; NO981244D0; CN1202996A; SE9503370D0; JPH11512898A; KR100370731B1

Abstract

상이한 장소에서 정보를 처리하고 이장소 사이에서 정보를 전송하는 대형전기통신 스위치와 같은 망에서, 중앙위치 회로가 제공되어 시스템 동기비와 프레임동기비를 포함하는 클럭신호(CLSY-A, CLSY-B, CLSY-C)를 독자적으로 발생한다. 이들 클럭신호는 바람직한 경우, 장소에 대한 상이한 전송선이 있다. 멀티플렉서(63)는 수신된 클럭신호의 에러를 결정하고 상태기기(69)를 포함하기 위한 회로를 포함하는 평가회로에 의해 제어됨에 따라 클럭신호를 선택한다. 이 멀티플렉서(63)는 주기적인 패턴으로 새로운 클럭신호를 모든 시간에 주기적으로 그리고 되풀이해서 선택하여 발생한 클럭신호를 발생할 때 도입되는 순간적인 매우 짧은 에러에 의해 성취된다. 이에 의해 모든시간에 작은 위상점프가 선택된 클럭신호에서 도입되지만 동일한 시간에 크기가 입이하는 클럭신호중 하나가 더 이상 선택될 수 없을 때 선택된 위상클럭의 전의 평균 위상위치에 대하여 위상점프가 감소한다.

Description

클럭선택기 시스템

여러 부속장비 및 소자에 두 개의 클럭신호, 여기서 클럭과 동기펄스비, 후에 간단히 하기 위해 "동기비"의 분배의 필요성이 있다. 여러 멀티플렉싱 단계와 이 유사한 유닛을 지닌 스위치의 형태에서와 같은 물리적으로 큰 연결시스템에서 이러한 분배가 특히 넓다. 이러한 클럭비는 고주파를 일반적으로 지니고 이러한 장비를 통해 흐르는 데이터의 비트의 경계선을 형성하고 동기비는 저주파를 지니고 프레임경계선 및 데이터신호에서의 이와 유사한 것을 형성한다. 전기통신 교환국과 같은 장비에서의 신호송신클럭 및 동기신호의 수는 매우 많을 수 있고 다음에서 일반적인 표현 "클럭분배망"이 이용된다. 메거진 또는 케비넷에서의 전기통신장비는 케이블, 백플렌(back plane) 및 전기단자 및 백플렌의 라인형의 비율분배용 매우 많은 송신소자를 지닌다. 이러한 모든 신호연결에 필요한 공간이 상당히 넓어지고 비용도 상당히 증가한다. 일반적으로 커넥터에서의 핀의 수는 스위치의 크기를 제한하는 작은 자원이다.

신뢰성의 요건이 많은 장비에서, 클럭분배망은 많은 신뢰성의 요건을 만족해야 한다. 이러한 분배망의 신뢰성은 용장도를 도입함으로써 종래의 방법에 따라 향상될 수 있다. 클럭분배와 클럭소오스가 용장도를 포함하도록 의도되어 있으면, 즉 이들이 이중이나 다음에서 고려되었듯이, 바람직한 경우, 3중으로된 경우 용장 및 3중 클럭구조가 소오스로부터 클럭수신기까지 유지될 수 있지만, 수신단에서 클럭중 하나가 각각의 장비에 의해 작동이용을 위해 선택되어져야 한다.

클럭비와 동기비가 메거진 및 케비넷에 분배되는 용장도를 지니지 않은 종래의 시스템에서, 일반적으로 두 개의 동축케이블, 즉 우리가 프레임비 또는 동기비라고 여기서 부르는 고주파클럭비의 동축케이블과 저주파기준비의 케이블이 이러한 비의 수신기 또는 사용자에게 이용되어 왔다.

클럭비의 분배를 위해, 여기서는 조주파클럭이 저주파동기비와 분리되어 분배되는데, 동기비의 펄스가 끝나지 않거나 클럭비펄스의 모서리중 하나가 잘못된 모서리에서 해석되지 않도록 정밀도가 커야만 한다. 이로인해 서로 및 시스템에서의 기타의 행선지를 갖는 기타의 쌍의 케이블 각각에 대해 클럭과 동기비에 이용되는 두 개의 케이블 길이의 유사성의 요구가 커지게 된다.

매우 높은 주파수를 지닌 클럭신호의 분배 및 이에 의해 전기통신시스템의 회로가 현재에 일반적으로 작동하는데 이러한 분배는 케이블과 커넥터의 차폐성이 양호하고 접지접속이 양호해야 간섭보호와 기능성이 제공되고 긴 시간동안 유지된다.

예를 들면, 메거진 및 케비넷에서의 회로기판상의 회로를 지닌 대형 스위치의 경우에 있어서는 프레임구조의 기준으로 매우 높은 주파수를 지닌 클럭과 매우 낮은 주파수를 지닌 비를 분배해야 한다. 클럭 및 동기신호는 본 명세서에 참고로 포함한 국제특허출원 PCT/SE94/04321에 설명되어 있듯이, 단일 합성신호("합성클럭신호"), 여기서 말한 CLSY(CLock 및 SYnch)의 형태로 분배될 수 있다.

이 신호는 시스템의 회로가 작동하는 실시스템 주파수(real system frequency)보다 매우 낮은 주파수를 지닌 클럭주파수 또는 클럭비를 포함한다. 즉 1/36과 같은 짝수분수인 것이 바람직하고, 이 신호는 이 클럭주파수의 상부에서 변조된 동기주파수 또는 동기비를 포함하고 1/640과 같은 짝수분수인 것이 바람직하다.

위상동기회로(PLL)에는 합성 CLSY에 있어서의 동기정보를 해석하는 논리회로가 제공되어 있고 36번 이상 유사한 방식으로 CLSY신호의 클럭주파수보다 매우 높은 주파수를 지닌 클럭신호를 발생시킨다. PLL회로는 시스템클럭과 관련하여 정확히 동기펄스를 발생시키는데, 이 시스템클럭은 두 개의 분리선에 종래의 클럭분배를 이용하여 발생하기가 어렵다.

시스템클럭에 비교하여 매우 낮은 주파수를 하고 동기신호가 제공된 CLSY형의 주파수를 분배하고 PLL이 이 시스템클럭 클럭비를 동기비와 함께 발생하기 위하여 배열하는 장점은

1. 이 신호는 EMC관점 예를 들면, 외부로부터의 간섭에 대한 민감도 및 자신의 간섭영향에 대하여 쉽게 분배될 수 있다. 이러한 분배매체는 시스템클럭과 동기비가 분리되어 분배될 수 있는 경우에서와 같은 정밀도를 가지면 않된다. 이것은 단일의 optocable가 이용될 수 있다는 것을 의미한다.

2. 커넥터 및 백플렌의 핀 또는 공간이 클럭비와 동기비의 동일한 물리적신호 통로를 이용함으로써 절감될 수 있다.

3. PLL이 동일한 칩에 그리고 동일한 신호에 시스템클럭과 동기를 발생하는 장치에 의해 고정밀도가 성취된다.

용장클럭 분배시스템이 여기서 간단히 설명한 문서 및 기타의 문서에 개시되어 있다.

일본특허출원 JP-A 60-225982에서, 클럭펄스 동기가 3중시스템에 설명되어 있다. 여러 결정에 의해 에러의 해로운 에러가 방지된다.

미합중국특허 US-A 4,185,245에서는 폴트 토러런트(fault-tolerent) 클럭신호분배의 장치가 개시되어 있다. 제1 및 제2용장클럭 신호원이 배열된다.

클럭수신기는 이 위상에 관한 나머지열 다음에 오는 클럭신호 펄스열을 무시하기 위해 두 개의 클럭신호를 시험하는 순차적인 논리회로를 포함한다.

미합중국특허 US-A 4,489,412는 3개의 발진기로부터의 출력신호에 대한 다수의 보팅을 수행하는 클럭분배 모듈에 의해 클럭과 동기신호의 공급을 포함하는 망을 개시하고 있다. 미합중국특허 US-A 4,692,932는 3중클럭 분배에 관한 것으로 각각의 클럭신호는 동기신호를 포함한다. 수신기에서 다수결 보팅의 R논리회로는 각각의 수신기에 3개의 AND-게이트와 하나의 NOR-게이트를 포함한다. 이들 다수결회로는 이들 나머지 두 개의 클럭신호사이에 위치한 위상위치를 갖는 입력클럭 신호만을 통과시킨다. 이러한 선택을 위해 수신기에서 수신된 클럭신호의 품질이 시험되지 않는다.

미합중국특허 US-A 4,698,826에서는 3중클럭 분배가 설명되어 있다. 각각의 클럭은 클럭신호와 동기신호를 포함하는 신호를 출력시킨다.

미합중국특허 US-A 5,065,454는 용장클럭 발생을 지닌 클럭신호 분배장치를 개시하고 있다. 이 분배통로는 용장이유로 중첩되어 있다.

유럽특허출원 EP-A 2 0 365 819는 멀티프로세서 시스템에서의 개별적인 클럭을 동기화하는 문제를 다루고 있다. 다수의 클럭원은 PLL회로(콜럼 10, 라인 31∼58)를 지니고 있다. 이 클럭은 기준신호를 서로 전송하여 각각의 클럭에 선택연산이 된다.

유럽특허출원 EP-A 2 0 366 326은 다수의 클럭신호가 주발진신호에서 얻어지는 컴퓨터시스템에서, 클럭신호가 필요한 정확한 시간에 나타나게 하는 것을 보장하는 문제를 처리한다. 상이한 클럭신호의 시간지연을 보상하기 위해 이것은 클럭신호사이의 작은 시간지연의 도입을 필요로 한다. 설명된 해결책은 상이한 클럭신호의 시간지연의 에러의 위험을 감소하는 것을 목표로 한다. PLL회로는 각각의 클럭신호와 기준클럭신호사이의 위상관계를 유지하는데 이용된다.

미합중국 문서 US-A 4,239,982에서는 여러 클럭원에 의해 시스템 클럭신호를 발생하도록된 폴트 토오렌트 클럭시스템이 개재되어 있다. 각각의 클럭원은 모든 나머지 클럭원으로부터 발생된 클럭신호를 입력신호로 수신하고 이들 클럭원으로부터 시스템클럭신호를 얻는 수신회로를 포함한다. 각각의 클럭원은 클럭수신기로부터 얻어진 시스템클럭에 동위상으로 로크된 클럭신호의 나머지 클럭원에 발생하여 분배한다. 이 시스템은 얻어진 시스템 클럭신호 사이의 최소위상 지더를 포함하는 높은 클럭주파수를 이용하게 한다.

유럽특허출원 EP-A2 0 303 916에서 주파수와 위상에 대하여 동기인 4비신호와 컴퓨터시스템에 타이밍을 제공하기 위해 발생된다. 이 비율신호의 발생은 4개의 PLL에 의해 이루어지고 이의 출력신호가 4개의 선택회로에 공급되고 이회로에서, 다수결 보팅이 수행된다. 선택회로에 의해 선택된 신호가 비율발생기의 한정된 하나의 발생기에 다시 공급되어 이를 제어한다. 지연회로가 선택된 신호의 위상위치를 선택하기 위해 도입되었다. 이러한, 지연은 클럭신호가 클럭과 동기비 모드를 포함하는 경우에 쉽게 도입될 수 없다. 후자는 저주파를 지닌다.

미합중국특허 US-A 4,105,900에서는 세 개의 용장센서신호가 이용되고 이들 신호중 하나는 정확한 정보와 나머지 두 개의 덜 정확한 정보를 제공하는 3중 제어시스템이 제공되어 있다. 미리 프로그램된 우선 순서에 따른 신호의 선택은 3개의 센서의 작동상태를 기반으로 한다.

본 발명은 클럭신호의 사용자에 대한 용장성을 포함하는 클럭신호의 분배에 관한 것이고, 특히 클럭신호가 여러 유효 클럭신호중에서 선택하는 방법에 관한 것이다.

도 1은 클럭분배유닛의 블록도.

도 2는 클럭신호의 프레임의 구조를 도시한 도면.

도 3은 클럭신호 프레임의 여러 서브시퀸스를 도시한 시간의 함수를 도시한 도면.

도 4는 클럭선택 유닛의 블록도.

도 5a는 주파수 에러검출기의 블록도.

도 5b는 동기시퀸스를 포함하는 합성클럭신호의 부분의 파형도.

도 5c∼도 5e는 동기신호의 고립이 되는 방법을 도시한 여러 회로로부터의 출력신호의 파형도.

도 6a는 위상에러 검출기의 블록도.

도 6b는 위상에러 검출기에 이용되는 차동회로의 블록도.

도 6c 내지 도 6e는 차동회로에서의 신호처리를 도시한 파형도.

도 6g 내지 도 6i는 일치검출기에 있어서의 신호처리를 도시한 파형도.

도 6j는 위상에러 검출기에 이용된 시간간격 감지유닛의 블록도.

도 6k는 위상에러 검출기에 이용된 히스테리시스회로의 상태도.

도 6l은 히스테리시스회로의 상태를 도시한 타이밍도.

도 6m은 위상에러가 감지되는 방법을 도시한 블록도.

도 6n 및 도 6o는 유지회로의 기능을 도시한 파형도.

도 7a는 클럭선택 제어기의 블록도.

도 7b는 클럭선택 제어기에 이용된 결합회로의 참표.

도 7c는 클럭선택 제어기에 이용된 상태기기의 상태도.

도 8은 클럭신호를 선택하고 시스템클럭 및 동기비를 발생하는 유닛의 개략적인 블록도.

본 발명의 목적은 시스템이 클럭신호의 "위상점프"를 감소한다고 간주될 때 용장클럭 신호분배 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 상이한 장소사이에 직렬로 클럭신호를 연결하는 용장클럭 신호분배 시스템을 제공하는 것이다.

정보를 전송하여 처리하는 전자시스템에서, 상이한 서브시스템에 중앙에 발생될 수 있는 클럭신호가 분배된다. 클럭신호 분배는 이론적으로 동일한 여러 클럭신호를 분배함으로써 용장적으로 되는데, 이러한 여러 클럭신호가 발생할 때, 이 클럭신호는 클럭신호에 포함된 타이밍정보에 관하여 동일하다. 제1장소에서, 이장소에 이용되는 클럭신호로 수신된 클럭신호중 하나가 클럭선택회로에 의해 선택된다. 제1장소가 어떤 목적에 따라 주기적으로 상이한 클럭신호중에서 선택된 클럭신호를 수위치하도록 되어 있다. 이 방법에서 시간평균은 도달하는 클럭신호의 위상위치로 형성되어 도달하는 클럭신호가 잘못되고 되풀이하고 주기적으로 선택되는 이들 클럭신호중에서 더 이상 존재하지 않는 경우 발생할 수 있는 "위상점프"를 감소시킨다.

타이밍정보가 위상동기회로(PLL)에 의해 제1장소에서 선택된 클럭신호로부터 회수된다. 새로운 클럭신호의 선택은 위상동기회로의 제한주파수보다 매우 높은 주파수로 수행되어 서로에 대해 위상차가 있는 클럭신호사이를 교번하는 클럭선택기에 의해 야기된 지터가 감소한다.

국부신호분배를 성취하기 위해, 선택된 클럭신호를 이에 의해 위치한 나머지장소의 클럭신호라고 한다. 즉, 클럭신호가 직렬로 연결된 여러 장소를 통해 연속적으로 연결될 수 있다. 제1장소에서의 클럭선택회로는 용장적으로 되어 클럭신호의 독립선택이 제1장소의 여러 상이한 플렌에서 이루어 진다. 이들 선택이 위에 따라 도달하는 클럭신호사이에서 주기적으로 반복되도록 될 때, 모든 용장플렌이 특히 위상위치에 대하여 동일한 평균값을 지닌 클럭신호를 선택한다. 이에 따라 제1장소의 플렌에 이용되는 클럭신호사이의 위상에러가 직렬로된 장소와 통신한다.

필요한 클럭기능외의 전자시스템 예를 들면 정보처리시스템 또는 전기통신 스위치의 용장성이 신뢰성을 향상시키기 위해 하드웨어를 3중으로 함으로써 발생될 수 있다. 즉 플렌이라고 부르는 여러 동일한 유닛이 각각의 하나로 되고 필요한 기능을 독자적으로 수행하고 병렬로 필요한 처리를 수행한다.

일반적으로 클럭신호가 정보를 처리하고 상이한 장소에서 처리를 수행하고 또는 이 장소사이에 정보를 전달하기 위해 망 또는 전자장치와 같은 전자시스템에 분배되고 이 클럭신호는 제어를 위해 이용된다. 두 개이상의 상이한 클럭원이 동일한 타이밍정보를 실질적으로 포함하는 클럭신호를 발생하기 위해 배열되어 있다. 제1서브시스템에 클럭신호가 개별적인 선 또는 상이한 독립 통신채널에서 각각의 클럭원으로부터 제1서브시스템으로부터 제1서브시스템에 전달되어 이 서브시스템에 도달하는 클럭신호로 클럭신호를 공급한다. 제1서브시스템의 선택수단은 수신된 클럭신호중에서 클럭신호의 선택을 수행한다.

제1서브시스템의 선택수단을 포함하는 특정의 수단 또는 장치에 의해 제1서브시스템의 선택수단에 의해 선택된 클럭신호가 새롭게 선택된 클럭신호와 일정하게 교환되는 것이 성취된다. 예비적인 조건으로는 아래에서 알 수 있듯이 그 경우는 항상은 아닌 것을 선택하는 두 개이상의 수신된 클럭신호가 있다는 것이다. 제 1서브시스템에서, 시간평균은 클럭신호의 여러 변경을 포함하는 시간주기에 대하여 클럭신호의 위상위치가 얻어진다. 제1서브시스템에서의 새롭게 선택된 클럭신호의 변경은 주기적으로 그리고 시간의 규칙적인 방식으로 이루어 진다. 후자의 경우에 3개의 신호 A, B, C가 유효하면 A로부터 B로의 변경이 제1소정의 시간 간격후에 되고 B로부터 C로의 변경은 제2소정의 시간주기후에 되고 C로부터 A로의 변경은 제3소정의 시간주기후에 된다.

위에서 인용한 국제특허출원에 개시된 구조와 유사하게, 위상동기회로에는 선이 선택수단으로부터 정렬된 위상동기회로가 제공될 수 있다. 위상동기회로는 각각의 시간에서 선택된 클럭신호를 이 라인에 수신하고 제2클럭신호를 발생하도록 배열되어 있고, 이 제2클럭신호는 서브시스템의 소브플렌에서의 처리를 제어하는데 이용될 수 있다. 새롭게 선택된 클럭신호로의 변경수단은 자주 그 변경을 수행하도록 배열되어 있고, 위상동기회로는 제2클럭신호의 위상위치가 지터가 없도록 배열되어 있다. 이것은 위상동기회로가 시정수를 갖는다는 사실로부터 성취된다. 예를들면, 새롭게 선택된 클럭신호로 변경될 때, 새로운 클럭신호의 위상위치를 선택하는 시간을 제한된 크기까지만 갖게 함으로써 성취된다. 위상점프는 새로운 클럭신호로 변경될 때 분명히 얻어질 수 있고, 위상동기회로는 제공된 제2신호의 위상을 약간 변경하도록 개시하지만 새로운 선택과 새로운 위상 점프가 위상이 매우 많이 변하기전에 발생한다.

비교 및 평가수단은 보정된 이들 클럭신호를 결정하기 위해 수신된 클럭신호를 비교하여 평가하기 위해 제1서브시스템에 제공될 수 있고 이경우에, 선택수단은 비교 및 평가수단에 의해 보정되었다고 발견된 이들 클럭신호중에서만 새로운 클럭신호의 선택을 수행하기 위해 비교 및 평가수단에 연결되어 있는 것이 바람직하다.

제1서브시스템의 클럭신호의 일정한 변경을 위해 이에 배열된 수단은 클럭원을 포함할 수 있고, 모든 클럭신호에 인위적인 에러를 제공하도록 배열되어 있어서 이들은 제1서브시스템의 비교 및 평가수단에 의해 검출된다. 제1서브시스템의 선택수단은 에러를 검출할 때, 새로운 클럭신호를 선택하고 이방식으로 클럭신호의 영구변경이 성취될 수 있다.

제1서브시스템의 비교 및 평가수단을 용장성을 성취하는 것으로 독립적으로 그리고 병렬로 작동하는 두 개이상의 유닛과 제1서브시스템에 도달하는 클럭신호처럼 독자적으로 그리고 병렬로 작동하는 동일한 수의 유닛을 포함한다.

유사한 방식으로, 독립적으로 작동하는 두 개이상의 선택유닛은 제1서브시스템의 선택수단에 포함되어 있고, 이경우에 선은 선택유닛에 연결된 독립선 또는 채널상사의 신호를 통신하기 위해 제1서브시스템에 배열되어 있다. 각각의 선택유닛은 나머지 선택유닛 또는 선택유닛과 무관하고 병렬로 얻어진 여러 선택된 클럭신호를 발생하기 위해 도달하는 신호중에서 클럭신호의 선택을 수행하도록 배열되어 있다.

또한, 제1서브시스템에서의 선택수단은 제1서브시스템에 클럭신호가 도달하는 것처럼 독자적으로, 그리고 병렬로 작동하는 동수의 선택유닛을 포함할 수 있다.

또한, 제1서브시스템은 제2서브시스템에 병렬로 연결될 수 있고, 제1서브시스템과 실질적으로 동일하게 선택수단을 포함한다. 개별선 또는 제1서브시스템의 선택수단에 포함된 각각의 선택유닛과 사이에 있고, 독립적인 송신채널상에 선택유닛에 의해 독립적으로 병렬로 선택된 두 개이상의 클럭신호가 제2서브시스템에 도달하는 클럭신호로 공급되거나 제2서브시스템에 도달하는 클럭신호중에서 포함된다.

다음 상세한 설명은 위의 내용 및 국제특허출원 PCT/SE94/00321에서 설명한 CLSY(CLock 및 SYnch 신호)라고 하는 클럭신호를 기반으로 한다.

CLSY신호는 5.12MHz로 선택된 것으로 하고 여기서 기저주파수 또는 기저재주파수라고 하는 주파수를 지닌 사각파신호인 클럭신호 "클럭"과 8KHz로 선택된 것으로 하는 주파수를 지닌 도기신호로 구성된 합성신호이다. 상이한 유효한 소자의 시스템에 이용될 수 있는 클럭주파수는 184.32MHz이고, 시스템 클럭의 클럭비를 매우 쉽게 분배할 수 있도록 클럭비가 저주파를 갖는 방식으로 분배되고 수신측에서는 184.32MHz의 바람직한 시스템클럭을 얻기 위해 PLL의 36의 인수가 승산된 시스템비를 필요로 하는 각각의 유닛에서 기저주파수를 갖는 방식으로 분배된다. 또한 PLL은 입력신호의 단일 펄스가 생략되거나 입력신호에 단일 스파크가 있는 경우에 영향을 받지 않는 품질을 갖는다. 상기한 "이용가능한 소자"의 시스템으로 클럭주파수가 184.32MHz이고, 시스템 비트 클럭의 주파수 또는 시스템 클럭의 주파수라고 하지만 시스템에서 클럭비를 더 쉽게 분배하기 위해 클럭비가 저주파를 갖는 방식으로 분배되고 수신측에서, 시스템비를 필요로 하는 각각의 유닛에서 PLL에서, 시스템비를 필요로 하는 각각의 유닛에서 PLL에서 36인자가 승산되도록 하여 184.32MHz의 바람직한 시스템 클럭을 얻는다.

유지보수 시험이 제공되는 코드가 CLSY신호내에 제공되어 있다. 이들 코드 또는 패턴은 CLSY신호가 발생된 플렌에 대한 정보를 공급하고 이들은 하드웨어를 유지보수하기 위해 에러를 제거한다.

아래에서 설명했듯이, CLSY신호는 여러 장점이 있다. 클럭비와 동기비사이의 위상차가 감소하고 "위상점프"가 동기와 클럭비의 주기, 즉 8KHz 및 5.12MHz의 주파수에 해당하는 주기의 거의 1/4의 크기를 한다.

클럭 및 동기신호의 발생, 분배 및 종단의 논리적인 아퀴텍쳐는 일반레벨에서 먼저 설명할 것이다.

3개의 발생기(1)는 합성클럭신호 CLSY신호 즉, 클럭비와 동기비 모두를 포함하는 CLSY-A, CLSY-B, CLSY-C라고 여기서하는 3개의 합성신호를 발생하는 방법을 이론적으로 도시한다. 합성클럭신호는 각각의 발생기(1)로부터 3중분배를 종단하는 3개의 클럭선택기(3)중 각각의 하나에 분배된다. 이러한 클럭선택기(3)에서, 상이한 수신된 클럭신호를 평가하고 비교함으로써 "최상의" 클럭신호의 나머지 두 개의 클럭색터와 무관하게 독립적인 선택이 된다. 이후, 선택된 CLSY신호는 각각의 클럭선택기(3)로부터 다음 위상동기회로(5)(PLL)를 통과하여 이 소자에서 클럭비와 동기비에서 분리되고 시스템 비트 클럭을 발생한다. 시스템 비트 클럭 및 동기비는 도 1의 3중 데이터회로(4)에 의해 개략적으로 도시한 여러 전자회로에 의해 각각의 플렌에서 이용된다.

각각의 하나의 발진기(1)는 클럭비와 동기비의 한정을 위한 펄스 또는 펄스패턴 및 클럭선택기(3)를 따라 유지보수 시험을 위해 에러를 보조하는 변경되거나 변형된 펄스의 시퀸스를 포함하는 합성클럭신호, 즉 CLSY신호를 발생시키고 고려된 CLSY신호가 발생하는 플렌에 정보를 포함하는, 즉 플레뉴 A, B, C의 발지기에의해 발생하는지 여부, 여부식별 코드를 어떤 펄스가 변경된 방법에 의해 클럭비와 동기비의 펄스의 패턴에 숨겨지도록 구성되어 있다. CLSY신호에서의 "의사신호"는 CLSY발생기(1)가 초기에 이미 합성클럭 신호에 에러를 도입하는 방법에 의해 발생하여 에러는 CLSY신호의 자연수 부분을 포함한다. 이 방법에 의해, 요구시 이 방법에 의해 의사에러를 제거하거나 부가할 수 있다.

클럭선택기(3)는 3개의 입력하는 클럭신호 CLSY-A, CLSY-B, CLSY-C중 작업합성 클럭신호를 선택한다. CLSY신호가 정확하다고 고려되는 판정기준은 주파수가 정확하고 두 개의 나머지 CLSY신호에 대한 위상위치가 어느 제한에 위치하는가이다. 클럭선택기(3)는 각각의 나머지 도달하는 클럭신호에 대해 주파수와 위상위치의 독단적인 판단을 하고 알고리즘에 따라 입력신호중 하나를 선택하여 클럭선택기(3)의 멀티플렉서를 통해, 클럭선택기(3)의 출력단자에 전달된다. 따라서, 클럭선택기는 CLSY신호에 항상 포함되어 있는 의사에러에 의해 유지보수 시험이 된다. 더구나, 의사에러는 클럭선택기가 받아들여진 클럭신호를 통해 구동하고 압력되고 이들사이에서 주기적으로 시간변경이 규칙적인 패턴으로 그리고 주기적으로 입력된다. 이 방법에서, 클럭선택기가 모든 받아들여진 합성클럭신호중 어느 하나를 실질적으로 선택할 수 있다는 것을 일정하게 검증된다. 이 방법을 이용함으써 기능클럭 분배밖에 있는 신호가 제공되지 않지만 유지보수 시험에 필요한 신호가 기능클럭신호의 부분으로 포함되어 있다.

PLL(5)의 기능은 위에서 언급했듯이, 이 소자에 도달하는 CLSY신호를 각각의 클럭 및 동기비에 대한 신호를 분할하여 추출된 클럭주파를 184.32MHz의 시스템비트 주파수에 승산하여 ID코드를 여과하여 에뮬레이트, 즉 의도적으로 에러패턴을 도입하여 갑작스런 위상점프를 느린 위상이동으로 변환하고 PLL(5)에 대한 입력신호에 존재할 수 있는 지터를 여과하는 것이다.

시스템의 회로와 연결부에 대한 높은 MTBSF(시스템 고장사이의 평균시간)를 얻기 위해, 하드웨어에서 발생할 수 있는 가능한 에러많큼 만족스럽게 검출될 수 있는 것이 중요하다. 에러를 국부화하고 어떠한 에러도 시스템에 전파하는 것이 중요함으로써 시스템에 나쁜 특성을 준다.

이를 위해 유지보수 기능이 가능한 신뢰할 수 있는 것이 바람직하다. 하드웨어 에러가 바로 유지보수기능에서 발생하면, 이 에러가 어디서 발생하는지를 검출할 수 있다. 이와 유사하게, 이 시스템의 설계는 에러가 시스템의 주업무에 영향을 주지 않고 유지보수 기능이 유지보수 기능의 에러 또는 기타에러 또는 불완전한 구조로인해 에러를 검출할 수 없는 어떠한 부분에서 실질적으로 발생하지 않도록 해야 한다.

알람상태를 알리는 단일의 하드웨어신호를 이용하기 위해, 위에서 언급했듯이 "OK, not OK"는 믿을 만하지 않은 것으로 간주되어야 한다. 하드웨어 에러는 신호를 전달하는 하드웨어에서 발생함으로써, 신호의 정보가 에러가 된다. "OK"일지라도 에러를 나타낼 수 있고, 에러임에도 불과하고 "OK"을 나타낼 수 있다.

클럭기능을 위해 유지보수 시스템의 설계에서, 하드웨어에서의 두 개이상의 상이한 신호가 소프트웨어에 의해 감독되고 시스템이 판단해야 하는 규정이 이들 하드웨어 신호간의 관계로 존재해야 하고 하드웨어가 정적으로 되어서는 안되지만 어느 프레그가 우연히 설정되어 또다른 우연에서 재설정되도록 소정의 패턴에 따라 변하는 카운터나 프레그에 의해 대신 구성되어져야 하는 원리가 이용된다. 소프트웨어는 프레그가 설정 또는 재설정되는 동역한 즉, 일련의 순서가 알람신호가 소프트웨어에서 존재하는 모든 시간에 존재해야 한다.

클럭선택기(3)의 기능은 위에서 언급한 내용에 따라 잘못된 작업클럭을 선택해 버리거나 나머지 정확한 클럭신호중에서 CLSY-A, CLSY-B, CLSY-C을 선택한다. 클럭선택기(3)이 작업중인지를 점검하기 위해, 고려된 시간에 고려된 클럭 발생기 (3)에 의해 선택된 클럭신호가 클럭선택기(3)가 또다른 합성신호를 선택할 수 있는 영구히 및 의도적으로 도입된 에러 및 감독기능 클럭에 의해 저하될 수 있다.

위에서 언급했듯이, 클럭신호, CLSY신호가 도 1의 CLSY발생기(1)인 구조블록에서 발생된다. 의사신호는 클럭선택기가 수용되거나 수용되지 않은 클럭품질을 형성하는 규정에 상응하도록 CLSY신호에서 발견된 의사에러가 입력된다.

클럭선택기(3)로부터 선택된 CLSY신호가 제공되고 시스템이 선택해야 하거나 생각할 수 있는 CLSY신호인지를 결정할 수 있도록, CLSY신호가 위의 설명에 따라, 신호가 발생하는 동안 식별코드, 즉 ID코드가 발생한다. A플렌에서 발생한 CLSY신호는 소위 CLSY-A이고 CLSY신호가 플렌에서 오리지널을 지닌다는 것 나타내는 식별코드 A가 제공되어 있다. 상응하는 방식에서 B-플렌으로부터의 CLSY신호에는 ID-B코드가 제공되어 있고, C-플렌으로부터의 CLSY신호에는 C의 코드가 제공되어 있다. 시스템의 기능보다 우수한 클럭선택기(3)로부터 제공된 CLSY신호를 감지함으로써, 선택된 CLSY신호의 아이탠티를 결정한다.

CLSY신호는 프레임으로 분할되어 각각의 하나의 이 프레임의 길이가 125마이크로초이다. 즉, 프레임은 동기비와 같은 주파수 8kHz로 반복되고 이들은 5.12MHz의 클럭비신호 또는 640사이클을 포함한다. 더구나, 클럭비신호의 각각의 펄스 또는 주기는 2 1/2주기로 간주되고 천이, 양 또는 음이 발생하고 1280데이터 비트를 감시하는 방식을 이용하여 각각의 CLSY프레임이 존재한다. 이들 비트는 도 2에 도시되어 있듯이, 1∼1280으로 번호가 붙어있다. CLSY프레임은 8서브프레임으로 나누어져 있고 각각의 프레임은 3개의 서브색션으로 나누어져 있고 제1 및 제2서브색션중하나의 길이는 54비트이고 제3서브색션의 길이는 52비트이다.

각각의 CLSY프레임의 초기에, 패턴이 프레임 인식을 위해 제공되어 있고 이들 패턴은 동기펄스를 나타내는 동기패턴 또는 동기시퀸스이다. PLL(5)이 PLL(5)에의해 인지되는 각각의 시간이고, 이 PLL(5)는 대응하는 동기펄스를 발생한다. 이 동기패턴은 클럭선택기의 멀티플렉서의 출력에 나타나는 각각의 시간에 대해 아래에서 설명되어 있듯이, 동기패턴의 카운터를 증가시킨다.

각각의 CLSY프레임에 대해 두 개의 ID코드가 동일한 플렌을 나타낸다. A프렌에서 발생한 CLSY신호에서 A에 대한 두 개의 ID-코드가 제공된다. CLSY신호에 적용된 대응하는 상태는 B 및 C플렌에서 발생한다.

도 2에 개략적으로 도시된 CLSY프레임의 서브시퀸스는 파형도로서 도시되어 있다. 이들 도면에서의 정사각형내의 수는 서로 대응한다. CLSY신호에서, 기저대주파수의 펄스의 특정 비트신호 또는 펄스부는 각각의 프레임, 주파수 거절시퀸스 F, 위상거절 주파수 P 및 아이탠티 코드 ID-A, ID-B, ID-C에 대한 동기펄스 S를 나타내도록 배열되어 있다. 프레임의 각각의 서브색션내에서 3개의 클럭신호중 단일신호에서 주파수에러 및 위상에러를 시뮬레이트하기 위해 에러시퀸스 F 또는 P가 의도적으로 도입된다. 프레임의 두 개의 서브색션사이에서의 주파수거절시퀸스 F로부터 다음 경계선까지의 거리는 항상 일정하다. 서브색션사이에서 위상거절 시퀸스로부터 거의 가까이 위치한 다음의 경계선까지의 거리는 일정하지만 주파수 거절시퀸스에 적용되고 특히 이보다 작은 거리와 다른 값을 갖는다. ID-코드는 ID-A, ID-B, ID-C는 두 개의 서부색션사이의 경계선 바로후를 추종한다. 즉, 이들은 먼저 또는 초기에 에러시퀸스전에 서브색션에서 도달한다. 에러시퀸스 F 또는 P는 서브색션의 나중부분에서 추종하여 서브색션에서 아이탠티 코드와 의도적으로 입력된 에러시퀸스의 방이 있다.

주파수 거절시퀸스 F는 기저대주파수의 두 개의 펄스가 생략되고 이들 동안 평활저 전압레벨이 존재하는 장치로 구성되어 있고, 동일한 방식으로 위상거절시퀸스 P가 기저대주파수의 3개의 펄스가 생략된 장치로 구성되어 있다. 위상거절 시퀀스 P는 각각의 클럭신호에서, 즉 하나의 서브색션에서만 한번에 각각의 클럭비 프레임이 발생한다. 즉, 이들은 1펄스 더 길다. 위상거절 시퀸스가 각각의 클럭신호에서 마다, 즉 하나의 서브색션에서만 각각의 클럭비로 발생한다. 나머지 서브색션에서 합성클럭신호중 하나의 클럭에서만 주파수 거절시퀸스 F가 있다. 아이탠티 코드 시퀸스 ID-A, ID-B, ID-C는 각각의 프레임 및 개별클럭 신호에서 두 번 발생한다. 이들은 상이한 수의 나머지펄스, 즉 아이탠티 시퀸스 ID-A, ID-B, ID-C의 하나, 둘 및 세 개의 나머지 펄스를 지닌 것을 생략했다.

이후에 매우 상세히 설명될 바람직한 장치를 이용하면, 정확히 작업하는 클럭신호 발생기(3)는 각각의 서브프레임에서 제1서브색션동안 출력신호로 CLSY-A를 선택하고 이것은 각각의 서브프레임에서 제2서브색션동안 CLSY-B을 선택하고 각각의 서브프레임에서 제3서브색션동안 CLSY-C을 선택한다. 클럭신호의 새로운 선택이 도 2에서 얇고 두꺼운선에서 수행될 것이다. 다음 의도적으로 입력될 에러시퀸스가 검출되고 ID-코드를 만나기전에 이를 수행하는 시간이 있다.

클럭선택기(3)는 위에서 언급했듯이, 멀티플렉서를 포함하고 이는 상세한 설명에서 알 수 있듯이, 이 멀티플렉스를 제어하는 3개의 입력단자, 하나의 출력단자 및 하나의 어드레스 입력단자를 지닌다. 제어 어드레스는 내부상태 머신에 의해 주어졌듯이, 3개의 도달하는 CLSY신호의 품질, 위상위치 및 주파수를 감지하는 클럭선택기의 제어논리회로에서 독단적으로 발생되고 내부상태 기기에 의해 주어졌듯이, 선택되고 선택기로부터 제공되는 클럭을 결정한다. 멀티플렉스의 출력측에는 장치가 ID-코드를 기록하도록 제공되어 있다. 대안적으로, 선택된 합성클럭신호의 ID-코드는 제어논리회로로부터 직접 얻어질 수 있다. 멀티플렉서의 출력단자에서 검출되는 ID-코드에 대해 ID-A펄스의 카운터가 증가된다. 대응하는 카운터가 ID-B 및 ID-C에 대하여 제공되어 있다. 위에서 언급했듯이, ID-코드의 카운터외에, 카운터가 검출된 동기패턴의 수에 대하여 제공되어 있고 각각의 동기패턴은 동기비에 대한 클럭펄스를 한정한다.

또한, 멀티플렉스의 입력측에는 장치가 아래에 설명된 ID-코드 카운터를 포함 한다. 발생기(A)로부터의 클럭신호 CLSY-A가 도달하기 기대되는 멀티플렉서의 입력에서, 장치는 ID-A펄스를 감지하도록 제공되어 있고, 각각의 펄스에 대해 카운터가 스탭되어 있다. 클럭선택기 또는 멀티플렉서의 나머지 클럭신호 CLSY-B 및 CLSY-C의 입력단자에 ID-B펄스 및 ID-C의 대응하는 카운터가 제공되어 있다.

클럭선택기가 작업하는 것을 검증하는 원리는 소프트웨어가 계수된 ID-코드의 수를 판독하고 멀티플렉스의 입력측상의 ID-펄스 A, B 및 C는 멀티플렉스의 출력측상의 다수의 계수된 ID펄스 및 동기펄스의 수와 일치 하는지를 점검한다. 계수된 펄스가 하나 및 동일한 주기에 해당하도록, 모든 카운터가 어떤 시간에 동시에 리세트되고 계수값이 판독되기 전에, 이의 증분이 동시에 정지된다.

소프트웨어가 유지보수기능을 고려하여 배열되어 있다. 소프트웨어는 어떤 간격에서 카운터값을 판독한다. 모든 카운터가 판독된후, 이들이 리세트되고 이들이 판독되기 전에, 이들의 카운터값이 위의 설명에 따라 고정되어 이들이 더 이상 갱신되지 않는다. 이에 따라, 모든 카운터값이 하나 및 동일한 시간주기에 해당한다.

따라서, 계수된 펄스의 수 또는 더 정확하게는 보정을 위해 클럭선택기(3)의 카운터에 의해 기록된 상이한 계수값간사이에 존재하는 관계를 설명하기위해, CLSY신호가 구축된 방식으로 상세히 설명되어 있다. 주지해야할 것은 클럭선택기(3)뒤에 제공된 PLL(5)는 ID-코드 및 인위적인 에러시퀸스에 영향을 받지 않고 이것이 매우 느리게 변경된다는 사실에 의해 에러가 에뮬레이트된다는 것이다. 또한 주지해야 할 것은 클럭선택기뒤의 클럭선택기로의 클럭신호의 3중분배는 더 이상 3중이 되지 않는다는 것이다. PLL(5)는 각각의 평면에서 더 이상 3중이 되지 않지만 각각의 플렌에서는 PLL(5)이 3중으로 된다. PLL이 브래이크다운될 때, 주지해야할 사실이든 모든 플렌이 거짓이라는 것이다. PLL(5)에서의 에러가 비져블하기 때문에, PLL(5)의 유지보수점검을 공급해야 한다. 시스템에서, 에러가 있는 PLL(5)은 관찰없이 존재할 수 없다. 클럭선택기(3)의 에러는 검출용 특별한 유지보수기능이 제공되지 않으면 존재한다. 예를 들어, 고장으로 인한 A플렌 및 B플렌의 클럭선택기는 A외의 다른 클럭을 선택할 수 없다. 이 시스템은 클럭이 길게 존재하는 한 잘 작업하고 용장성이 의도적인 방법으로 작업하지 않을 지라도 정확하다. 다음 전체 시스템이 작업을 정지하도록 에러가 A평면에서의 CLSY발생기(1)에서 발생하기에 충분하다. 어떠한 에러도 여기에 존재하지 않는 것을 보장하기 위해 클럭발생기(3)에 유지보수기능을 제공하는 것이 중요하다.

클럭선택기(3)의 기능과 CLSY신호는 클럭신호사이의 사이클링과 유지보수 시험이 제공되는데 적합하다. 특히, 클럭선택기(3)는 위상에러 및 주파수에러를 지니는 신호를 배제하도록 되어 있다. 위상 및 주파수에러의 검출기가 검출하는 것을 아는 것은 특히 패턴이 위상 및 주파수에러의 클럭선택기의 검출기가 모든 시간에 사용되는 CLSY신호에 입력된다. 위상감지는 다음방식으로 수행된다.

즉, 한 쌍의 CLSY신호사이의 위상위치 즉, A와 B, B와 C 및 C와 A사이의 위상위치가 이후에 상세히 설명되어 있듯이, 수나노초 예를 들면, 약 44에서 49나노초로 설장될 수 있는 "위상수용 원도우" 이상까지 동위상(=스큐(skewed))으로 분리될 수 있는 방법에 의해 점검된다. CLSY신호의 양의 모서리는 위상수용원도우의 폭에 해당하는 한정 기간을 지닌 펄스로 변환된다. 위상에 관해 비교되어야 하는 두 개의 플렌으로부터의 한정펄스가 위상수용원도우의 폭에 해당한다. 이들 펄스를 한정펄스라고 한다. 위상에 관해 비교될 두 개의 플렌으로부터의 차동펄스는 AND-게이트에 연결되어 있다. 만일 두 개의 CLSY신호가 차동펄스의 폭이상까지 동위상으로 분리되면, AND-게이트로부터의 출력신호로 논리적인 신호가 없다. 그러나 신호가 동위상이고 위상수용원도우의 폭이상으로 분리되면, 양 차동펄스가 시간주기동안 논리적으로 참이기 때문에 AND-게이트로부터의 출력신호로 발생된다. AND-게이트로부터의 출력신호로 이방법으로 발생된 신호는 일치펄스라고 한다. 일반적인 작업시스템에서, CLSY신호가 위상수용원도우의 폭이상으로 이들의 위상에 관해 분리되지 않는다는 것을 안다는 것, 즉 차동펄스가 각각의 CLSY신호의 양의 모서리로부터 발생된 해당 일치펄스 및 차동펄스가 된다는 것을 안다는 것은 약 600나노초의 주기성을 갖아서 일치펄스사이의 시간주기가 동시양천이 즉, 약 600나노초에서 시간주기와 일치한다. 일치펄스사이의 시간주기는 감지되고 두 개의 CLSY신호가 서로 동위상인지의 측정을 구성한다. 시간주기가 650나노초 이하인 경우, 신호가 서로 동위상펄스라고 한다. 시간주기가 650나노초이상인 경우, 충분히 동시에 도달하지 않아(충분한 오버랩없이) 위상수용 윈도우의 폭이상으로 분할되어 서로 동위상으로 되지 않는다.

위상감독이 작업하는 것을 검증하기 위해, CLSY신호의 적절한 다수의 양의 천이가 제거될 수 있다. 다음 위상감지 논리회로가 작업하는 경우에, 대응하는 위상알람이 발생되고 클럭의 변경이 클럭선택기(3)에서 이루어 진다.

위상에러가 CLSY신호, 예를 들면 CLSY-A를 조작함으로써 발생된 참신호가 존재하면, 위상감지 논리회로가 서로에 대한 클럭신호 A 및 클럭신호 B의 위상에러 및 서로에 대한 클럭신호 A 및 클럭신호 B의 위상에러를 관찰하지만 서로에 대한 클럭신호 B 및 C의 위상에러를 관찰하지 못한다. 결합방법으로 위상감지 논리회로로부터의 정보를 디코딩함으로써, 플렌이 하나를 갖을 수 있는 경우에, 위상에러를 갖는 플렌에 대해 결정된다.

클럭선택기(3)에 의해 선택된 플렌이 잘못되었다는 것을 알면, 또다른 플렌으로부터의 선택이 이루어 진다. 선택된 두 개의 나머지 작업평면중 어느 것이 규정되었나를 아래에서 알 수 있다. 클럭신호 A가 선택되면, A가 잘못된 경우에, 신호 B가 선택된다. 클럭신호 B가 선택되고 B가 정확하게 작업을 정지하는 경우, 클럭신호 C가 선택된다. 합성클럭신호 C가 선택되고 작업을 정지하면, 어떠한 선택도 되지 않는다. 고려된 클럭신호가 또다른 정지작업으로 인해 선택되는 경우, 클럭선택기(3)는 최종선택된 클럭신호로 유지되고 귀환하지 않는다. 예를 들면, 클럭신호 A가 다시 정확해지면, 클럭선택기(3)가 아직 클럭신호(B)를 지닌다.

선택된 CLSY신호로부터 어떤수의 양의 천이(=모서리)를 제거함으로써, 클럭선택기(3)는 이 신호가 잘못되었다는 것을 판단하고 이신호를 선택하지 않고 대신 상태기기에 따른 클럭신호를 선택한다. 에러검출기를 트리거하고 여러 잘못을 에뮬레이트하는 CLSY신호의 의도적인 시퀸스는 거절코드라고 부른다.

상이한 점에서 CLSY신호에 거절코드를 입력함으로써, 클럭선택기(3)는 순환한는 일련의 순서로 상이한 클럭신호 CLSY-A, CLSY-B, CLSY-C을 주기적으로 선택하도록 될 수 있다. 변경이될 때 시간바로 뒤에 오는 CLSY신호의 소정의 위치에서 변경되는 CLSY신호에 ID-코드를 입력함으로써, 모든 에러 검출기가 작업하는 것을 ID-코드의 카운터를 판독함으로써 시스템이 검증한다. 에러검출기의 모두가 작업하지 않으면 CLSY신호로 변경된 다음 신호로 변경되어 의도한 카운터에 의해 ID-코드가 기록된다. 한편, 에러 검출기가 모든 시간에 알람을 발생하는 방식으로 고장나면, ID-펄스의 정확하지 않은 수가 계수된다. 이 에러의 원인의 진단은 적절히 설계된 디코딩 테이블에 의해 이루어지고 입력이 기록된 ID-코드의 수로 구성되어 있다. 위상감지와 같은 경우에 신호간의 상대비교가 없지만 간섭계비에 대한 인입신호의 주파수점검이 있다.

위상에러외에 주파수에러가 감지된다. 국부적으로 발생한 크로노미터비에 비교함으로써 도달하는 세 개의 도달하는 CLSY신호의 주파수가 감독된다.

각각의 클럭선택기에서 주파수 감지유닛이 각각의 도달하는 CLSY신호에 대하여 제공되어 있고, 이 감지유닛은 CLSY신호에 대한 대응하는 주파수 알람을 제공할 수 있다. 주파수감지는 다음과 같은 방식으로 이루어 진다. CLSY신호가 너무나 길면, 알람이 발생한다. 이 알람제한은 예를 들어, 400나노초로 설정될 수 있다.

주파수감지가 작업하고 있다는 것을 검증하기 위해, CLSY신호의 적절한 수의 사이클이 일정(전압)레벨과 대체될 수 있어서, 400나노초보다 긴 시간주기 규정이 만족될 수 있다. 주파수 에러를 에뮬레이트하는 시퀸스가 주파수 거절코드라고 부르고 위상에러를 에뮬레이트하는 시퀸스는 위상거절 코드라고 한다.

클럭선택기(3)에 관한 정보는 도 7b에서 알 수 있듯이, 결합테이블의 위상에러에 관한 정보와 결합된다. 이 테이블로부터의 출력신호가 결정이 있는 CLSY신호를 나타내고 정확한 신호를 나타낸다. 클럭선택을 위한 상태기기와 함께 이정보는 선택될 클럭을 결정한다. 상태기기로부터의 출력신호는 멀티플렉서의 어드레스 입력단자에 전달되고 클럭이 선택되는 방식으로 제어한다.

위에서 설명했듯이, 입력을 수행함으로써 여러 위치에서의 CLSY신호의 주파수 거절코드는 순환일련순서로 CLSY-A, CLSY-B, CLSY-C을 주기적으로 선택할 수 있어서, 천이시 선택된 클럭신호의 다음 서브색션으로 변경된다. 각각의 프레임에 두 개의 아이탠티 코드를 배열함으로써, 대면하는 코드의 수는 선택된 클럭신호에서 계수될 수 있어서, 에러검출이 작업하는지를 점검한다. 위상 에러시퀸스를 검출한 후 변경된 CLSY신호에 ID-코드를 입력함으로써, 이경우에 변경이 즉시 이루어져 ID코드의 카운터를 판독함으로써, 시스템이 위상검출기가 작업하는 것을 검증한다. 위상에러 검출기가 작업하지 않는 경우에, 의도적으로 도입된 위상에러가 클럭신호에 존재하지 않을 때, 선택된 클럭신호로부터 변경이 된다. 이로 인해 주기적인 시퀸스 ABCABCA...의 후의 시퀸스의 ID-코드가 기록되지 않고 계수된다. 대응하는 상태가 주파수에러에 적용된다. 일반적으로, 각각의 프레임 ID-코드에 대한 평균이 각각의 클럭신호 CLSY-A, CLSY-B, CLSY-C에 대하여 두 번 계수된다.

주파수 거절펄스가 약 500나노초이다. 위상거절펄스는 약 700나노초 더 길다. 주파수 거절펄스는 위상검출기를 트리거하지 않지만 위상거절펄스는 주파수 검출기를 트리거한다. 위상거절펄스후 ID-코드를 판독하기 위해서, 위상검출기가 클럭의 변경을 야기하지만 주파수검출기는 클럭의 변경을 야기하지 않게 한다.

이 방법은 위상검출기에 의해 야기된 클럭변경이 주파수 검출기에 의해 야기된 변경보다 매우 급속히(=일찍)되게 하고 위상거절 펄스 또는 위상거절코드와 연결된 ID-코드가 위상거절펄스의 시간후에 직접적으로 위치하게 배열된다. 이 ID-코드는 변경된 CLSY신호에 제공되어 있는데 이는 도 2에서 알 수 있듯이 사각형냉의 도 8, 9 또는 10에 의해 표시된 부분에 도시되어 있다.

위상거절펄스가 CLSY-A에 입력되면, 클럭선택기(3)가 위상검출기가(의사) 위상에러에서 검출되자마자 클럭신호 B를 선택한다. 지금 클럭신호 B가 선택되고 ID-B가 CLSY-B에 존재하면, ID-B가 클럭선택기의 멀티플렉서의 출력단자에 비져블하고 이것이 계수된다.

위상거절펄스가 CLSY-A에 입력되지만 위상검출기가 잘못되면, 클럭선택기 (3)의 주파수 검출기가 야기되지만 지연시간까지 클럭신호 A로부터 클럭신호 B로의 변경을 야기하지 않는다. 지금 클럭신호 B가 선택되고 ID-B가 CLSY-B에 존재하면 이 ID-B가 위상거절 펄스후에 적시에 바로 위치될지라도 ID-B가 멀티플렉서의 출력단자에 나타나는데 이로한 이유는 CLSY-B로의 변경은 주파수 검출기에 의해 야기되기 때문에 지연된다. 도 3의 다이어그램으로부터 상세한 파형을 기반으로 적절한 지연이 선택될 수 있고, 특히 1 및 8을 포함하는 사각형에서의 다이어그램으로부터 선택될 수 있다. 서브색션사이의 경계선, 예를 들면 이러한 경계선으로부터 하나 또는 두 개의 펄스에 해당하는 시간에서 클럭신호의 선택이 이루어 진다. 이것은 가장 근접한 시간주기, 특히 고려된 서브색션에서 에러가 없는 클럭신호를 고려함으로써 위상에서 P후에 선택이 바로 된다는 것을 의미한다. 위상에러를 검출할 때, 위에서 언급한 지연이 적어도 클럭비의 4∼5주기이면 주파수 검출기에 의해 검출만되는 의도적으로 도입된 위상에러가 서브색션 경계서에서의 새로운 클럭신호의 선택에 포함되지 않지만 이러한 고려는 다음 경계선까지 되지 않는다.

이 방법에서, 주파수 검출기의 간섭에 의해 손상된 시험없이 위상거절펄스에 의해 위상검출기의 유지보수 시험만을 할 수 있고, 위상검출기가 이러한 이유로 인해 알람신호를 제공하는 것을 야기하지 않으면, 주파수 거절펄스에 의해 주파수 검출기의 유지보수만을 할 수 있다.

각각의 CLSY프레임에서, 하나의 위상거절펄스와 7개의 주파수 거절펄스가 배열된다. 이것은 클럭선택기가 하나의 CLSY프레임내에서의 시퀸스 A-B-C를 통하여 8번 수행된다는 것을 의미한다. 즉, 시퀸스 A-B-C는 주파수가 64kHz로 구동한다는 것을 의미한다. 성분 스프레이드로 인해 클럭선택기에 도달하는 3개의 클럭신호가 서로에 대해 약간 위상을 달리하고 있으면, 매우 높은 주파수의 장점은 클럭선택기 바로뒤에서 변조된 CLSY신호위상 단계가 매우 낮은 제한 주파수를 지닌 PLL(5)에 의해 평활된다. PLL(5)는 이러한 고주파로 선택된 클럭신호를 모든 시간에 변경하는 관련된 클럭선택기(3)를 포함하는 유지보수 시험에 의해 도입된 위상지터를 감소한다.

클럭시스템은 이러한 유닛을 직력로 연결하게 한다. 제I단계에서, 클럭신호는 도 1에 도시된 발생기(1)에 의해 항상 발생되고 다음 단계 II에서, 각각의 플렌에 대해, 클럭신호가 소오스(1)에 의해 발생된 신호클럭 신호중에서 클럭선택기(3)에 의해 선택되고 이로부터 PLL(5)에 의해 고주파 클럭신호, 또는 시스템비트클럭 및 동기신호를 발생하여 추출한다. 이들 두 개의 회수된 심플클럭신호는 단계 II, 가능한 다음 단계 III에 위치될 수 있는 클럭 재발생기(6)에 전달된다. 이들 재발생기(6)에서 다시, 합성클럭신호가 동기패턴, 아이탠티 코드 주파수 및 위상거절 시퀸스를 도입함으로써 형성된다. 이들 새로운 클럭신호는 다음 단계 III에서 클럭선택기에 전달된다. 직열일련 클럭시스템에서 특히 중요한 장점은 각각의 단계에서의 각각의 평면에서, 클럭신호의 위치가 클럭선택기(3) 및 PLL(5)에 의해 전의 단계에서 플렌으로부터 이루어 진다. 즉, 단계에서의 각각의 플렌에서 평균형성은 전의 단계에서 동일한 3개의 플렌으로부터 클럭신호로 되어 전의 단계에서의 플렌의 클럭신호의 가능한 위상치가 평활된다.

클럭발생기(3)의 구성은 도 4의 블록도에 도시되어 있다. 이의 중심위치는 검출기로부터의 상이한 신호를 기반으로 논리적인 선택을 수행하는 클럭선택 제어유닛(7)이고 멀티플렉스를 포함한다. 상이한 합성신호 CLSY-A, CLSY-B, CLSY-C가 클럭선택유닛(3)에 도달한다. 이러한 도달하는 신호는 검출기(9)에 전달되어 기대역신호의 고주파가 도달하는 합성클럭신호에서 정확한지를 결정한다. 더구나, 검출기(9)는 도달하는 신호에 존재하는 아이탠티 코드를 추출하고 이 아이탠티 코드가 만날 때, 각각의 시간에서 펄스를 제공한다. 더구나, 이러한 검출기(9)는 각각의 시간에 동기화를 나타내는 입력신호의 펄스의 시퀸스 S가 발견된 출력펄스를 제공한다.

더구나, 클럭선택유닛(3)에서 위상검출기(11)는 고주파 및 기저대주파스를 지닌 펄스의 위상이 일치하는지 여부를 결정하기 위해 제공되어 있고 일치가 검출되지 않을 때, 신호를 제공하도록 제공되어 있다. 클럭선택기(3)는 적절한 프로그램 루우틴 또는 대응하는 장치, 예를 들면 상태기기 및 도달하는 합성클럭신호에서 상이한 검출된 펄스시퀸스용 카운터(13) 및 선택된 합성클럭신호에서의 만난 아이탠티 코드용 카운터(14)를 포함한다. 클럭선택기(3)의 여러 회로는 국부클럭신호, 특히 클럭회로(10)에 의해 도시되어 있듯이, 주파수가 184kHz인 클럭신호를 이용한다.

동기패턴, 주파수에러 및 ID-코드의 결합된 검출기(9)의 구조는 도 5a의 블록도에 도시되어 있다. 도달하는 신호가 매우 긴 시간주기동안 일정한 레벨을 가지는 경우, 아이탠티 시퀸스가 도달하는 신호에서 만나거나 검출되는 각각의 시간에서 표준길이를 지닌 펄스, 동기신호 펄스시퀸스가 검출되는 각각의 시간에서의 유사한 펄스 및 이 유사한 펄스의 형태의 에러신호를 제공하는 검출기(15)가 주요부이다. 검출기(15)는 도 2 및 도 3에서 S, ID-A, ID-B, ID-C로 표시된 CLSY-A신호의 이들 신호부 i를 검출한다. 또한, 검출기(15)는 도 3에서 알 수 있듯이, F 및 P로 표시된 신호부가 직면할 때, 펄스의 제거 및 일정 전압의 상태가 존재하는 일정시간 길이가 도달하는 합성클럭신호의 기저대 주파수의 5 1/2주기에 상응하도록 선택된 임계값보다 크다는 사실에 의해 합성클럭신호가 서로후를 추종하는 기간동안 일정한 신호를 제공한다. 검출기(15)는 시프트레지스터(17)를 포함하고 이 시프트레지스터의 입력단자에는 합성클럭신호가 전달된다. 시프트 레지스터에서의 클럭된 시프팅은 30MHz(엄격하게는 30.72MHz)에 의해 발생된다. 시프트레지스터(17)의 상이한 위치는 바람직한 신호를 입력단자에 전달하는 디코더(19)에 연결되어 있다.

결합된 검출기(9)는 도달하는 합성클럭신호에서의 동기패턴의 정확한 검출하는 검출기(21)를 포함하고 도 5b 내지 도 5e의 다이어그램으로부터의 파를 비교한다. 검출된 동기신호후 도달하는 도 5b에서 알 수 있듯이, 도달하는 신호의 펄스가 이 검출기로부터 전달된다. 이를 성취하기위해, 먼저, 동기패턴을 검출할 때 검출기(15)에 의해 제공된 펄스가 이용되고 이 펄스는 도 5c에서 알 수 있듯이, 30MHz의 해상도를 지닌다. 이 짧은 펄스가 적절히 채택된 지연을 지니는 펄스형성회로(23)에 공급된다. 다음, 펄스형성수단(23)으로부터 제공된 신호는 적절한 길이와 시간위치를 지니고 도 5d에 도시되어 있듯이, 도달하는 합성클럭신호의 의 5MHz의 기저재신호에서 바로후의 펄스를 커버한다. 긴 신호가 AND-게이트(24)에 공급되고 이의 나머지 입력에 합성클럭신호 CLSY-A가 전달되고 출력펄스가 도 5e의 다이어그램에 도시되어 있듯이, AND-게이트로부터 출력된다.

또한, 합성검출기(9)에서 검출기(25)는 동기패턴의 주파수가 너무 높은지의 여부를 결정하거나 두 개의 동기신호의 패턴사이의 시간주기가 너무 짧은지 여부를 결정하기 위해 제공되어 있다. 이러한, 비교를 위해 국부클럭원이 주파수가 120KHz가 이용된다. 동기패턴의 주파수가 너무 높게 결정되는 경우, 신호가 검출기(25)로부터 제공되고, 이 신호가 OR-게이트(26)에 전달된다. OR-게이트(26)의 출력단자에는 어떤 종류의 주파수 에러가 검출되는지를 나타내도록 제공되어 있다.

시간주기동안 도달하는 신호가 일정하게 검출되었다는 것을 나타내는 주검출기(15)에서 발생한 신호는 지연회로(28)에 전달되고 이의 기능은 위에서 설명되었다. 지연된 에러신호는 또한 OR-게이트(26)의 입력에 전달된다.

합성검출기(9)에 도달하는 합성신호는 양의 모서리 또는 양의 천이가 도달하는 합성신호에 존재하는 각각의 시간에 펄스를 제공하는 검출기(31)에 전달된다. 이것은 국부클럭원으로부터 얻어진 184MHz의 고주파에 의해 도달하는 CLSY신호를 샘플링함으로써 성취된다. 샘플링에서 검출된 상승천이는 추종검출기(33)에 이용되는 펄스로 변환된다. 이것은 입력펄스의 주파수를 평가하고 결정된 주파수가 너무높은 경우 신호를 제공한다. 제공된 신호는 OR-게이트에 전달된다.

도 6a에서, 위상검출기(11)의 구조가 예시되어 있다. 합성클럭신호 CLSY-A, CLSY-B, CLSY-C 및 해당클럭신호와 고립되고 신호의 동기부 바로후에 도달하는 개발펄스에 도달한다. 이신호는 A, B, C동기로 표시되어 있다. 이 신호의 각각의 신호는 차동회로(27, 29)에 전달되고 차동회로는 도 6b에 도시된 시프트 레지스터(31')인데 이는 위에서 언급한 유닛에 대해 언급한 방식으로 184MHz의 국부적으로 발생한 내부주파수에 의해 클럭된다. 시프트레지스터(31')는 10비트의 크기를 갖는다. 시프트레지스터(31')의 제9 및 제10위치는 AND-게이트(33', 35)의 반전입력에 연결되어 이들 게이트의 출력단자위에서 펄스가 상이한 길이를 갖도록 얻어진다. 도 6c에서 인입신호가 시간의 기능과 같이 파형으로 예시되어 있다. 이것은 한정된 시간에 높은 논리레벨로 지속된다. 제1AND-게이트(33')로부터의 출력신호가 도 6d에서의 상응하는 방식으로 도시되어 있고 184MHz(더 엄격하게 말하면, 184.032MHz)의 8∼9주기 UI(단위간격)를 지닌 짧은 펄스라고 하는 펄스를 포함한다. 나머지 AND-게이트(35)로부터의 출력신호는 도 6e에서의 상응하는 방식으로 도시했고 9∼10주기의 길이를 갖는 긴 펄스를 포함한다. 길이의 불호가실성이 36에 형성된 필드에 의해 도시되어 있다. 주파수가 184MHz인 펄스신호의 이산특성에 의존하고 도 6c의 입력신호에 대한 위상위치에 의존한다. 그러나, 긴 펄스가 짧은 펄스보다 정확히 긴 하나의 주기길이이다. 얻어진 펄스의 개시는 도달하는 신호펄스에 의해 정확히 결정되고 감소 모서리는 주파수가 184MHz인 국부적으로 발생된 클럭신호의 새당 천이에 관한 것이다.

클럭신호에 대한 차동유닛(27)으로부터 긴 차동펄스가 전달되고 두 개의 차동유닛으로부터의 이들 펄스가 쌍으로 일치검출기(37)에 공급된다. 3개의 동일한 이러한 일치검출기(37)가 배열된다. 일치검출기(37)는 도 6f에 도시되어 있듯이, AND-게이트(43) 및 적절한 펄스형성 및 이의 출력에 연결된 펄스지연회로(45)를 구성한다. 두 개의 입력신호 In1과 In2는 검출기(37)로부터 중첩된 펄스를 지닐 때, 출력펄스가 184MHz의 고주파의 국부적으로 발생된 클럭신호에 대하여 택해질 때 길이가 7UI를 하도록 얻어지고, 이에 대하여 한정 위상위치를 갖도록 얻어진다. 출력펄스의 개시와 제1도달하는 펄스의 개시사이의 시간간격은 184MHz의 국부적으로 발생된 클럭신호의 한정된 수의 전체주기(UI) 및 이러한 주기보다 짧은 시간간격을 포함한다.

일치검출기(37)에서의 차동유닛(27)으로부터의 긴 펄스의 처리에 대한 파형은 도 6g 내지 도 6i의 상면에 시간의 함수로 도시되어 있다. 시간의 함수로 도 6g 내지 6i의 상면에는 184MHz의 국부적으로 발생한 펄스신호가 도시되어 있다. 아래에서는 AND-게이트로부터의 출력신호가 도시되어 있다. 바닥에서 마지막으로 제공된 신호 Out의 파형이 도시되어 있다. 도 6g에서 입력신호의 펄스는 6UI이상의 큰 중첩을 지니고 도 6h에서의 중첩은 1UI의 분수이다. 도 6i에서, 입력펄스사이에서는 어떠한 중첩도 존재하지 않았고 어떠한 출력도 자연적으로 존재하지 않는다.

어떤한 형태의 일치검출기는 차동동기펄스에 대한 것으로 선택된 것으로 신호에 대해 배열되어 있고 일치검출기(39)는 짧은 펄스에 대해 그리고 길게 발생된 펄스에 대해 일치검출기(41)가 제공되어 있다.

일치검출기(37, 39, 41)로부터의 신호는 이의 펄스가 184MHz의 국부적으로 발생된 클럭신호의 7주기의 길이를 갖는데 이는 감지회로 또는 검출기(51, 53, 55)에 각각 전달되고, 이 검출기는 도달하는 펄스가 너무나 큰 시간간격을 가지지 않는 경우 신호를 제공한다. 이들 시간간격은 합성클럭신호의 기초주파수에 대하여 650나노초로 설정되지만 동기신호에 대해서는 임계치가 125마이크로초를 포함하는 의도한 주기에 비해 140마이크로초에 설정된다.

합성클럭신호의 기초주파수에 대한 650나노초의 임계치는 5.12MHz의 신호의 5 1/2의 길이를 하는 주파수 거절시퀸스는 위상에러로서 검출되는 것이 아니라, 도달하는 클럭신호의 5.12MHz의 기저대주파수의 7 1/2을 포함하는 위상거절시퀸스가 검출기(51)로부터 얻어진다. 기저대주파수 5.12MHz의 5 1/2사이클은 480의 시간길이에 해당하고 7 1/2사이클은 683나노초에 해당한다.

동기신호의 일치는 상이한 길이를 갖는 두 개의 차동펄스에 대하여 각각 간격감지회로(53, 55)에서 결정된다. 이들 감지회로(53, 55)로부터 두 개의 이들펄스사이의 간격이 140마이크로초인 경우 출력펄스가 제공된다.

간격감지회로(51, 53, 55)의 구조는 도 6j에 도시되어 있듯이 될 수 있다. 카운터(52)는 184MHz의 국부적으로 발생한 클럭신호에 의해 클럭된다. 카운터(52)의 내용은 결하망(54)에 의해 임계치와 비교된다. 임계치가 성립될 때 이것은 회로의 출력신호를 제공하고 카운터(52)의 중가가 정지된다. 일치검출기로부터 신호가 공급될 때 이것은 리세트되고 개시된다.

입력신호(동기 A, 동기 B, 동기 C)의 동일한쌍을 수신하도록 연결된 검출회로(53, 55)의 각각의 쌍으로부터의 출력펄스는 히스테리시스회로(57)에 전달되는데 이 히스테리시스회로는 위상에러가 임계치의 크기내에 있을 때 너무나 자주 발생하지 않도록 보장한다. 즉, 흔한 위상에러신호를 불필요하게 제공하는 것을 방지한다. 이것은 184MHz의 국부적으로 발생된 펄스의 위상이 두 개의 입력클럭신호의 위상에 대해 고장된 위상을 자연적으로 갖지 않는다. 이에 대해 가능한 위상에러가 검출될 수 있다. 도 6g 및 도 6h에 따른 파형의 다이어그램으로부터 결정될 수 있듯이, 차동회로로부터의 길이가 8∼9UI인 짧은 펄스가 펄스의 개시가 9UI이하로 약간 분리되는 경우에 일치를 나타내는 출력신호와 일치가 결핍된 출력신호를 최악의 경우에 제공한다. 대응하는 조건이 길이가 9∼10UI인 긴 펄스에 적용되고 여기서 시간주기는 1UI까지 증가한다.

CLSY-A, CLSY-B가 1UI을 포함하는 서로사이의 위상차를 지니고 CLSY-C가 CLSY-A에 대해 8.5UI의 위상차를, 그리고 CLSY-B에 대해 9.5UI의 위상차를 지닌다. 이경우에, CLSY-C는 두 개의 다른 클럭신호에 비하여 동위상 또는 동위상에서 벗어난 것으로 해석한다. 먼저, CLSY-C가 동위상이라고 결정될 때, 클럭선택기는 모든 3개의 클럭신호사이에서 주기적으로 변경되고 모든 시간이 PLL(5)의 입력신호로 선택된 전달 클럭신호에 평균위상을 제공한다. 시간주기후, PLL(5)은 184MHz의 국부적으로 발생된 클럭신호에 대해 출럭위상을 변경할 때, CLSY-C는 나머지 두 개의 클럭신호에 대해 동위상에서 벗어났다고 결정한다. 다음, 클럭선택기는 PLL(5)에 평균위상의 또다른 값을 제공하는 CLSY-A와 CLSY-B을 교대로 선택한다. 그리고 이 PLL은 전달된 클럭신호의 새로운 평균위상값쪽으로 발진을 개시한다. 시간주기 CLSY-C는 다시 나머지 두 개가 클럭신호와 동위상이라고 판단한다. 이로인해 길고 짧은 펄스모드를 발생함으로써 제거될 수 있는 지터를 히스테리시스 기능을 제공함으로써 제거되고 이 길이의 차이는 1UI이다.

히스테리시스회로의 상태 다이어그램은 도 6k에 도시되어 있다. 이것은 두 개의 상태, 예를 들면 고려된 신호가 서로 동위상일 때, 택해진 제1상태(58) 및 신호가 위상에러를 갖을 때 택해진 제2상태(58')를 포함한다. 제2상태(58')에서 알람신호가 회로로부터 제공된다. 이상태기기는 일치회로와 내부감지회로에 의해 후에 처리된 차동회로(29)에 의해 발생된 긴펄스로부터 얻어진 펄스를 수신할 때만 제1상태로부터 제2상태로 통과한다. 다음 펄스가 짧은 펄스로부터 발생한 펄스가 동시에 수용된다. 동일한 방법으로 상태기기는 차동회로(29)에 의해 발생된 짧은 펄스로부터 원래 발생한 펄스만을 수신할 때만 제2상태로부터 제1상태로 통과한다.

도 6l에서, 다이어그램은 히스테리시스 기능을 도시한다. 가로축에서 클럭신호의 위상차가 단위 UI(=국부클럭신호의 유니간격)에서 플롯되고 세로축에서, 상태기기의 두 개의 상태(58, 58')를 나타낸다. 따라서, 위상차가 9∼10UI약간 크게 될 때, 천이가 제2상태로 이루어 지니는데 불확실성은 국부클럭신호의 양자화에 의존하고 이러한 천이는 위상차가 8∼9UI이하보다 약간 작게될 때 가능하다.

히스테리시스 회로(57)로부터의 신호는 유지회로(59)에 전달되는데 이것은 히스테리시스 회로(57)로부터 펄스를 수신할 때 일치 펄스사이의 매우 긴 주기 또는 시간간격을 나타내는 것을 유지하고 출력잔자상의 4초의 시간주기동안의 이 펄스가 적어도 4초의 길이를 갖는 펄스를 제공한다. 이것이 도 6n 내지 도 6o의 파형도에 의해 도시되어 있고 도 6n에서, 펄스는 유지회로(59)에 도달하는 것을 도시했고 도 6o에서는 펄스가 유지회로에 의해 제공되고 4초의 보장된 길이를 지닌다.

마지막으로 유지회로(59)로부터의 에러신호가 OR-게이트(61)에 제공되고 이의 나머지 압력단자에는 너무나 긴 주기가 합성도달신호의 기초주파수에 존재하는지 여부를 나타내는 신호가 공급된다. OR-회로(61)로부터의 신호는 클럭선택 제어회로(7)에 공급된다.

서로에 대해 두 개의 합성클럭신호 CLSY-A 및 CLSY-B의 동기패턴의 위상에러를 결정하는 회로는 도 6m에 도시되어 있다. 이들 클럭신호가 블록(15)의 회로에 상응하는 각각의 클럭신호에 대한 개별의 디코더(601)로부터 이것이 짧은 펄스에 대하여 차동회로(603)에 그리고 긴펄스에 대해 차동회로(605)에 대해 차동회로 (605) 모두에 전달된다. 차동회로는 차동회로(29)에 해당하고 이들은 국부발진기 (607)로부터의 고주파를 지닌 동일한 클럭신호에 의해 클럭된다. 따라서, 이들은 차동펄스를 공급하고 이의 길이는 국부적으로 발생된 클럭신호의 일주기의 차이를 지닌다. 짧은 펄스에 대한 차동회로(603)로부터의 펄스는 위에서 언급한 검출기 (39)에 해당하는 AND-게이트(605)의 형상의 제1일치 검출기에 전달된다. 해당하는 방식으로, 긴펄스에 대한 차동회로(605)로부터의 펄스가 도 6a에 도시되어 있듯이, 제2일치검출기 및 검출기(41)에 해당하는 AND-게이트(611)에 공급된다. AND-게이트 (609, 611)로부터의 새신호가 시간간격 감지유닛(613, 615)에 각각 공급되고 이 유닛은 위에서 설명했듯이, 감지회로(613, 615)에 해당한다. 마지막으로, 감지유닛 (613, 615)은 히스테리시스 유닛(617)에 공급되고 이 히스테리시스 유닛은 전에 설명한 히스테리시스기기(57)에 해당하고 이로부터 신호가 위의 설명에 따른 회로 (59)에 해당하는 유지회로(619)에 공급되고 입력단자에 높은 논리레벨을 지닌 펄스를 수신할 때마다 4초로 유지되는 펄스를 전달한다. 이 펄스는 전체회로로부터의 출력신호이고 위상에러가 서로에 대하여 공급된 신호 CLSY-A, CLSY-B의 동기패턴으로 존재한다.

너무나 큰 위상차가 존재하는 경우에 신호를 제공하는 위의 설명을 따른 검출기구조는 작은 주파수 에러가 서로에 대해 도달하는 신호의 동기패턴에 존재할 때 영구한 에러신호를 출력시킨다. 따라서, 작은 주파수차가 도달하는 에러신호에 존재할 때, 예를 들면 1ppm이하의 크기가 존재할 때, 두 개의 동기신호사이의 위상이 변하고 어느 시간에 위상에러의 검출을 위해 임계한계보다 작고 어느 시간에는 임계한계보다는 크다는 것이다. 이것은 위상에러를 나타내는 신호가 주기적으로 발생한다는 것을 의미한다. 유지회로(619, 59)를 도입함으로써, 이러한 주기적으로 되풀이되는 위상에러신호를 발생하는 주파수에러는 어떠한 에러도 발생하지 않는 기간이 회로(617, 619)에서 유지시간보다 작은 경우에, 일정한 위상에러로 검출될 것이다. 위에서 설명했듯이, 주파수와 시간에 대해 이것은 약 0.01ppm보다 큰 주파수에러가 검출되는 경우에 해당할 수 있다.

클럭선택 제어기(7)는 도 7a에 도시되어 있다. 합성클럭신호 CLSY-A, CLSY-B, CLSY-C가 멀티플렉서(63)에 공급된다. 합성신호 CLSY-A, CLSY-B, CLSY-C는 결합망(67)에 공급되고 이 결합망은 합성클럭신호의 해당위상 에러신호를 수신한다. 결합망(67)은 단지 클럭신호 A, B, C만이 유효하고 단지 A, B 모두가 유효하고, 단지 B, C모두가 유효하고 C, A 모두만이 유효하고 세 개의 신호 A, B, C만이 유효하다는 것을 나타내는 출력단자에 신호를 제공한다. 결합망의 참표가 도 7b에 도시되어 있다.

유효성 신호가 상태기기(69)에 공급되고 이 상태기기는 프로그램된 제어목표에 따라 멀티플렉서(63)를 제어한다. 제어목표는 도 7c의 상태도에 의해 도시되어 있다. 세 개의 상태(71, 73, 75)는 세 개의 합성신호 CLSY-A, CLSY-B, CLSY-C중 각각의 하나의 신호에 대하여 제공된다. 이들 합성신호에서 이 클럭신호가 선택신호이고 이 신호는 클럭선택기(3)로부터 제공되고 특히, 클럭선택 제어기(7)로부터 제공된다. 이기기는 어느 신호 "CLSY-A만 유효", 또는 CLSY-B만 유효", "CLSY-C만 유효"가 존재하는 경우, 상태(73)로부터 선택된 "CLSY-B"을 선택한다. 기기는 신호 "CLSY-C만 유효"가 존재하는 경우, 상태(71), 선택된 CLSY-A로부터 상태(75), 선택된 CLSY-C에 통과한다. 이 기기는 어느 신호 "CLSY-C유효, CLSY-B유효, CLSY-A유효"가 존재하는 경우, 상태(73), 선택된 CLSY-B로부터 상태(75) "CLSY-A로 통과 한다. 이기기는 "CLSY-B만이 유효"가 존재하는 경우, 상태(75), CLSY-C로부터 상태 (73), 선택된 CLSY-B로 통과 한다.

멀티플렉서(63)에 의해 선택된 합성클럭신호는 시스템 비트클럭 및 동기비를 회수하는 위상동기회로에 공급된 다음, 또 다른 직렬유닛이 제공되는 경우, 각각의 플렌에서 이용하기 위해 분배되고 발생기(6)에 분배된다. 선택된 클럭신호로부터, 검출회로(77)에서 가능한 대면하는 ID-코드 및 동기패턴이 감지유닛(12)에 의해 처리되도록 도 4에 각각 도시되어 있듯이, 카운터 레지스터(14) 및 (67)를 증가하기 위해 대면하는 각각의 시간에 계수펄스를 공급하기 위해 추출된다.

대안적으로, 고려된 시간에서 선택된 클럭신호에 유효한 ID-코드에 해당하는 카운터클럭이 점선에 도시되었듯이 상태기기(69)에 의해 직접공급되고 이 카운터를 갱신하기 위해 도달하는 동기에 해당하는 카운터펄스가 직접 공급된다.

도 8에서 이 서브시스템의 플렌의 개략적인 구성은 위에서 언급한 여러 소자를 도시한다. 합성클럭신호 CLSY-A, CLSY-B, CLSY-C는 멀티플렉서 또는 스위치 (63)에 도달하고 이는 상태기기(69)로부터의 신호에 의해 제어되고 모든 시간에 출력신호로 CLSY-A→CLSY-B→CLSY-C→CLSY-A→CLSY-B→CLSY-C...와 같은 주기적인 상태로 출력신호, 즉 선택된 신호로 거의 규칙적으로 반복되는 시간에서 클럭신호사이를 변경하는 클럭신호를 제공한다.

상태기기(69)는 제어유닛(70)에 포함된 것으로 도시되어 있고 이는 상태기기외에, 결합망(67)을 포함한다. 제어유닛(70)은 입력신호로 알람신호를 수신하고 이 신호는 동기패턴, 주파수에러 및 ID-검출기(9) 및 위상에러 검출기(11) 모두로부터 클럭신호 A의 주파수에러, B에서의 주파수에러, C에서의 주파수에러, A에서의 주파수에러, B에서의 주파수에러, C에서의 주파수에러에 관한 것이다. 먼저, 언급한 합성검출기(9)는 블록(9', 9")으로 분할되는 것으로 도시되어 있고, 전자는 주파수 에러신호를 공급하고 후자는 수신된 ID-펄스의 수에 대해 레지스터(13)를 증가하기 위해 검출되고 미리 검출된 ID-코드의 신호를 전달한다. 제어유닛(70)의 입력신호는 결합망(67)을 통한 상태기기(69)의 상이한 상태사이의 천이를 제어한다. 또한, 스위치(63)에 의해 선택된 합성신호에서 ID-펄스는 레지스터(14)를 증가하기 위해 동기패턴과 ID-검출기에 의해 결정된다. 이 검출기는 수신되거나 검출된 동기패턴의 수를 나타내는 저장된 값을 포함하는 레지스터(67)를 증가하는 신호를 공급한다. 선택된 클럭신호는 시스템 비트클럭 및 동기펄스를 회수하기 위해 동기회로 PLL(5)에 전달된다.

여기서 제어 및 감지유닛(79)은 메모리수단(81)에 저장된 프로그램에 의해 제어되는 프로세서의 형상으로 도시되어 있다. 제어 및 감지유닛(79)은 이 값이 예상되는 값이 아닌 경우, 이값이 예상되거단 알람신호로 전달된 것으로 수퍼유닛 또는 오퍼레이터에 전달되는지를 결정하기위해 이 순간에 상이한 레지스터(13, 14, 67)에 저장하는 값을 주기적으로 되풀이 하는 경우에 감지한다.

Claims

동일한 타이밍정보를 포함하는 두 개이상의 클럭신호가 상이한 클럭원에 의해 발생되는 것을 검출하는 단계;

이 클럭신호가 제1서브시스템에 도달하는 클럭신호로 상이한 독립선 또는 채널에 공급되는 단계;

제1서브시스템이 도달하는 클럭신호중에서의 클럭신호의 선택을 수행하는 단계를 구비한 전자시스템의 서브시스템에 클럭신호를 공급하는 방법에 있어서,

선택된 두 개이상의 신호가 존재하는 경우에, 제1서브시스템은 수신된 클럭신호중에서 새롭게 선택된 클럭신호로 모든 시간에 변경함으로써, 제1서브시스템에서, 시간평균은 클럭신호의 여러 변경을 포함하는 시간주기로 간주하여 도달하는 클럭신호의 위상위치를 얻는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제1항에 있어서, 새롭게 선택된 클럭신호에 대한 변경이 유효 도달클럭신호 및/또는 유효한 도달하는 클럭신호 사이에서 주기적으로 이루어지고/또는 규칙적인 시간으로 이루어지는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제1항 또는 제2항에 있어서, 각각의 시간에 선택된 클럭신호는 제2클럭신호를 발생하기 위한 위상동기회로에 제공되고,

새로운 선택된 클럭신호로의 변경이 되고 위상동기회로는 제2클럭신호의 위상위치가 지터가 없게 배열되는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제3항에 있어서, 위상동기회로는 시장수, 즉 새로운 클럭신호를 선택하기 위해 새롭게 도달하는 클럭신호의 위상위치의 제한된 크기에 적합한 시간만을 지닌 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제1항 내지 제4항중 어느 한 항에 있어서, 제1서브시스템은 정확한 클럭신호를 결정하기 위해 수신된 도달하는 클럭신호를 평가하고 클럭신호의 선택은 정확하다고 발견된 클럭신호중에서만 되는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제5항에 있어서, 도달하는 클럭신호에는 의사에러가 제공되고;

제1서브시스템에서의 평가에서 클럭신호의 변경이되어 클럭신호의 영구변경이 발생하는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제1항 내지 제6항중 어느 한 항에 있어서, 제1서브시스템에서, 도달하는 클럭신호는 평가되고 이의 하나는 병렬로 얻어진 두 개이상의 클럭신호를 발생하는 서로 무관한 두 개이상의 상이한 처리작업에서 독자적으로 선택되거나 병렬로선택되는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제7항에 있어서, 서브시스템에서 클럭신호를 선택하는 상이한 독립처리의 수는 클럭신호가 서브시스템에 도달하는 라인 또는 채널의 수와 동일한 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제7항 또는 제8항중 어느 한 항에 있어서, 서브시스템에서의 신호의 선택은 서로 독자적으로 작업하는 두 개이상의 상이한 선택유닛에 의해 이루어지고 독립처리가 수행되고 상이한 선택유닛의 수는 서브시스템에 도달하는 상이한 독립선 또는 채널의 수와 동일한 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
제7항 내지 제9항중 어느 한 항에 있어서, 두 개이상의 독립적으로 선택된 신호는 두 개의 독립선 또는 채널상에서, 도달하는 클럭신호에 포함된 것으로 제2서브시스템에 전달되고 제2서브시스템에서 클럭신호의 변경은 제1서브시스템에서와 같은 방식으로 이루어지는 것을 특징으로 하는 전자시스템의 서브시스템에 클럭신호를 공급하는 방법.
동일한 타이밍정보를 포함하는 클럭신호를 발생하는 두 개이상의 클럭원;

제1서브시스템;

클럭신호가 도달할 때 이 클럭신호를 공급하기 위해 각각의 클럭원으로부터 제1서브시스템으로의 개발량이 또는 상이한 독립통신채널;

수신된 클럭신호중에서 클럭신호의 선택을 수행하는 제1서브시스템에서의 제1서브시스템을 구비한 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망에 있어서,

수단은 선택된 두 개이상의 수신된 클럭신호가 존재하는 경우, 제1서브시스템에서의 선택수단에 의해 선택된 클럭신호가 선택되는 것을 성취하는 제1서브시스템에서의 선택수단을 구비한 수단은 모든 시간에 새롭게 선택된 클럭신호를 교환함으로써 제1서브시스템에서 클럭신호의 위상위치의 평균시간은 클럭신호의 여러 변경을 포함하는 시간주기로 간주되는 것으로 얻어지는 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제11항에 있어서, 제1서브시스템에서 새롭게 선택된 클럭신호로 변경하는 수단은 주기적으로 그리고 새롭게 선택된 신호로의 시간변경이 규칙적인 방식으로 배열되게 된 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제11항 또는 제12항에 있어서, 라인이 선택수단으로부터 배열되어 각각의 시간에 선택된 클럭신호를 연결하고 제2클럭신호를 배열하기 위해 배열된 동기위상회로;

새롭게 선택된 클럭신호가 자주 변경되도록 배열되어 있고 동기위상회로가 제2클럭신호의 위상위치가 지터가 없도록 배열된 수단을 구비한 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제13항에 있어서, 위상동기회로는 시정수 즉 선택된 새로운 클럭신호의 변경이 제한된 크기로 새로운 클럭신호의 위상위치에 적합한 시간만을 하는 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제11항 내지 제14항중 어느 한 항에 있어서, 정확한 이들 클럭신호를 결정하기 위해 수신된 클럭신호를 비교하여 평가하기위해 제1서브시스템에서의 비교 및 평가수단;

선택수단이 비교 및 평가수단에 의해 정확하다고 발견된 클럭신호중에서만 새로운 클럭신호의 선택을 하기위해 비교 및 평가수단에 연결된 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제11항 내지 제15항중 어느 한 항에 있어서, 제1서브시스템에서 모든 시간에 클럭신호를 변경하는 수단은 클럭원을 포함하고 이 클럭원은 서브시스템을 에서의 비교 및 평가수단에 의해 검출되도록 모든 클럭신호에 의사에러를 제공하고 에러를 발견할 때, 서브시스템에서의 선택수단은 새로운 클럭신호를 선택함으써 클럭신호의 모든 시간에서의 변경이 성취되는 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제15항 또는 제16항에 있어서, 제1서브시스템에서의 비교 및 평가수단은 독립적으로 그리고 병렬로 작업하는 두 개이상의 유닛을 포함하는 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제17항에 있어서, 제1서브시스템에서의 비교 및 평가수단은 제1서브시스템에 도달하는 클럭신호로 존재할 때, 독립적으로 그리고 병렬로 작업하는 동일한 수의 유닛을 포함하는 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제15항 내지 제18항중 어느 한 항에 있어서, 제1서브시스템에서 독립적으로 작업하여 이에 포함된 두 개이상의 선택유닛;

제1서브시스템에 배열되어 도달하는 독립선 또는 채널상에서 독립적으로 작업하는 각각의 하나의 두 개이상의 선택유닛에 전달하는 라인;

병렬로 얻어진 여러 선택된 클럭신호를 발생하기 위해 도달하는 신호중 클럭신호의 또다른 선택유닛/기타 선택유닛에 무관하게, 그리고 병렬로 선택을 하도록 배열된 각각의 선택기를 구비한 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제19항에 있어서, 제1서브시스템에 도달하는 클럭신호로 존재하듯이, 제1서브시스템에서의 선택수단이 독자적으로 그리고 병렬로 작업하는 동일한 수의 선택유닛을 포함하는 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.
제19항 또는 제20항에 있어서, 제1서브시스템과 같이 선택수단을 포함하는 제2서브시스템;

제2서브시스템에 도달하는 클럭신호에 포함되듯이 선택유닛에 의해 병렬로 독자적으로 선택된 두 개이상의 클럭신호를 공급하기위해 제1서브시스템의 선택수단에 포함된 각각의 선택유닛으로부터의 개별적인 라인 및 상이한 독립전송 채널을 구비한 것을 특징으로 하는 정보를 처리하고 상이한 장소에서의 처리를 수행하고 이장소사이에 정보를 전달하는 것에 클럭신호가 제어를 위해 이용되는 망.