KR20160121947A - 반도체 장치 - Google Patents

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KR20160121947A KR1020150051848A KR20150051848A KR20160121947A KR 20160121947 A KR20160121947 A KR 20160121947A KR 1020150051848 A KR1020150051848 A KR 1020150051848A KR 20150051848 A KR20150051848 A KR 20150051848A KR 20160121947 A KR20160121947 A KR 20160121947A
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Abstract

입력 클럭을 드라이빙하여 분배 클럭으로서 출력하는 클럭 분배부; 입력 신호 및 상기 분배 클럭에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호로서 출력하는 내부 회로; 및 클럭 선택 신호 및 출력 선택 신호에 응답하여 상기 입력 클럭 및 상기 분배 클럭 중 하나를 선택하고, 상기 내부 회로 출력 신호를 선택된 클럭에 동기시켜 출력 신호로서 출력하거나 상기 내부 회로 출력 신호를 바이패스시켜 상기 출력 신호로서 출력하는 출력 제어부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 고속화, 고집적화, 및 대용량화되고 있다.
반도체 장치가 고속화되면서 클럭에 동기되어 동작하게 되었고, 클럭의 주파수는 높아지고 있다.
반도체 장치가 고집적화되면서 신호를 전달하는 라인의 폭이 좁아지게 되었고, 라인의 로딩(loading)이 증가되고 있다.
또한 반도체 장치가 대용량화되면서, 반도체 장치는 적층된 복수개의 반도체 다이를 포함하도록 구성되고 있다.
적층된 복수개의 반도체 다이를 포함하는 반도체 장치는 기존에 비해 라인의 폭이 좁아지고, 라인의 길이가 길어져 라인의 로딩이 더욱 커지게 되었다.
라인의 로딩이 커질수록 클럭에 동기되어 동작 즉, 클럭에 동기된 신호를 출력하는 반도체 장치는 설정된 타이밍에 클럭에 동기된 신호를 출력하기 어려워진다.
본 발명은 설정된 타이밍에 클럭에 동기된 출력 신호를 출력할 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 입력 클럭을 드라이빙하여 분배 클럭으로서 출력하는 클럭 분배부; 입력 신호 및 상기 분배 클럭에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호로서 출력하는 내부 회로; 및 클럭 선택 신호 및 출력 선택 신호에 응답하여 상기 입력 클럭 및 상기 분배 클럭 중 하나를 선택하고, 상기 내부 회로 출력 신호를 선택된 클럭에 동기시켜 출력 신호로서 출력하거나 상기 내부 회로 출력 신호를 바이패스시켜 상기 출력 신호로서 출력하는 출력 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 반도체 다이에 적층된 제 2 반도체 다이를 포함하고, 상기 제 1 반도체 다이는 입력 신호를 상기 제 2 반도체 다이에 전달하고, 입력 클럭을 드라이빙하여 상기 제 2 반도체 다이에 전달하며, 상기 제 2 반도체 다이는 상기 제 1 반도체 다이로부터 입력되는 상기 입력 신호 및 드라이빙된 클럭에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호로서 상기 제 1 반도체 다이에 전달하고, 상기 제 1 반도체 다이는 클럭 선택 신호 및 출력 선택 신호에 응답하여 상기 내부 회로 출력 신호의 출력 타이밍을 결정하여, 결정된 출력 타이밍에 상기 내부 회로 출력 신호를 출력 신호로서 출력하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는 설정된 타이밍에 클럭에 동기된 출력 신호를 출력할 수 있어, 반도체 장치의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 출력 제어부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 클럭 분배부(100), 내부 회로(200), 및 출력 제어부(300)를 포함할 수 있다.
상기 클럭 분배부(100)는 입력 클럭(CLK_in)을 드라이빙하여 분배 클럭(CLK_ct)을 생성할 수 있다. 예를 들어, 상기 클럭 분배부(100)는 상기 내부 회로(200)가 필요로 하는 위상을 갖는 상기 분배 클럭(CLK_ct)을 생성할 수도 있고, 다른 내부 회로들(미도시)이 필요로 하는 위상을 갖는 분배 클럭들(미도시)을 생성할 수도 있다. 또한 상기 클럭 분배부(100)는 상기 입력 클럭(CLK_in)이 입력되는 위치로부터 상기 내부 회로(200)까지 상기 입력 클럭(CLK_in)을 드라이빙시켜 전달할 수도 있다. 상기 클럭 분배부(100)는 클럭 트리(clock tree)를 포함할 수도 있다.
상기 내부 회로(200)는 상기 분배 클럭(CLK_ct)에 응답하여 입력 신호(IN_s)를 입력 받아 동작하며, 동작한 결과에 따라 내부 회로 출력 신호(S_intc)를 생성하고 출력한다. 예를 들어, 상기 내부 회로(200)는 상기 분배 클럭(CLK_ct)에 응답하여 상기 입력 신호(IN_s)를 입력 받고 저장하며, 저장된 신호를 상기 내부 회로 출력 신호(S_intc)로서 출력하는 플립플롭을 포함할 수도 있다.
상기 출력 제어부(300)는 클럭 선택 신호(Sel_clk) 및 출력 선택 신호(Sel_out)에 응답하여 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나의 클럭에 상기 내부 회로 출력 신호(S_intc)를 동기시켜 출력 신호(OUT_s)로서 출력하거나 상기 내부 회로 출력 신호(S_intc)를 상기 출력 신호(OUT_s)로서 출력할 수 있다. 예를 들어, 상기 출력 제어부(300)는 상기 클럭 선택 신호(Sel_clk)에 응답하여 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나의 클럭을 선택한다. 또한 상기 출력 제어부(300)는 상기 출력 선택 신호(Sel_out)에 응답하여 상기 내부 회로 출력 신호(S_intc)를 선택된 클럭에 동기시켜 상기 출력 신호(OUT_s)로서 출력하거나, 상기 내부 회로 출력 신호(S_intc)를 바이패스(by-pass)시켜 상기 출력 신호(OUT_s)로서 출력할 수 있다. 상기 클럭 선택 신호(Sel_clk) 상기 출력 선택 신호(Sel_out)는 퓨즈 회로 또는 모드 레지스터 셋(mode register set)의 출력 신호일 수 있다.
상기 출력 제어부(300)는 도 2에 도시된 바와 같이, 제 1 선택부(310), 동기 출력부(320), 및 제 2 선택부(330)를 포함할 수 있다.
상기 제 1 선택부(310)는 상기 클럭 선택 신호(Sel_clk)에 응답하여 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나를 선택 클럭(CLK_sel)으로서 출력한다. 예를 들어, 상기 제 1 선택부(310)는 상기 클럭 선택 신호(Sel_clk)이 디스에이블되면 상기 분배 클럭(CLK_ct)을 상기 선택 클럭(CLK_sel)으로서 출력한다. 상기 제 1 선택부(310)는 상기 클럭 선택 신호(Sel_clk)이 인에이블되면 상기 입력 클럭(CLK_in)을 상기 선택 클럭(CLK_sel)으로서 출력한다. 상기 제 1 선택부(310)는 멀티 플렉서(multiplexer)를 포함할 수도 있다.
상기 동기 출력부(320)는 상기 선택 클럭(CLK_sel)에 응답하여 상기 내부 회로 출력 신호(S_intc)를 동기 신호(S_sync)로서 출력한다. 예를 들어, 상기 동기 출력부(320)는 상기 내부 회로 출력 신호(S_intc)를 상기 선택 클럭(CLK_sel)에 동기시켜 상기 동기 신호(S_sync)로서 출력한다. 다시 설명하면, 상기 동기 출력부(320)는 상기 선택 클럭(CLK_sel)이 특정 레벨일 경우 상기 내부 회로 출력 신호(S_intc)를 입력 받아 저장하고, 저장된 신호를 상기 동기 신호(S_sync)로서 출력한다. 상기 동기 출력부(320)는 상기 내부 회로 출력 신호(S_intc)를 상기 선택 클럭(CLK_sel)에 동기시켜 상기 동기 신호(S_sync)로서 출력하는 플립플롭을 포함할 수도 있다.
상기 제 2 선택부(330)는 상기 출력 선택 신호(Sel_out)에 응답하여 상기 동기 신호(S_sync) 및 상기 내부 회로 출력 신호(S_intc) 중 하나를 상기 출력 신호(OUT_s)로서 출력한다. 예를 들어, 상기 제 2 선택부(330)는 상기 출력 선택 신호(Sel_out)가 디스에이블되면 상기 동기 신호(S_sync)를 상기 출력 신호(OUT_s)로서 출력한다. 상기 제 2 선택부(330)는 상기 출력 선택 신호(Sel_out)가 인에이블되면 상기 내부 회로 출력 신호(S_intc)를 상기 출력 신호(OUT_s)로서 출력한다. 상기 제 2 선택부(330)는 멀티 플렉서(multiplexer)를 포함할 수도 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
클럭 분배부(100)는 입력 클럭(CLK_in)을 드라이빙하여 분배 클럭(CLK_ct)으로서 출력한다.
내부 회로(200)는 입력 클럭(IN_s)를 상기 분배 클럭(CLK_ct)에 동기시켜 내부 회로 출력 신호(S_intc)로서 출력한다.
상기 출력 제어부(300)는 클럭 선택 신호(Sel_clk) 및 상기 출력 선택 신호(Sel_out)에 응답하여 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나를 선택하고, 상기 내부 회로 출력 신호(S_intc)를 선택된 클럭에 동기시켜 출력 신호(OUT_s)로서 출력하거나 상기 내부 회로 출력 신호(S_intc)를 바이패스시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 클럭 선택 신호(Sel_clk) 및 출력 선택 신호(Sel_out)가 모두 디스에이블될 경우의 동작을 설명한다.
상기 출력 제어부(300)는 상기 클럭 선택 신호(Sel_clk)가 디스에이블되면 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 상기 분배 클럭(CLK_ct)을 선택한다. 상기 출력 제어부(300)는 상기 출력 선택 신호(Sel_out)가 디스에이블되면 상기 내부 회로 출력 신호(S_intc)를 선택된 상기 분배 클럭(CLK_ct)에 동기시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 클럭 선택 신호(Sel_clk)가 인에이블되고 상기 출력 선택 신호(Sel_out)가 디스에이블될 경우의 동작을 설명한다.
상기 출력 제어부(300)는 상기 클럭 선택 신호(Sel_clk)가 인에이블되면 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 상기 입력 클럭(CLK_in)을 선택한다. 상기 출력 제어부(300)는 상기 출력 선택 신호(Sel_out)가 디스에이블되면 상기 내부 회로 출력 신호(S_intc)를 선택된 상기 입력 클럭(CLK_in)에 동기시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 클럭 선택 신호(Sel_clk)가 디스에이블되고 상기 출력 선택 신호(Sel_out)가 인에이블될 경우의 동작을 설명한다.
상기 출력 제어부(300)는 상기 클럭 선택 신호(Sel_clk)가 디스에이블되면 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 상기 분배 클럭(CLK_ct)을 선택한다. 상기 출력 제어부(300)는 상기 출력 선택 신호(Sel_out)가 인에이블되면 상기 내부 회로 출력 신호(S_intc)를 바이패스시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 클럭 선택 신호(Sel_clk) 및 상기 출력 선택 신호(Sel_out)가 모두 인에이블될 경우의 동작을 설명한다.
상기 출력 제어부(300)는 상기 클럭 선택 신호(Sel_clk)가 인에이블되면 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 상기 입력 클럭(CLK_in)을 선택한다. 상기 출력 제어부(300)는 상기 출력 선택 신호(Sel_out)가 인에이블되면 상기 내부 회로 출력 신호(S_intc)를 바이패스시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 출력 선택 신호(Sel_out)가 인에이블되면 상기 클럭 선택 신호(Sel_clk)에 의해 선택된 클럭과는 무관하게 상기 내부 회로 출력 신호(S_intc)는 바이패스되어 상기 출력 신호(OUT_s)로서 출력된다.
정리하면, 상기 출력 선택 신호(Sel_out)가 디스에이블된 경우 상기 클럭 선택 신호(Sel_clk)에 응답하여 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나가 선택되고, 상기 내부 회로 출력 신호(S_intc)는 선택된 클럭에 동기되어 출력된다. 이때, 상기 입력 클럭(CLK_in)에 상기 내부 회로 출력 신호(S_intc)가 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우 상기 분배 클럭(CLK_ct)에 상기 내부 회로 출력 신호(S_intc)가 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우보다 상기 출력 신호(OUT_s)의 출력 타이밍이 빠르다. 왜냐하면, 상기 입력 클럭(CLK_in)이 상기 클럭 분배부(100)에 입력되어 상기 분배 클럭(CLK_ct)으로서 출력될 경우 상기 클럭 분배부(100)가 상기 분배 클럭(CLK_ct)을 생성하는데 소모되는 시간이 있기 때문에, 상기 입력 클럭(CLK_in)의 위상은 상기 분배 클럭(CLK_ct)의 위상보다 앞서기 때문이다.
또한 상기 출력 선택 신호(Sel_out)가 인에이블될 경우 상기 내부 회로 출력 신호(S_intc)는 바이패스되어 상기 출력 신호(OUT_s)로서 출력된다. 이때, 상기 내부 회로 출력 신호(S_intc)가 바이패스되어 상기 출력 신호(OUT_s)로서 출력될 경우 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나의 클럭에 상기 내부 회로 출력 신호(S_intc)가 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우보다 상기 출력 신호(OUT_s)의 출력 타이밍이 빠르다.
즉, 상기 출력 신호(OUT_s)의 출력 타이밍이 제일 빠른 경우는 상기 출력 선택 신호(Sel_out)가 인에이블되어 상기 내부 회로 출력 신호(S_intc)가 바이패스되어 상기 출력 신호(OUT_s)로서 출력될 경우이다. 상기 출력 신호(OUT_s)의 출력 타이밍이 두번째로 빠른 경우는 상기 출력 선택 신호(Sel_out)가 디스에이블되고 상기 클럭 선택 신호(Sel_clk)가 인에이블되어 상기 내부 회로 출력 신호(S_intc)가 상기 입력 클럭(CLK_in)에 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우이다. 상기 출력 신호(OUT_s)의 출력 타이밍이 제일 느린 경우는 상기 출력 선택 신호(Sel_out)가 디스에이블되고 상기 클럭 선택 신호(Sel_clk)가 디스에이블되어 상기 내부 회로 출력 신호(S_intc)가 상기 분배 클럭(CLK_ct)에 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우이다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 복수의 클럭 중 하나를 선택하여 출력 신호의 출력 타이밍을 제어하거나 출력 신호를 클럭에 동기시키지 않고 출력함으로써 출력 신호의 출력 타이밍을 제어할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 도 3에 도시된 바와 같이, 제 1 반도체 다이(1000), 및 제 2 반도체 다이(2000)를 포함할 수 있다.
상기 제 2 반도체 다이(2000)는 상기 제 1 반도체 다이(1000)에 적층될 수 있다.
상기 제 1 반도체 다이(1000)는 반도체 장치 외부로부터 입력 받은 신호들(IN_s, CLK_in)을 상기 제 2 반도체 다이(2000)에 전달하고, 상기 제 2 반도체 다이(2000)로부터 출력된 신호(S_intc)를 반도체 장치 외부로 출력할 수 있다. 예를 들어, 상기 제 1 반도체 다이(1000)는 반도체 장치 외부로부터 입력 받은 신호들 중 일부(IN_s)를 상기 제 2 반도체 다이(2000)에 전달하고, 나머지(CLK_in)를 드라이빙하여 상기 제 2 반도체 다이(2000)에 전달한다.
상기 제 1 반도체 다이(1000)는 입력 신호(IN_s)를 상기 제 2 반도체 다이(2000)에 전달한다.
상기 제 1 반도체 다이(1000)는 클럭 분배부(100-1), 및 출력 제어부(300-1)를 포함할 수 있다.
상기 클럭 분배부(100-1)는 입력 클럭(CLK_in)을 드라이빙하여 분배 클럭(CLK_ct)으로서 상기 제 2 반도체 다이(2000) 및 상기 출력 제어부(300-1)에 출력한다.
상기 출력 제어부(300-1)는 클럭 선택 신호(Sel_clk) 및 출력 선택 신호(Sel_out)에 응답하여 상기 제 2 반도체 다이(2000)의 출력 신호(S_intc)의 출력 타이밍을 결정하여 출력 신호(OUT_s)로서 출력한다.
상기 제 2 반도체 다이(2000)는 내부 회로(200-1)를 포함할 수 있다.
상기 내부 회로(200-1)는 상기 제 1 반도체 다이(1000)로부터 입력되는 상기 입력 신호(IN_s) 및 상기 분배 클럭(CLK_ct)에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호(S_intc)로서 상기 제 1 반도체 다이(1000)에 출력한다.
도 3에 개시된 상기 클럭 분배부(100-1), 상기 내부 회로(200-1) 및 상기 출력 제어부(300-1)는 도 1 및 도 2에 도시된 클럭 분배부(100), 상기 내부 회로(200), 및 출력 제어부(300-1)와 동일하게 구성될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
제 1 반도체 다이(1000)는 입력 신호(IN_s)를 제 2 반도체 다이(2000)에 전달하고, 입력 클럭(CLK_in)을 드라이빙하여 분배 클럭(CLK_ct)으로서 상기 제 2 반도체 다이(2000)에 전달한다. 예를 들어, 상기 제 1 반도체 다이(1000)의 클럭 분배부(100-1)는 상기 입력 클럭(CLK_in)을 드라이빙하여 상기 분배 클럭(CLK_ct)으로서 상기 제 2 반도체 다이(2000)에 전달한다.
상기 제 2 반도체 다이(2000)는 상기 제 1 반도체 다이(1000)로부터 입력되는 상기 입력 신호(IN_s) 및 상기 분배 클럭(CLK_ct)에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호(S_intc)로서 상기 제 1 반도체 다이(1000)에 출력한다. 예를 들어, 상기 제 2 반도체 다이(2000)의 내부 회로(200-1)가 플립플롭일 경우 상기 내부 회로(200-1)는 상기 입력 신호(IN_s)를 상기 분배 클럭(CLK_ct)에 동기시키고, 동기된 신호를 상기 내부 회로 출력 신호(S_int_c)로서 상기 제 1 반도체 다이(1000)에 출력한다.
상기 제 1 반도체 다이(1000)는 클럭 선택 신호(Sel_clk) 및 출력 선택 신호(Sel_out)에 응답하여 상기 내부 회로 출력 신호(S_intc)가 출력 신호(OUT_s)로서 출력되는 타이밍을 제어한다. 예를 들어, 상기 제 1 반도체 다이(1000)의 출력 제어부(300-1)는 상기 클럭 선택 신호(Sel_clk)에 응답하여 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 하나의 클럭을 선택하고, 선택된 클럭을 상기 내부 회로 출력 신호(S_intc)에 동기시켜 상기 출력 신호(OUT_s)로서 출력하거나, 상기 내부 회로 출력 신호(S_intc)를 바이패스시켜 상기 출력 신호(OUT_s)로서 출력한다.
더욱 상세히 설명하면, 상기 제 1 반도체 다이(1000)의 상기 출력 제어부(300-1)는 상기 클럭 선택 신호(Sel_clk)가 디스에이블되면 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 상기 분배 클럭(CLK_ct)을 선택한다. 또한 상기 출력 제어부(300-1)는 상기 출력 선택 신호(Sel_out)가 디스에이블되면 상기 내부 회로 출력 신호(S_intc)를 선택된 상기 분배 클럭(CLK_ct)에 동기시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 출력 제어부(300-1)는 상기 클럭 선택 신호(Sel_clk)가 인에이블되면 상기 입력 클럭(CLK_in) 및 상기 분배 클럭(CLK_ct) 중 상기 입력 클럭(CLK_in)을 선택한다. 또한 상기 출력 제어부(300-1)는 상기 출력 선택 신호(Sel_out)가 디스에이블되면 상기 내부 회로 출력 신호(S_intc)를 선택된 상기 입력 클럭(CLK_in)에 동기시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 출력 제어부(300-1)는 상기 출력 선택 신호(Sel_out)가 인에이블되면 상기 클럭 선택 신호(Sel_clk)에 의해 선택된 클럭과는 무관하게 상기 내부 회로 출력 신호(S_intc)를 바이패스시켜 상기 출력 신호(OUT_s)로서 출력한다.
상기 출력 신호(OUT_s)의 출력 타이밍이 제일 빠른 경우는 상기 출력 선택 신호(Sel_out)가 인에이블되어 상기 내부 회로 출력 신호(S_intc)가 바이패스되어 상기 출력 신호(OUT_s)로서 출력될 경우이다. 상기 출력 신호(OUT_s)의 출력 타이밍이 두번째로 빠른 경우는 상기 출력 선택 신호(Sel_out)가 디스에이블되고 상기 클럭 선택 신호(Sel_clk)가 인에이블되어 상기 내부 회로 출력 신호(S_intc)가 상기 입력 클럭(CLK_in)에 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우이다. 상기 출력 신호(OUT_s)의 출력 타이밍이 제일 느린 경우는 상기 출력 선택 신호(Sel_out)가 디스에이블되고 상기 클럭 선택 신호(Sel_clk)가 디스에이블되어 상기 내부 회로 출력 신호(S_intc)가 상기 분배 클럭(CLK_ct)에 동기되어 상기 출력 신호(OUT_s)로서 출력될 경우이다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 다른 반도체 다이로부터 출력된 신호의 출력 타이밍을 복수의 클럭 중 하나를 선택하여 제어하거나 클럭에 동기시키지 않고 출력함으로써 출력 타이밍을 제어할 수 있다.
그러므로, 반도체 장치가 대용량화되어 반도체 다이들이 적층되고, 고집적화되어 반도체 다이들 사이를 연결하는 라인 및 반도체 다이 내부의 라인의 폭이 좁아져 신호를 전달하는 라인의 로딩이 증가하더라도 외부로 출력하는 신호의 타이밍을 조절함으로써, 반도체 다이가 설정된 타이밍에 신호를 출력하도록 제어할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 입력 클럭을 드라이빙하여 분배 클럭으로서 출력하는 클럭 분배부;
    입력 신호 및 상기 분배 클럭에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호로서 출력하는 내부 회로; 및
    클럭 선택 신호 및 출력 선택 신호에 응답하여 상기 입력 클럭 및 상기 분배 클럭 중 하나를 선택하고, 상기 내부 회로 출력 신호를 선택된 클럭에 동기시켜 출력 신호로서 출력하거나 상기 내부 회로 출력 신호를 바이패스시켜 상기 출력 신호로서 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 내부 회로는
    상기 분배 클럭에 상기 입력 신호를 동기시켜 상기 내부 회로 출력 신호로서 출력하는 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 출력 제어부는
    상기 클럭 선택 신호에 응답하여 상기 입력 클럭 및 상기 분배 클럭 중 하나를 선택하고, 상기 출력 선택 신호에 응답하여 상기 내부 회로 출력 신호를 선택된 클럭에 동기시켜 상기 출력 신호로서 출력하거나 상기 내부 회로 출력 신호를 바이패스시켜 상기 출력 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 출력 제어부는
    상기 클럭 선택 신호에 응답하여 상기 입력 클럭 및 상기 분배 클럭 중 하나의 클럭을 선택 클럭으로서 출력하는 제1 선택부,
    상기 내부 회로 출력 신호를 상기 선택 클럭에 동기시켜 동기 신호로서 출력하는 동기 출력부, 및
    상기 출력 선택 신호에 응답하여 상기 동기 신호 및 상기 내부 회로 출력 신호 중 하나의 신호를 상기 출력 신호로서 출력하는 제 2 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 반도체 다이에 적층된 제 2 반도체 다이를 포함하고,
    상기 제 1 반도체 다이는 입력 신호를 상기 제 2 반도체 다이에 전달하고, 입력 클럭을 드라이빙하여 상기 제 2 반도체 다이에 전달하며,
    상기 제 2 반도체 다이는 상기 제 1 반도체 다이로부터 입력되는 상기 입력 신호 및 드라이빙된 클럭에 응답하여 동작하고, 동작 결과를 내부 회로 출력 신호로서 상기 제 1 반도체 다이에 전달하고,
    상기 제 1 반도체 다이는 클럭 선택 신호 및 출력 선택 신호에 응답하여 상기 내부 회로 출력 신호의 출력 타이밍을 결정하여, 결정된 출력 타이밍에 상기 내부 회로 출력 신호를 출력 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 다이는
    상기 입력 클럭을 드라이빙하여 분배 클럭으로서 상기 제 2 반도체 다이에 출력하는 클럭 분배부, 및
    상기 클럭 선택 신호 및 상기 출력 선택 신호에 응답하여 상기 내부 회로 출력 신호의 출력 타이밍을 결정하고, 결정된 출력 타이밍으로 상기 내부 회로 출력 신호를 상기 출력 신호로서 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 출력 제어부는
    상기 클럭 선택 신호에 응답하여 상기 입력 클럭 및 상기 분배 클럭 중 하나의 클럭을 선택 클럭으로서 출력하는 제 1 선택부,
    상기 내부 회로 출력 신호를 상기 선택 클럭에 동기시켜 동기 신호로서 출력하는 동기 출력부, 및
    상기 출력 선택 신호에 응답하여 상기 내부 회로 출력 신호 및 상기 동기 신호 중 하나를 상기 출력 신호로서 출력하는 제 2 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제 2 반도체 다이는
    상기 입력 신호를 드라이빙된 클럭에 동기시켜 상기 내부 회로 출력 신호로서 출력하는 내부 회로를 포함하는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
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SE504920C2 (sv) * 1995-09-29 1997-05-26 Ericsson Telefon Ab L M Förfarande och system för redundant klockdistribution till telekommunikationsutrustningar i vilka byte av vald klocksignal bland de inkommande klocksignalerna ständigt sker
KR100267782B1 (ko) 1998-02-12 2000-10-16 김영환 타이밍체크가 가능한 칩(chip)
DE60206845T2 (de) * 2001-06-20 2006-07-06 Broadcom Corp., Irvine Testsystem
KR100870037B1 (ko) * 2006-10-26 2008-11-24 삼성전자주식회사 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치
KR101992205B1 (ko) * 2012-12-12 2019-06-24 삼성전자주식회사 온칩 클록 제어회로 및 시스템 온 칩

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