JP2011048742A - ミラーリング制御装置、ミラーリング制御回路、ミラーリング制御方法およびそのプログラム - Google Patents
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Abstract
【解決手段】第1記憶部が、対象データの分割により生成された第1分割後データと第2分割後データのうちの第1分割後データと、第2分割後データのコピーデータとを所定の間隔の各アドレスに記憶し、第2記憶部が、第2分割後データと、第1分割後データのコピーデータとを所定の間隔の各アドレスに記憶する。そして、対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする所定の間隔の他のアドレスから第1分割後データと第2分割後データのコピーデータとを第1記憶部から読み出し、また、対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする所定の間隔の他のアドレスから第2分割後データと第1分割後データのコピーデータとを第2記憶部から読み出す。
【選択図】図1
Description
また、読み出し要求の場合にも、読み出し要求で示される読み出し対象のアドレスと、そのアドレスに対して1を加えたアドレスに格納されたデータをメモリモジュールから読み出せばよいため、より簡単なアドレスの制御でミラーリングを行うことができる。
図1は同実施形態によるミラーリング制御装置の構成を示すブロック図である。
この図において、符号1は読み書きの対象データの読み出し、又は書き込みの何れかの要求を行うプロセッサである。また、2は複数のメモリに対して読み書きの対象データをミラーリング制御するメモリ制御部である。また3および4はミラーリングされる各データを記憶する第1メモリモジュール(第1記憶部)と第2メモリモジュール(第2記憶部)である。そして、メモリ制御部2は、メモリアクセス要求制御部20、第1チャネル制御部21(第1制御部)、第2チャネル制御部22(第2制御部)の処理部を備えている。
図1に示すように、メモリ制御部2は、メモリアクセス要求制御部20、チャネル制御部21、チャネル制御部22から構成されている。
メモリアクセス要求制御部20は、プロセッサ1から発行される、メモリアクセス要求を受け付けて、その要求内容を解析する処理を行う処理部である。メモリアクセス要求制御部20は、受け付けたメモリアクセス要求が、メモリ書き込み要求である場合には、第1チャネル制御部21、第2チャネル制御部22に対してメモリライトリクエストを送出する。また、受け付けたメモリアクセス要求が、メモリ読み出し要求であった場合には、第1チャネル制御部21、第2チャネル制御部22に対して、メモリリードリクエストを送出する。そして、第1チャネル制御部21、第2チャネル制御部22はメモリアクセス要求制御部20からのメモリライトリクエスト、またはメモリリードリクエストを受け取り、それぞれ第1メモリモジュール3、第2メモリモジュール4に対してデータの書き込み、または読み出しを実施する。
このような処理を行うことにより、より簡単な制御でミラーリングを行うことができるミラーリング制御装置を提供する。
図3はメモリライトリクエストとメモリリードリクエストのフォーマットを示す図である。
次に、プロセッサ1がメモリ制御部2へ送信するメモリアクセス要求のフォーマットと、メモリ制御部2が第1メモリモジュール3や第2メモリモジュール4に送信するメモリライトリクエストまたはメモリリードリクエストのフォーマットについて説明する。
まず、プロセッサ1から送信されるメモリアクセス要求がメモリ書き込み要求の場合には、メモリアクセス要求は図2(a)で示すようなフォーマット構成のデータであり、当該メモリアクセス要求のデータは、メモリ書き込み要求を示すコードと、書き込み先のアドレスと、16バイトのデータ部と、16ビットのECC(error check and correct )部とが付加され、S4EC−D4EDのコードを実現している。
また、メモリアクセス要求が、メモリ読み出し要求の場合には、図2(b)で示すようにメモリ読み出し要求を示すコードと、読み出し先のアドレスとが付加される。
図5はリプライデータのフォーマットを示す図である。
図4は、メモリ制御部2が第1メモリモジュール3や第2メモリモジュール4から読み出したリードデータのフォーマットを示す図である。図4で示すように、リードデータは、リプライを示すコード部と、読み出した8バイト+8ビットECCのデータを格納するデータ部とを有する。
また図5は、メモリ制御部2がメモリアクセス要求の応答としてプロセッサ1に送信するリプライデータのフォーマットを示す図である。図5で示すように、リプライデータは、リプライを示すコード部と、第1メモリモジュール3と第2メモリモジュール4からそれぞれ読み出した2つの8バイト+8ビットECCのデータを結合した、16バイト+16ビットECCのデータを格納するデータ部とを有する。
次に、ミラーリング制御装置の動作について説明する。
まず、プロセッサ1が、図2で示すメモリアクセス要求をメモリ制御部2へ送信すると、そのメモリアクセス要求をメモリ制御部2が受信する(ステップS101)。すると、メモリアクセス要求制御部20は、取得したメモリアクセス要求が、書き込み要求を示すのか、または読み出し要求を示すのかを、当該メモリアクセス要求に格納されたコードから解析する(ステップS102)。そして、メモリアクセス要求が書き込み要求を示す場合には、メモリアクセス要求制御部20は、図2(a)で示した、書き込み要求を示すメモリアクセス要求のデータ部に格納されているデータA(16バイト+16ビットECC)を、2つの8バイト+8ビットECC(図3(a))のデータに分割する(ステップS103)。なお、分割した2つのデータのうちのデータ部上位(Upper)8バイト+ECCデータ上位8ビットからなるデータをデータU(第1分割後データ)、データ部下位(Lower)8バイト+ECCデータ下位8ビットからなるデータをデータL(第2分割後データ)と呼ぶこととする。
図8はメモリアクセス要求制御部が第2チャネル制御部へ送信するメモリライトリクエストのフォーマットを示す図である。
(図7(a))で示すように、メモリアクセス要求制御部20が第1チャネル制御部21へ送信するメモリライトリクエストUは、データ部にデータUを格納している。また(図7(b))で示すように、メモリアクセス要求制御部20が第1チャネル制御部21へ送信するメモリライトリクエストL’は、データ部にデータL’を格納している。
また、(図8(a))で示すように、メモリアクセス要求制御部20が第2チャネル制御部22へ送信するメモリライトリクエストLは、データ部にデータLを格納している。また(図8(b))で示すように、メモリアクセス要求制御部20が第2チャネル制御部22へ送信するメモリライトリクエストU’は、データ部にデータU’を格納している。
上述の書き込み要求を示すメモリアクセス要求に基づいて、メモリモジュール3のアドレス0には、データAの上位8バイト+そのECC上位8ビットを示すデータUが格納されており、メモリモジュール4のアドレス0には、データAの下位8バイト+そのECC下位8ビットを示すデータLが格納されている。また、メモリモジュール3のアドレス1には、データAの下位8バイト+そのECC下位8ビットを示すデータLのコピーデータであるデータL’が格納されており、メモリモジュール4のアドレス1には、データAの上位8バイト+そのECC上位8ビットを示すデータUのコピーデータであるデータU’が格納されている。
なお、このECC検査でも、訂正不可能エラーが検出された場合には、継続動作不可となる。
プロセッサ1から、アドレス0に対して、データAを書き込むよう要求するメモリアクセス要求が、また、アドレス2に対して、データBを書き込むよう要求するメモリアクセス要求が、メモリ制御部2に対して送信したとする。すると、そのプロセッサ1から送信された、アドレス0に対する書き込み要求を示すメモリアクセス要求(図12)を、メモリ制御手段2内のメモリアクセス要求制御部20が受信する。メモリアクセス要求制御部20は、受け付けたメモリアクセス要求を解析し、書き込み要求であることを検出すと、データA(16バイト+16ビットECC)を、2つの8バイト+8ビットECCのデータに分割し、データAU(第1分割後データ)とデータAL(第2分割後データ)を生成する。
また、読み出し要求の場合にも、読み出し要求で示される読み出し対象のアドレスと、そのアドレスに対して1を加えたアドレスに格納されたデータをメモリモジュールから読み出せばよいため、より簡単なアドレスの制御でミラーリングを行うことができる。
また、書き込み/読み出しの両方の制御において、ミラーリングを行っている両方のメモリモジュールに対して同一アドレスでアクセスするため、その制御処理を共通化することができる。
2・・・メモリ制御部
3・・・第1メモリモジュール
4・・・第2メモリモジュール
20・・・メモリアクセス要求制御部
21・・・第1チャネル制御部
22・・・第2チャネル制御部
Claims (7)
- 対象データの分割により生成された第1分割後データと第2分割後データのうちの第1分割後データと、前記第2分割後データのコピーデータとを所定の間隔の各アドレスに記憶する第1記憶部と、
前記第2分割後データと、前記第1分割後データのコピーデータとを所定の間隔の各アドレスに記憶する第2記憶部と、
前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第1分割後データと前記第2分割後データのコピーデータとを前記第1記憶部から読み出す第1制御部と、
前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第2分割後データと前記第1分割後データのコピーデータとを前記第2記憶部から読み出す第2制御部と、
前記第1制御部が読み取った前記第1分割後データと、前記第2制御部が読み取った前記第2分割後データとに基づいて前記対象データを復元し、当該対象データの正常判定を行い、当該正常判定が正常を示す場合には、前記復元した対象データを前記読み出し要求の応答として出力し、当該正常判定が異常を示す場合には、前記第1分割後データのコピーデータと、前記第2分割後データとを用いて前記対象データを復元するメモリアクセス要求制御部と、
を備えることを特徴とするミラーリング制御装置。 - 前記メモリアクセス要求制御部は、
前記第1分割後データのコピーデータと、前記第2分割後データとを用いて復元した前記対象データの正常判定を行い、当該正常判定が正常を示す場合には、その復元した対象データを前記読み出し要求の応答として出力し、当該正常判定が異常を示す場合には、前記第2分割後データのコピーデータと、前記第1分割後データとを用いて前記対象データを復元する
ことを特徴とする請求項1に記載のミラーリング制御装置。 - 前記メモリアクセスリスト制御部は、前記第2分割後データのコピーデータと、前記第1分割後データとを用いて復元した前記対象データの正常判定を行い、当該正常判定が正常を示す場合には、その復元した対象データを前記読み出し要求の応答として出力し、
以降の読み出し要求の応答は、前記第2分割後データのコピーデータと、前記第1分割後データとを用いて復元した前記対象データを前記読み出し要求の応答として出力する
ことを特徴とする請求項2記載のミラーリング制御装置。 - 前記対象データは、当該対象データが正常かどうかを判定するためのエラーチェックデータを格納しており、前記対象データの分割により、当該エラーチェックデータが分割されて、それぞれ前記第1分割後データおよび前記第2分割後データに格納され、
前記メモリアクセスリスト制御部は、前記正常判定を、前記第1分割後データおよび前記第2分割後データに格納された分割後のエラーチェックデータの対に基づいて行う
ことを特徴とする請求項1から請求項3の何れかに記載のミラーリング制御装置。 - 対象データの分割により生成された第1分割後データと第2分割後データのうちの第1分割後データと、前記第2分割後データのコピーデータとを所定の間隔の各アドレスに記憶する第1記憶部と、
前記第2分割後データと、前記第1分割後データのコピーデータとを所定の間隔の各アドレスに記憶する第2記憶部と、
前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第1分割後データと前記第2分割後データのコピーデータとを前記第1記憶部から読み出す第1制御部と、
前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第2分割後データと前記第1分割後データのコピーデータとを前記第2記憶部から読み出す第2制御部と、
前記第1制御部が読み取った前記第1分割後データと、前記第2制御部が読み取った前記第2分割後データとに基づいて前記対象データを復元し、当該対象データの正常判定を行い、当該正常判定が正常を示す場合には、前記復元した対象データを前記読み出し要求の応答として出力し、当該正常判定が異常を示す場合には、前記第1分割後データのコピーデータと、前記第2分割後データとを用いて前記対象データを復元するメモリアクセス要求制御部と、
を備えることを特徴とするミラーリング制御回路。 - ミラーリング制御装置の第1記憶部が、対象データの分割により生成された第1分割後データと第2分割後データのうちの第1分割後データと、前記第2分割後データのコピーデータとを所定の間隔の各アドレスに記憶し、
前記ミラーリング制御装置の第2記憶部が、前記第2分割後データと、前記第1分割後データのコピーデータとを所定の間隔の各アドレスに記憶し、
前記ミラーリング制御装置の第1制御部が、前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第1分割後データと前記第2分割後データのコピーデータとを前記第1記憶部から読み出し、
前記ミラーリング制御装置の第2制御部が、前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第2分割後データと前記第1分割後データのコピーデータとを前記第2記憶部から読み出し、
前記ミラーリング制御装置のメモリアクセス要求制御部が、前記第1制御部が読み取った前記第1分割後データと、前記第2制御部が読み取った前記第2分割後データとに基づいて前記対象データを復元し、当該対象データの正常判定を行い、当該正常判定が正常を示す場合には、前記復元した対象データを前記読み出し要求の応答として出力し、当該正常判定が異常を示す場合には、前記第1分割後データのコピーデータと、前記第2分割後データとを用いて前記対象データを復元する
ことを特徴とするミラーリング制御方法。 - 対象データの分割により生成された第1分割後データと第2分割後データのうちの第1分割後データと、前記第2分割後データのコピーデータとを所定の間隔の各アドレスに記憶する第1記憶部と、
前記第2分割後データと、前記第1分割後データのコピーデータとを所定の間隔の各アドレスに記憶する第2記憶部と、
を備えたミラーリング制御装置のコンピュータを、
前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第1分割後データと前記第2分割後データのコピーデータとを前記第1記憶部から読み出す第1制御手段、
前記対象データの読み出し要求に基づいて、当該読み出し要求が示すアドレスとそのアドレスを基準とする前記所定の間隔の他のアドレスから前記第2分割後データと前記第1分割後データのコピーデータとを前記第2記憶部から読み出す第2制御手段、
前記第1制御部が読み取った前記第1分割後データと、前記第2制御部が読み取った前記第2分割後データとに基づいて前記対象データを復元し、当該対象データの正常判定を行い、当該正常判定が正常を示す場合には、前記復元した対象データを前記読み出し要求の応答として出力し、当該正常判定が異常を示す場合には、前記第1分割後データのコピーデータと、前記第2分割後データとを用いて前記対象データを復元するメモリアクセス要求制御手段、
として機能させることを特徴とするプログラム。
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