JP2002024090A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002024090A JP2002024090A JP2000211063A JP2000211063A JP2002024090A JP 2002024090 A JP2002024090 A JP 2002024090A JP 2000211063 A JP2000211063 A JP 2000211063A JP 2000211063 A JP2000211063 A JP 2000211063A JP 2002024090 A JP2002024090 A JP 2002024090A
- Authority
- JP
- Japan
- Prior art keywords
- data
- nonvolatile memory
- storage device
- address
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】 不揮発メモリに内蔵されたデータの保護を可
能とする半導体装置を提供すること。 【解決手段】 不揮発メモリ１−１内に設けられた、セ
キュリティービット１−３の内容により、不揮発メモリ
１−１の読み出しデータが、データスクランブル回路１
−５によりスクランブルされ外部に出力されることによ
り、データの機密保護を可能とする。セキュリティービ
ット１−３が消去状態であるときには、読み出しデータ
のスクランブルは解除される。セキュリティービット１
−３にデータを書き込むことにより、読み出しデータの
スクランブルが実施され外部に出力される。
能とする半導体装置を提供すること。 【解決手段】 不揮発メモリ１−１内に設けられた、セ
キュリティービット１−３の内容により、不揮発メモリ
１−１の読み出しデータが、データスクランブル回路１
−５によりスクランブルされ外部に出力されることによ
り、データの機密保護を可能とする。セキュリティービ
ット１−３が消去状態であるときには、読み出しデータ
のスクランブルは解除される。セキュリティービット１
−３にデータを書き込むことにより、読み出しデータの
スクランブルが実施され外部に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
・消去が可能な不揮発メモリに関し、不揮発メモリ内の
データの保護を行う半導体装置に関するものである。
・消去が可能な不揮発メモリに関し、不揮発メモリ内の
データの保護を行う半導体装置に関するものである。
【０００２】
【従来の技術】フラッシュメモリに代表される書き込み
・消去が可能な不揮発メモリでは、専用の書き込みライ
タを用いて、不揮発メモリ内のデータの書き換えを行
う。
・消去が可能な不揮発メモリでは、専用の書き込みライ
タを用いて、不揮発メモリ内のデータの書き換えを行
う。
【０００３】以下、従来の半導体装置における、内部に
搭載された不揮発メモリの書き換え動作について説明す
る。
搭載された不揮発メモリの書き換え動作について説明す
る。
【０００４】図４は、従来の半導体装置のブロック図で
ある。図４において、４−１は半導体装置内に搭載され
ている不揮発メモリ、４−２はＣＰＵ、４−３はＣＰＵ
４−２が不揮発メモリ４−１に読み出しアクセスを行う
アドレスバス、４−４は不揮発メモリ４−１が出力する
データバス、４−５は不揮発メモリ４−１内のデータの
書き換えを行うメモリライタ、４−６はメモリライタ４
−５から不揮発メモリ４−１へ入力されるアドレスバ
ス、４−７はＣＰＵ４−２が出力するアドレスバス４−
３と外部のメモリライタ４−５から出力されるアドレス
バス４−６を、ＣＰＵ４−２から出力される制御信号４
−８によって選択して不揮発メモリ４−１へどちらか一
方を出力するセレクタである。
ある。図４において、４−１は半導体装置内に搭載され
ている不揮発メモリ、４−２はＣＰＵ、４−３はＣＰＵ
４−２が不揮発メモリ４−１に読み出しアクセスを行う
アドレスバス、４−４は不揮発メモリ４−１が出力する
データバス、４−５は不揮発メモリ４−１内のデータの
書き換えを行うメモリライタ、４−６はメモリライタ４
−５から不揮発メモリ４−１へ入力されるアドレスバ
ス、４−７はＣＰＵ４−２が出力するアドレスバス４−
３と外部のメモリライタ４−５から出力されるアドレス
バス４−６を、ＣＰＵ４−２から出力される制御信号４
−８によって選択して不揮発メモリ４−１へどちらか一
方を出力するセレクタである。
【０００５】以上のように構成された、半導体装置の動
作について説明する。
作について説明する。
【０００６】まず、半導体装置が通常の動作を行う場合
の動作につき、以下その動作を説明する。
の動作につき、以下その動作を説明する。
【０００７】ＣＰＵ４−２は、不揮発メモリ内の書き込
まれたプログラムデータを読み出す為に、読み出しアド
レスに対応したアドレスをアドレスバス４−３に出力す
る。同時にセレクタ４−７は、ＣＰＵ４−２から出力さ
れた制御信号４−８に応じて、アドレスバス４−３を選
択して不揮発メモリ４−１に対して出力する。
まれたプログラムデータを読み出す為に、読み出しアド
レスに対応したアドレスをアドレスバス４−３に出力す
る。同時にセレクタ４−７は、ＣＰＵ４−２から出力さ
れた制御信号４−８に応じて、アドレスバス４−３を選
択して不揮発メモリ４−１に対して出力する。
【０００８】不揮発メモリ４−１は、セレクタ４−７か
ら出力されたアドレスに応じた読み出しデータを、デー
タバス４−４に出力する。
ら出力されたアドレスに応じた読み出しデータを、デー
タバス４−４に出力する。
【０００９】ＣＰＵ４−２は、そのデータバス４−４の
値を読み込み、所定の動作を実行することにより、半導
体装置は動作する。
値を読み込み、所定の動作を実行することにより、半導
体装置は動作する。
【００１０】次に、不揮発メモリ４−１内に書き込まれ
ているプログラムデータの書き換えを行う際の動作につ
いて、説明を行う。
ているプログラムデータの書き換えを行う際の動作につ
いて、説明を行う。
【００１１】不揮発メモリ４−１のデータ書き換えを行
う際には、外部に接続されたメモリライタ４−５から、
所定のアドレスがアドレスバス４−６に出力される。Ｃ
ＰＵ４−２からの制御信号４−８に応じて、セレクタ３
−７は、アドレスバス４−６を選択し不揮発メモリ４−
１に対しアドレスを出力する。
う際には、外部に接続されたメモリライタ４−５から、
所定のアドレスがアドレスバス４−６に出力される。Ｃ
ＰＵ４−２からの制御信号４−８に応じて、セレクタ３
−７は、アドレスバス４−６を選択し不揮発メモリ４−
１に対しアドレスを出力する。
【００１２】同時に、メモリライタ４−５は、書き換え
を行うデータをデータバス４−４に対し出力し、所定の
アドレスのデータの書き込みを行う。
を行うデータをデータバス４−４に対し出力し、所定の
アドレスのデータの書き込みを行う。
【００１３】その過程で、各アドレスごとの書き込み動
作に続いて、書き込みが正しく行われているかの検証動
作（以下ヴェリファイと記載）を行う。これは、不揮発
メモリ４−１にヴェリファイアドレスを出力し、読み出
されたデータを、外部のメモリライタ４−５が判定し書
き込みを行ったデータと同一であれば、所定のアドレス
に対する書き込みを終了する。あるアドレスのデータ書
き込みがうまく行われていれば、次のアドレスの書き込
みに進み、全アドレスに対し、正しく書き込みが行われ
ていれば書き込み動作を終了する。
作に続いて、書き込みが正しく行われているかの検証動
作（以下ヴェリファイと記載）を行う。これは、不揮発
メモリ４−１にヴェリファイアドレスを出力し、読み出
されたデータを、外部のメモリライタ４−５が判定し書
き込みを行ったデータと同一であれば、所定のアドレス
に対する書き込みを終了する。あるアドレスのデータ書
き込みがうまく行われていれば、次のアドレスの書き込
みに進み、全アドレスに対し、正しく書き込みが行われ
ていれば書き込み動作を終了する。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来の構成では、メモリライタのヴェリファイ動作を用い
ることにより、用意に不揮発メモリ内のプログラムデー
タの読み出しが行えるため、不揮発メモリ内のプログラ
ムデータのセキュリティー保持という点で課題があっ
た。
来の構成では、メモリライタのヴェリファイ動作を用い
ることにより、用意に不揮発メモリ内のプログラムデー
タの読み出しが行えるため、不揮発メモリ内のプログラ
ムデータのセキュリティー保持という点で課題があっ
た。
【００１５】また、データの読み出しをハード的に禁止
するか、もしくはデータのスクランブルを行うと、メモ
リライタのヴェリファイ動作が行えなくなるか、もしく
はハード変更が必要になり実現的ではない。
するか、もしくはデータのスクランブルを行うと、メモ
リライタのヴェリファイ動作が行えなくなるか、もしく
はハード変更が必要になり実現的ではない。
【００１６】本発明は、この従来の課題を解決するもの
で、不揮発メモリへのデータ書き込みを行うメモリライ
タのハード変更を伴わずに、データの読み出しを困難に
したことを可能とした、半導体装置を提供することを目
的とする。
で、不揮発メモリへのデータ書き込みを行うメモリライ
タのハード変更を伴わずに、データの読み出しを困難に
したことを可能とした、半導体装置を提供することを目
的とする。
【００１７】
【課題を解決するための手段】この課題を解決するため
に本発明の半導体装置は、不揮発メモリ内にデータ保護
用のセキュリティービットと、前記セキュリティービッ
トの内容を記憶する記憶装置と、前記記憶装置の内容が
書き込み状態であれば、前記不揮発メモリの読み出しデ
ータのスクランブルを行う回路と、を有することを特徴
とするものである。
に本発明の半導体装置は、不揮発メモリ内にデータ保護
用のセキュリティービットと、前記セキュリティービッ
トの内容を記憶する記憶装置と、前記記憶装置の内容が
書き込み状態であれば、前記不揮発メモリの読み出しデ
ータのスクランブルを行う回路と、を有することを特徴
とするものである。
【００１８】又、本発明の第２の半導体装置は、不揮発
メモリへの読み出しアドレスを記憶する第一の記憶装置
と、前記第一の記憶装置の値を減算し、再び前記第一記
憶装置に格納する減算回路と、前記第一の記憶装置の値
が”０”であるか否かを判断する判断手段と、前記不揮
発メモリの読み出しデータを記憶する第二の記憶装置
と、前記第二の記憶装置の値をもとに乱数を発生し、再
び前記第二の記憶装置に記憶する乱数発生回路と、前記
判断手段によって、前記第一の記憶装置の値が”０”で
あると判断された場合には前記第二の記憶装置の値を外
部に出力し、”０”でなければ出力を行わない出力制御
回路と、を有することを特徴とするスクランブル回路を
有することを特徴とするものである。
メモリへの読み出しアドレスを記憶する第一の記憶装置
と、前記第一の記憶装置の値を減算し、再び前記第一記
憶装置に格納する減算回路と、前記第一の記憶装置の値
が”０”であるか否かを判断する判断手段と、前記不揮
発メモリの読み出しデータを記憶する第二の記憶装置
と、前記第二の記憶装置の値をもとに乱数を発生し、再
び前記第二の記憶装置に記憶する乱数発生回路と、前記
判断手段によって、前記第一の記憶装置の値が”０”で
あると判断された場合には前記第二の記憶装置の値を外
部に出力し、”０”でなければ出力を行わない出力制御
回路と、を有することを特徴とするスクランブル回路を
有することを特徴とするものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２０】図１は、本発明の半導体装置のブロック図
である。図１において、１−１は半導体装置内に搭載さ
れている不揮発メモリ、４−２はＣＰＵ、３−３はＣＰ
Ｕ４−２が不揮発メモリ１−１に読み出しアクセスを行
うアドレスバス、１−２は不揮発メモリ１−１が出力す
るデータバス、４−５は不揮発メモリ１−１内のデータ
の書き換えを行うメモリライタ、３−６はメモリライタ
４−５から不揮発メモリ１−１へ入力されるアドレスバ
ス、４−７はＣＰＵ４−２が出力するアドレスバス３−
３と外部のメモリライタ４−５から出力されるアドレス
バス３−６を、ＣＰＵ４−２から出力される制御信号４
−８によって選択して不揮発メモリ１−１へどちらか一
方を出力するセレクタ、１−３は不揮発メモリ１−１の
読み出しを保護するためのセキュリティービット、１−
４はセキュリティービット１−３の内容を記憶するレジ
スタ、１−５はレジスタ１−４の内容に従いデータのス
クランブルを行うデータスクランブル回路である。
である。図１において、１−１は半導体装置内に搭載さ
れている不揮発メモリ、４−２はＣＰＵ、３−３はＣＰ
Ｕ４−２が不揮発メモリ１−１に読み出しアクセスを行
うアドレスバス、１−２は不揮発メモリ１−１が出力す
るデータバス、４−５は不揮発メモリ１−１内のデータ
の書き換えを行うメモリライタ、３−６はメモリライタ
４−５から不揮発メモリ１−１へ入力されるアドレスバ
ス、４−７はＣＰＵ４−２が出力するアドレスバス３−
３と外部のメモリライタ４−５から出力されるアドレス
バス３−６を、ＣＰＵ４−２から出力される制御信号４
−８によって選択して不揮発メモリ１−１へどちらか一
方を出力するセレクタ、１−３は不揮発メモリ１−１の
読み出しを保護するためのセキュリティービット、１−
４はセキュリティービット１−３の内容を記憶するレジ
スタ、１−５はレジスタ１−４の内容に従いデータのス
クランブルを行うデータスクランブル回路である。
【００２１】なお、ＣＰＵ４−２、メモリライタ４−
５、セレクタ４−７は従来と同様の構成である。
５、セレクタ４−７は従来と同様の構成である。
【００２２】以上のように構成された本実施の形態によ
る、半導体装置の動作について説明する。
る、半導体装置の動作について説明する。
【００２３】半導体装置が通常の動作を行う場合の動作
について説明を行う。
について説明を行う。
【００２４】ＣＰＵ４−２は、不揮発メモリ１−１内に
書き込まれたプログラムデータを読み出す為に、読み出
しアドレスに対応したアドレスをアドレスバス３−３に
出力する。同時にセレクタ４−７は、ＣＰＵ４−２から
出力された制御信号４−８に応じて、アドレスバス３−
３を選択して不揮発メモリ１−１に対して出力する。
書き込まれたプログラムデータを読み出す為に、読み出
しアドレスに対応したアドレスをアドレスバス３−３に
出力する。同時にセレクタ４−７は、ＣＰＵ４−２から
出力された制御信号４−８に応じて、アドレスバス３−
３を選択して不揮発メモリ１−１に対して出力する。
【００２５】不揮発メモリ１−１は、セレクタ４−７か
ら出力されたアドレスに応じた読み出しデータを、デー
タバス１−２に出力する。
ら出力されたアドレスに応じた読み出しデータを、デー
タバス１−２に出力する。
【００２６】ＣＰＵ４−２は、そのデータバス１−２の
値を読み込み、所定の動作を実行することにより、半導
体装置は動作する。
値を読み込み、所定の動作を実行することにより、半導
体装置は動作する。
【００２７】次に、不揮発メモリ１−１内に書き込まれ
ているプログラムデータの書き換えを行う際の動作につ
いて、説明を行う。不揮発メモリの書き換えは、一般的
に”データの消去”→”データの書き込み”→”書き込
みデータの検証”の過程で行われる。
ているプログラムデータの書き換えを行う際の動作につ
いて、説明を行う。不揮発メモリの書き換えは、一般的
に”データの消去”→”データの書き込み”→”書き込
みデータの検証”の過程で行われる。
【００２８】まず、メモリライタ４−５は、不揮発メモ
リ１−１内のデータの消去動作を実行する。この際、不
揮発メモリ１−１内のセキュリティービット１−３も、
同時に消去が行われる。この際、セキュリティービット
１−３のデータは、レジスタ１−４に格納され消去状態
となる。
リ１−１内のデータの消去動作を実行する。この際、不
揮発メモリ１−１内のセキュリティービット１−３も、
同時に消去が行われる。この際、セキュリティービット
１−３のデータは、レジスタ１−４に格納され消去状態
となる。
【００２９】次に、不揮発メモリ１−１内の所定のアド
レスに対して所定のデータの書き込み動作を実行する。
レスに対して所定のデータの書き込み動作を実行する。
【００３０】その後、所定のアドレスのヴェリファイ動
作を行うが、この際にメモリライタ４−５から不揮発メ
モリ１−１に所定のアドレスが出力され、セレクタ４−
７はＣＰＵ４−２からの制御信号４−８に応じて、アド
レスバス３−３を選択して出力する。
作を行うが、この際にメモリライタ４−５から不揮発メ
モリ１−１に所定のアドレスが出力され、セレクタ４−
７はＣＰＵ４−２からの制御信号４−８に応じて、アド
レスバス３−３を選択して出力する。
【００３１】不揮発メモリ１−１は、入力されたアドレ
スに対応した読み出しデータを、データバス１−２に出
力する。データスクランブル回路１−５は、レジスタ１
−４が消去状態となっているため、データバス１−２の
内容をスクランブルすることなく、メモリライタ４−５
に対し出力する。
スに対応した読み出しデータを、データバス１−２に出
力する。データスクランブル回路１−５は、レジスタ１
−４が消去状態となっているため、データバス１−２の
内容をスクランブルすることなく、メモリライタ４−５
に対し出力する。
【００３２】これにより、メモリライタ４−５は、所定
のアドレスに対応した、ヴェリファイデータを読み出す
ことができるため、正しくヴェリファイ動作を実行する
ことが可能となる。上記の”書き込み動作”、”ヴェリ
ファイ動作”を最終アドレスまで実行し、書き込み動作
を終了する。
のアドレスに対応した、ヴェリファイデータを読み出す
ことができるため、正しくヴェリファイ動作を実行する
ことが可能となる。上記の”書き込み動作”、”ヴェリ
ファイ動作”を最終アドレスまで実行し、書き込み動作
を終了する。
【００３３】次に、正常に不揮発メモリ１−１のデータ
書き換え動作が終了した後に、不揮発メモリ１−１内の
セキュリティービット１−３に対し、データの書き込み
動作を実施する。このとき、レジスタ１−４は、セキュ
リティービット１−３内のデータが格納され、書き込み
状態となる。
書き換え動作が終了した後に、不揮発メモリ１−１内の
セキュリティービット１−３に対し、データの書き込み
動作を実施する。このとき、レジスタ１−４は、セキュ
リティービット１−３内のデータが格納され、書き込み
状態となる。
【００３４】以上の一連の流れにより、不揮発メモリ１
−１のプログラムデータの書き換え動作が完了する。
−１のプログラムデータの書き換え動作が完了する。
【００３５】次に、その後第三者が不揮発メモリ１−１
内に書き込まれているプログラムデータを、メモリライ
タ４−５を用いて行った際の動作につき説明する。
内に書き込まれているプログラムデータを、メモリライ
タ４−５を用いて行った際の動作につき説明する。
【００３６】データスクランブル回路１−５は、レジス
タ１−４が書き込み状態となっているため、不揮発メモ
リ１−１から出力された所定のアドレスに対応した、読
み出しデータのデータスクランブルをかけ、メモリライ
タ４−５に対し出力する。
タ１−４が書き込み状態となっているため、不揮発メモ
リ１−１から出力された所定のアドレスに対応した、読
み出しデータのデータスクランブルをかけ、メモリライ
タ４−５に対し出力する。
【００３７】これにより、メモリライタ４−５で読み出
しを行ったデータは、スクランブルがかかったデータと
なるため、第三者により不正に不揮発メモリ１−１のデ
ータ読み出しを行うことが困難となる。
しを行ったデータは、スクランブルがかかったデータと
なるため、第三者により不正に不揮発メモリ１−１のデ
ータ読み出しを行うことが困難となる。
【００３８】また、不具合等により不揮発メモリ１−１
内のデータ読み出しを行う必要があるときには、データ
スクランブル回路１−５によってスクランブルされたデ
ータの、逆スクランブルを行うことにより、正常なデー
タの読み出しが行えることができる。
内のデータ読み出しを行う必要があるときには、データ
スクランブル回路１−５によってスクランブルされたデ
ータの、逆スクランブルを行うことにより、正常なデー
タの読み出しが行えることができる。
【００３９】なお、上記実施の形態の半導体装置では、
セキュリティビット１−３は、不揮発メモリ１−１内に
１つの場合を例にとり説明を行ったが、不揮発メモリ１
−１を複数個のブロックに分割し、それぞれにセキュリ
ティビットを設けてもよい。こうすることにより、不揮
発メモリ１−１の各ブロックごとにデータのスクランブ
ル制御が行えることができる。
セキュリティビット１−３は、不揮発メモリ１−１内に
１つの場合を例にとり説明を行ったが、不揮発メモリ１
−１を複数個のブロックに分割し、それぞれにセキュリ
ティビットを設けてもよい。こうすることにより、不揮
発メモリ１−１の各ブロックごとにデータのスクランブ
ル制御が行えることができる。
【００４０】次に、データスクランブル回路の一実施の
形態につき説明を行う。
形態につき説明を行う。
【００４１】図２は、データスクランブル回路１−５の
ブロック図である。
ブロック図である。
【００４２】図２において、２−１は不揮発メモリ１−
１へのデータ読み出しアドレスバス、２−２はアドレス
バス２−１を格納するレジスタ、２−３はレジスタ２−
２の値を”１”デクリメント行う減算器、２−４はレジ
スタ２−２が”０”データと一致したかどうかの比較を
行う比較器、２−５は不揮発メモリ１−１から読み出さ
れるデータバス、２−６は読み出しデータを格納するデ
ータ格納レジスタ、２−７はレジスタ２−６のデータを
シフトし乱数を発生させる乱数発生回路、２−９は比較
器２−４からの制御信号２−１０によってレジスタ２−
６のデータを記憶する出力用データバッファ、２−１１
はカウンタ、２−１２はカウンタ２−１１から出力され
る制御信号２−１３により、データ出力用バッファ２−
９の値を、出力バス２−１４に出力する出力制御回路で
ある。
１へのデータ読み出しアドレスバス、２−２はアドレス
バス２−１を格納するレジスタ、２−３はレジスタ２−
２の値を”１”デクリメント行う減算器、２−４はレジ
スタ２−２が”０”データと一致したかどうかの比較を
行う比較器、２−５は不揮発メモリ１−１から読み出さ
れるデータバス、２−６は読み出しデータを格納するデ
ータ格納レジスタ、２−７はレジスタ２−６のデータを
シフトし乱数を発生させる乱数発生回路、２−９は比較
器２−４からの制御信号２−１０によってレジスタ２−
６のデータを記憶する出力用データバッファ、２−１１
はカウンタ、２−１２はカウンタ２−１１から出力され
る制御信号２−１３により、データ出力用バッファ２−
９の値を、出力バス２−１４に出力する出力制御回路で
ある。
【００４３】以上のように構成された、半導体装置の動
作について説明する。以下の説明では、不揮発メモリへ
の読み出しアドレスが１６ビット幅、レジスタに格納さ
れるアドレスが１６ビットアドレスの下位４ビットであ
る場合を例にとり説明する。
作について説明する。以下の説明では、不揮発メモリへ
の読み出しアドレスが１６ビット幅、レジスタに格納さ
れるアドレスが１６ビットアドレスの下位４ビットであ
る場合を例にとり説明する。
【００４４】まず"5555"番地のアドレスの不揮発メモリ
のデータ読み出しを行い、"12"のデータが読み出された
場合、レジスタ２−２には、アドレス"h'5555"の下位４
ビットである"5"が格納され、レジスタ２−６には読み
出しデータである"12"が、そしてカウンタ２−１１に
は"F"がそれぞれ格納される。その後、外部クロック２
−８に同期して、レジスタ２−２、そしてカウンタ２−
１１の内容はそれぞれ"1"ずつデクリメントされる。レ
ジスタ２−６は、乱数発生回路２−７によりスクランブ
ルされ再びレジスタ２−６に格納される。
のデータ読み出しを行い、"12"のデータが読み出された
場合、レジスタ２−２には、アドレス"h'5555"の下位４
ビットである"5"が格納され、レジスタ２−６には読み
出しデータである"12"が、そしてカウンタ２−１１に
は"F"がそれぞれ格納される。その後、外部クロック２
−８に同期して、レジスタ２−２、そしてカウンタ２−
１１の内容はそれぞれ"1"ずつデクリメントされる。レ
ジスタ２−６は、乱数発生回路２−７によりスクランブ
ルされ再びレジスタ２−６に格納される。
【００４５】図３−１に示すように、以上の動作が外部
クロックの入力毎に繰返され、レジスタ２−２は"5"→"
4"→"3"→"2"→"1"→"0"へと、レジスタ２−６は"12"
→"69"→"B4"→"1A"→"6B"→"B6"と変化する。
クロックの入力毎に繰返され、レジスタ２−２は"5"→"
4"→"3"→"2"→"1"→"0"へと、レジスタ２−６は"12"
→"69"→"B4"→"1A"→"6B"→"B6"と変化する。
【００４６】そして、レジスタ２−２が"0"になると、
制御信号２−１０が"High"となり、そのときのレジスタ
２−６の値"B6"が、出力データ用バッファ２−９に格納
される。
制御信号２−１０が"High"となり、そのときのレジスタ
２−６の値"B6"が、出力データ用バッファ２−９に格納
される。
【００４７】また、カウンタ２−１１も外部クロック２
−８の入力に応じ、"1"ずつデクリメントされる。そし
て、カウンタ２−１１が"0"になったときに、制御信号
２−１３が出力され、出力制御回路２−１２は出力デー
タ用バッファ２−９の内容が、外部バス２−１４に出力
される。
−８の入力に応じ、"1"ずつデクリメントされる。そし
て、カウンタ２−１１が"0"になったときに、制御信号
２−１３が出力され、出力制御回路２−１２は出力デー
タ用バッファ２−９の内容が、外部バス２−１４に出力
される。
【００４８】同様に、アドレス"8888"番地の読み出しア
クセスを行い、"12"のデータが読み出された場合を例に
とり説明する。レジスタ２−２には、"8"が、レジスタ
２−６には"12"が、そしてカウンタ２−１１には"F"が
それぞれ格納される。
クセスを行い、"12"のデータが読み出された場合を例に
とり説明する。レジスタ２−２には、"8"が、レジスタ
２−６には"12"が、そしてカウンタ２−１１には"F"が
それぞれ格納される。
【００４９】図３−２に示すように、外部クロックの入
力毎に上記と同様の動作を繰り返し、レジスタ２−２
は"8"→"7"→"6"→"5"→"4"→"3"→"2"→"1"→"0"へ
と、レジスタ２−６は"12"→"69"→"B4"→"1A"→"6B"
→"B6"→"1B"→"ED"→"F6"と変化する。
力毎に上記と同様の動作を繰り返し、レジスタ２−２
は"8"→"7"→"6"→"5"→"4"→"3"→"2"→"1"→"0"へ
と、レジスタ２−６は"12"→"69"→"B4"→"1A"→"6B"
→"B6"→"1B"→"ED"→"F6"と変化する。
【００５０】そして、レジスタ２−２が"0"になった時
のデータ"F6"が、出力データ用バッファ２−９に格納さ
れる。そして、カウンタ２−１１が"0"になったとき
に、出力制御回路２−１２は出力データ用バッファ２−
９の内容"F6"が、外部バス２−１４に出力される。
のデータ"F6"が、出力データ用バッファ２−９に格納さ
れる。そして、カウンタ２−１１が"0"になったとき
に、出力制御回路２−１２は出力データ用バッファ２−
９の内容"F6"が、外部バス２−１４に出力される。
【００５１】以上のように、異なったアドレス"5555"
と"8888"のデータの読み出しを行った際に、不揮発メモ
リ１−１には同一のデータ"12"が書き込まれているが、
外部ではそれぞれ、アドレス"5555"では"B6"が、アドレ
ス"8888"では"F6"が読み出される。
と"8888"のデータの読み出しを行った際に、不揮発メモ
リ１−１には同一のデータ"12"が書き込まれているが、
外部ではそれぞれ、アドレス"5555"では"B6"が、アドレ
ス"8888"では"F6"が読み出される。
【００５２】これにより、不揮発メモリ１−１の読み出
しデータ２−５は、アドレスバス２−１の値に対応した
スクランブルが行われるため、同一のアドレスを再度読
み出した際にも、同一のデータが読み出すことが可能と
なり、データのスクランブルを行っていることの特定が
困難となる。
しデータ２−５は、アドレスバス２−１の値に対応した
スクランブルが行われるため、同一のアドレスを再度読
み出した際にも、同一のデータが読み出すことが可能と
なり、データのスクランブルを行っていることの特定が
困難となる。
【００５３】また、外部にデータの出力を行うのは、外
部クロック２−８が16回入力され、カウンタ２−１１
が"0"となった時点になるため、アドレスごとでの読み
出しデータが変化する点は同一となる。
部クロック２−８が16回入力され、カウンタ２−１１
が"0"となった時点になるため、アドレスごとでの読み
出しデータが変化する点は同一となる。
【００５４】この点においても、データスクランブルを
行っていることの特定が困難になる。
行っていることの特定が困難になる。
【００５５】なお、本実施の形態においては、レジスタ
２−２のレジスタには、16ビットバス幅のアドレスの下
位4ビットを格納した場合を例にとって説明したが、こ
れは何ビットでも構わない。
２−２のレジスタには、16ビットバス幅のアドレスの下
位4ビットを格納した場合を例にとって説明したが、こ
れは何ビットでも構わない。
【００５６】
【発明の効果】上述のように、本発明の半導体装置によ
れば、内部に搭載した不揮発メモリのデータ書き換えが
正常に終了した後に、セキュリティービットへのデータ
書き込みを行うことにより、メモリライタを用いての不
揮発メモリ内部に格納されたプログラムデータの読み出
しスクランブルが可能となる。さらに、メモリライタは
従来と同様の構成を採用することができることも極めて
効果的である。
れば、内部に搭載した不揮発メモリのデータ書き換えが
正常に終了した後に、セキュリティービットへのデータ
書き込みを行うことにより、メモリライタを用いての不
揮発メモリ内部に格納されたプログラムデータの読み出
しスクランブルが可能となる。さらに、メモリライタは
従来と同様の構成を採用することができることも極めて
効果的である。
【００５７】以上のように本発明の技術の実用的価値は
大きい。
大きい。
【図１】本発明の実施の形態における半導体装置の構成
図
図
【図２】同実施の形態におけるデータスクランブル回路
図
図
【図３】同実施の形態におけるデータスクランブル回路
の動作例を示す図
の動作例を示す図
【図４】従来の半導体装置の構成を示すブロック図
１-１、４-１ 不揮発メモリ １-２、２-５、４-４ データバス １-３ セキュリティービット １-４、２-２、２-６ レジスタ １-５ データスクランブル回路 ２-１、４-３、４-６ アドレスバス ２-３ 減算器 ２-４ 比較器 ２-７ 乱数発生回路 ２-８ 外部クロック ２-９ 出力制御回路 ２-１０ 制御信号 ２-１１ 外部出力データ ４-２ ＣＰＵ ４-５ メモリライタ
Claims (2)
- 【請求項１】 不揮発メモリを搭載した半導体装置にお
いて、 前記不揮発メモリ内にデータ保護用のセキュリティービ
ットと、 前記セキュリティービットの内容を記憶する記憶装置
と、 前記記憶装置の内容が書き込み状態であれば、前記不揮
発メモリの読み出しデータのスクランブルを行う回路
と、を有することを特徴とする半導体装置。 - 【請求項２】 前記スクランブル回路は、 前記不揮発メモリへの読み出しアドレスの一部を記憶す
る第一の記憶装置と、 前記第一の記憶装置の値を減算し、再び前記第一記憶装
置に格納する減算回路と、 前記第一の記憶装置の値が”０”であるか否かを判断す
る判断手段と、 前記不揮発メモリの読み出しデータを記憶する第二の記
憶装置と、 前記第二の記憶装置の値をもとに乱数を発生し、再び前
記第二の記憶装置に記憶する乱数発生回路と、 前記判断手段によって、前記第一の記憶装置の値が”
０”であると判断された場合には、前記第二の記憶装置
の値を格納する第三の記憶装置と、 前記カウンタの値が”０”であると判断された場合に
は、前記第三の記憶装置の値を外部に出力する出力制御
回路と、を有することを特徴とするスクランブル回路を
有する、請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211063A JP2002024090A (ja) | 2000-07-12 | 2000-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211063A JP2002024090A (ja) | 2000-07-12 | 2000-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002024090A true JP2002024090A (ja) | 2002-01-25 |
Family
ID=18707237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211063A Pending JP2002024090A (ja) | 2000-07-12 | 2000-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002024090A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663920B2 (en) | 2006-08-09 | 2010-02-16 | Megachips Corporation | Memory system and data reading and generating method |
| JP7361382B2 (ja) | 2020-01-22 | 2023-10-16 | 株式会社アクセル | 不揮発性記憶装置 |
-
2000
- 2000-07-12 JP JP2000211063A patent/JP2002024090A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663920B2 (en) | 2006-08-09 | 2010-02-16 | Megachips Corporation | Memory system and data reading and generating method |
| JP7361382B2 (ja) | 2020-01-22 | 2023-10-16 | 株式会社アクセル | 不揮発性記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7296128B2 (en) | Nonvolatile memory with error correction for page copy operation and method thereof | |
| JP4063615B2 (ja) | 不揮発性メモリおよびその書き込み処理方法 | |
| US6216251B1 (en) | On-chip error detection and correction system for an embedded non-volatile memory array and method of operation | |
| US5295108A (en) | Electrically erasable and programmable read only memory device with simple controller for selecting operational sequences after confirmation | |
| US7623379B2 (en) | Semiconductor integrated circuit device and non-volatile memory system using the same | |
| US5826007A (en) | Memory data protection circuit | |
| KR940002754B1 (ko) | 반도체 집적회로 장치의 제어방법 | |
| JP3209733B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2005063442A (ja) | メモリコントローラとそれを備えるスマートカード、およびメモリのデータ読出し動作制御方法 | |
| KR19990083409A (ko) | 비휘발성기억소자및그제어방법 | |
| JP2004039127A (ja) | 不揮発性半導体記憶装置およびその書き換え禁止制御方法 | |
| US6320791B1 (en) | Writing apparatus for a non-volatile semiconductor memory device | |
| JP3542637B2 (ja) | 電流測定方法及びマイクロコントローラシステム | |
| JPWO2006040798A1 (ja) | 半導体集積回路装置および電子システム | |
| JP2012155363A (ja) | 半導体装置 | |
| JP3815718B2 (ja) | 半導体記憶装置および情報機器 | |
| JP4064703B2 (ja) | 半導体記憶装置 | |
| JP2004526260A (ja) | 不揮発性メモリの部分読み出し保護装置および方法 | |
| JP2002024090A (ja) | 半導体装置 | |
| JP2005050393A (ja) | 半導体装置およびその故障検出方法 | |
| JP2002244932A (ja) | 制御装置 | |
| JP3924568B2 (ja) | フラッシュメモリにおけるデータアクセス制御方法、データアクセス制御プログラム | |
| JP2000181802A (ja) | 半導体記憶装置 | |
| KR100223264B1 (ko) | 플래쉬 메모리 셀의 소거확인 방법 | |
| JPH11176174A (ja) | 不揮発性メモリの書き込み回路および不揮発性メモリ |