JPS5987683A - スワツプ方式のバツフアストレイジの制御方法 - Google Patents
スワツプ方式のバツフアストレイジの制御方法Info
- Publication number
- JPS5987683A JPS5987683A JP57197327A JP19732782A JPS5987683A JP S5987683 A JPS5987683 A JP S5987683A JP 57197327 A JP57197327 A JP 57197327A JP 19732782 A JP19732782 A JP 19732782A JP S5987683 A JPS5987683 A JP S5987683A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、スワップ方式のバッフアメ１〜レイジの制御
力法に関し、バソファスｌ Ｉ／−（ジからメインメモ
リ・イジへのデータスト−１時に障害が発生したらスト
アデータを故意に破壊しよ・）とするものである。
力法に関し、バソファスｌ Ｉ／−（ジからメインメモ
リ・イジへのデータスト−１時に障害が発生したらスト
アデータを故意に破壊しよ・）とするものである。
技術の背景
電子計算機におけるデータ処理は、メインストレイジ（
主記憶）の全データを均等に使うことは希で、一時的に
限れば一部のデータを繰り返し１リエ用するケースが多
い。そこで最近使用したデータはその都度ノインスｉ−
レ・ＣジにスＩ・ア・Ｕず、別の小容量のストレイジに
蓄えておくと都合が良い。これがスワップ方式のバッフ
ァストレイジであり、メインストレイシから新たなデー
タをバッファストシ・イジに格納する動作はノ、−ブ・
・インリ′イクルで行われ、また逆方向の格納動作はム
ーブ・アウトν・イクルで行われる。
主記憶）の全データを均等に使うことは希で、一時的に
限れば一部のデータを繰り返し１リエ用するケースが多
い。そこで最近使用したデータはその都度ノインスｉ−
レ・ＣジにスＩ・ア・Ｕず、別の小容量のストレイジに
蓄えておくと都合が良い。これがスワップ方式のバッフ
ァストレイジであり、メインストレイシから新たなデー
タをバッファストシ・イジに格納する動作はノ、−ブ・
・インリ′イクルで行われ、また逆方向の格納動作はム
ーブ・アウトν・イクルで行われる。
従来技術と問題点
かかるスワップ方式のバッファストレイジでは、スワッ
プ動作のスト−ｒサーイクルに影響する障害が発生して
も、そのストアアドレスが必ずしもその時実行ｔｐのプ
ログラムで使用されているアＩルス空間と一致するとは
限らないので、ソフトウェアに通知しても簡単には処理
できない。例えばバツファストレイシにないデータを使
用するためにハッファストレイジ上から不要なデータを
メ、インストレイジ側に追い出し、代りに必要なデータ
をメインストレインから取り込む場合、ソフトウェアは
メインスｉ・レインの追出し先アドレスとは関係のない
アドレス空間で動いているため、追い出しデータにエラ
ーが検出されたことをソフトウェアに通知しても適切な
処置がなされない。
プ動作のスト−ｒサーイクルに影響する障害が発生して
も、そのストアアドレスが必ずしもその時実行ｔｐのプ
ログラムで使用されているアＩルス空間と一致するとは
限らないので、ソフトウェアに通知しても簡単には処理
できない。例えばバツファストレイシにないデータを使
用するためにハッファストレイジ上から不要なデータを
メ、インストレイジ側に追い出し、代りに必要なデータ
をメインストレインから取り込む場合、ソフトウェアは
メインスｉ・レインの追出し先アドレスとは関係のない
アドレス空間で動いているため、追い出しデータにエラ
ーが検出されたことをソフトウェアに通知しても適切な
処置がなされない。
発明の目的
本発明は、バッファストレイジからメインストレインへ
のストアサイクルでエラーを検出したらストアデータを
故意に誤らせるだけで後続処理は続行し、エラー処理は
その後に委ねようとするものである。
のストアサイクルでエラーを検出したらストアデータを
故意に誤らせるだけで後続処理は続行し、エラー処理は
その後に委ねようとするものである。
発明の構成
本発明は、ハソファストレイジの記憶データの一部をメ
インメモリへ戻してその空いた記憶領域に新データを格
納するスワップ方式のパッファスｌ−レイシの制御方法
において、該バッファストレイジからメインストレイン
へのストアーリ・イクルで障害が発生したときはストア
データを修正不可能に破壊して該メインストレイシにス
トアし、その後該データがメインストＬ・イジから読出
されたときエラー処理することを特徴とするが、以下図
示の実施例を参照しながらこれをｆｆｆ細に説明する。
インメモリへ戻してその空いた記憶領域に新データを格
納するスワップ方式のパッファスｌ−レイシの制御方法
において、該バッファストレイジからメインストレイン
へのストアーリ・イクルで障害が発生したときはストア
データを修正不可能に破壊して該メインストレイシにス
トアし、その後該データがメインストＬ・イジから読出
されたときエラー処理することを特徴とするが、以下図
示の実施例を参照しながらこれをｆｆｆ細に説明する。
発明の実施例
図面は本発明の一実施例を示すブロック図で、ｌはバッ
ファスＩ・レイン（ＢＳ） 、２は誤り＾１１符号（Ｅ
ＣＣ）発生回路、３はストアデータ（Ｓ Ｄ）レジスタ
、４はメインストレイシ（ＭＳ）、５はフェッチデータ
（ＦＤ）レジスタ、６はシングルエラーニＩレクＩ−（
ＳＥＣ）／ダブルエラーディテクト（Ｄ Ｅ Ｄ）型の
ＥＣＣ回路、７．８は排１１目的論理和（ＦＯＲ）ゲー
トである。ＢＳＩから続出されたストアデータはレジス
タ３に一時蓄積されるが、そのときＥ ＣＣ発生回ｖ１
）２による誤り訂正符号ＥｅＣが付加される。ＥＯＲゲ
ート７．８は正常時にはエラー検出信号Ｅ、ＲＲが０で
スルー状態であるから、レジスタ３内のデータＳＤはそ
のままＭＳ４にストアされる。一方、ＭＳ４から読出さ
れたデータＦＤはレジスタ５、■？、ＣＣ回路６を通し
てＢＳＩにフェッチされるが、この際ＥＣＣ回路６は１
ビツトの娯りは酊正し、２ビシＩ・以上の誤りは修正不
可能なエラーとしてプログラムに通知する。
ファスＩ・レイン（ＢＳ） 、２は誤り＾１１符号（Ｅ
ＣＣ）発生回路、３はストアデータ（Ｓ Ｄ）レジスタ
、４はメインストレイシ（ＭＳ）、５はフェッチデータ
（ＦＤ）レジスタ、６はシングルエラーニＩレクＩ−（
ＳＥＣ）／ダブルエラーディテクト（Ｄ Ｅ Ｄ）型の
ＥＣＣ回路、７．８は排１１目的論理和（ＦＯＲ）ゲー
トである。ＢＳＩから続出されたストアデータはレジス
タ３に一時蓄積されるが、そのときＥ ＣＣ発生回ｖ１
）２による誤り訂正符号ＥｅＣが付加される。ＥＯＲゲ
ート７．８は正常時にはエラー検出信号Ｅ、ＲＲが０で
スルー状態であるから、レジスタ３内のデータＳＤはそ
のままＭＳ４にストアされる。一方、ＭＳ４から読出さ
れたデータＦＤはレジスタ５、■？、ＣＣ回路６を通し
てＢＳＩにフェッチされるが、この際ＥＣＣ回路６は１
ビツトの娯りは酊正し、２ビシＩ・以上の誤りは修正不
可能なエラーとしてプログラムに通知する。
以上の動作は従来と同様であるが、本例ではストアサイ
クルでエラーまたは障害が検出され“ζもそれをプログ
ラムには通知せず、ストアデータを故意に２ビット誤ら
せてＭＳ４にスＩ−ｉ”する。具体的にはエラー検出信
号ＥＲＲのレベルをｌにし、ＥＯＩ？ケー１−７．８で
スＩ・子データ中の２ビットを反転するく故意に誤らせ
る）。この２ビット誤りは次に同じデータがＭＳ４から
読出され、る場合にしか判らないが、このことば格別問
題にはならない。そしてこのとき庄っ′ζいたプログラ
ムは、エラーが通知されないからストップすることはな
く、そのま＼ステップを進めて動作は継続する。
クルでエラーまたは障害が検出され“ζもそれをプログ
ラムには通知せず、ストアデータを故意に２ビット誤ら
せてＭＳ４にスＩ−ｉ”する。具体的にはエラー検出信
号ＥＲＲのレベルをｌにし、ＥＯＩ？ケー１−７．８で
スＩ・子データ中の２ビットを反転するく故意に誤らせ
る）。この２ビット誤りは次に同じデータがＭＳ４から
読出され、る場合にしか判らないが、このことば格別問
題にはならない。そしてこのとき庄っ′ζいたプログラ
ムは、エラーが通知されないからストップすることはな
く、そのま＼ステップを進めて動作は継続する。
その後上記の２ビツトエラーを起し′ζストアした該デ
ータがＭＳ４から続出されると（これは何時だか分らな
いが、か−るプログラムが走ったとき、である） 、Ｅ
ＣＣ回路６は上記の２ビット誤りを検出する。このフェ
ッチサイクルにおいてプログラムが使用し−でいるアド
レス空間は該２ピツｌ−誤りのあるデータの格納アドレ
ス空間に閣するものであるからエラー処理は容易である
。このエラーはＥＣＣでは修正不可能なものであるから
、エラー処理は当該空間を切り離し、これを使用し′ζ
いるジョブを落とす、等のことになる。
ータがＭＳ４から続出されると（これは何時だか分らな
いが、か−るプログラムが走ったとき、である） 、Ｅ
ＣＣ回路６は上記の２ビット誤りを検出する。このフェ
ッチサイクルにおいてプログラムが使用し−でいるアド
レス空間は該２ピツｌ−誤りのあるデータの格納アドレ
ス空間に閣するものであるからエラー処理は容易である
。このエラーはＥＣＣでは修正不可能なものであるから
、エラー処理は当該空間を切り離し、これを使用し′ζ
いるジョブを落とす、等のことになる。
尚、本例ではダブルエラー検出のＥＣＣｌ１Ｔｌ路６を
用いているのでゲー１−７．８で２ビット誤りを生じさ
せ−ζいるが、エラー検出の構成がこれと異なる場合に
はその構成に合わせたデータ破壊を行なう。例えば単純
にバイト単位でパリティピットを伺加するシステムでは
スト′１データにｌビット誤りを生じさ−Ｕるだけで足
りる。
用いているのでゲー１−７．８で２ビット誤りを生じさ
せ−ζいるが、エラー検出の構成がこれと異なる場合に
はその構成に合わせたデータ破壊を行なう。例えば単純
にバイト単位でパリティピットを伺加するシステムでは
スト′１データにｌビット誤りを生じさ−Ｕるだけで足
りる。
発明の効果
以上述べたように本発明によれば、スワップ方式のバッ
ファストレ・イジを使用する電子計算機システムにおい
て、バッファストし・ｆジからメインストレインへのデ
ータストア時に障害が生じても、そのエラー処理は次に
同じデータがメインストレイジから取り出される際にな
されるので、差し当って動作に支障はなくまたエラー処
理が簡単になる。
ファストレ・イジを使用する電子計算機システムにおい
て、バッファストし・ｆジからメインストレインへのデ
ータストア時に障害が生じても、そのエラー処理は次に
同じデータがメインストレイジから取り出される際にな
されるので、差し当って動作に支障はなくまたエラー処
理が簡単になる。
図面は本発明の一実施例を示ずフ１トソク図である。
図中、１はバソファストレイジ、４はメインストレイジ
、６はＦＣＣ回路、７，８はス１−アデータ破壊用のゲ
ート回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
、６はＦＣＣ回路、７，８はス１−アデータ破壊用のゲ
ート回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- バソファストレイシの記憶データの一部をメインメモリ
へ戻してその空いた記１．Ｏ領威に新データを格納する
スワップ方式のバッファストレイジの制御方法において
、該バッファストし・イジからメ・インストし・イジー
＼のストア・す′イクルご障害が発しトしたときはスト
アデータを修正不可能に破１％ Ｌ、で該メインスＩ・
し・イジにストアし、その１！ｊ、該データがメインス
トレイシから読出されたときエラー処理することを特徴
とするスワップ方式のハ・ノファス１−レ・イジの制御
力法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197327A JPS5987683A (ja) | 1982-11-10 | 1982-11-10 | スワツプ方式のバツフアストレイジの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197327A JPS5987683A (ja) | 1982-11-10 | 1982-11-10 | スワツプ方式のバツフアストレイジの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987683A true JPS5987683A (ja) | 1984-05-21 |
| JPS6153745B2 JPS6153745B2 (ja) | 1986-11-19 |
Family
ID=16372617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197327A Granted JPS5987683A (ja) | 1982-11-10 | 1982-11-10 | スワツプ方式のバツフアストレイジの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08286977A (ja) * | 1995-04-14 | 1996-11-01 | Kofu Nippon Denki Kk | ストアインキャッシュの障害処理システム |
-
1982
- 1982-11-10 JP JP57197327A patent/JPS5987683A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08286977A (ja) * | 1995-04-14 | 1996-11-01 | Kofu Nippon Denki Kk | ストアインキャッシュの障害処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153745B2 (ja) | 1986-11-19 |
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