JP2000112830A - メモリシステム、コンピュ―タシステムおよびデ―タ・ブロック中のビットエラ―を訂正する方法 - Google Patents

メモリシステム、コンピュ―タシステムおよびデ―タ・ブロック中のビットエラ―を訂正する方法

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JP2000112830A
JP2000112830A JP11270284A JP27028499A JP2000112830A JP 2000112830 A JP2000112830 A JP 2000112830A JP 11270284 A JP11270284 A JP 11270284A JP 27028499 A JP27028499 A JP 27028499A JP 2000112830 A JP2000112830 A JP 2000112830A
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ロバート・サイファ
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Abstract

(57)【要約】 【課題】 複数のサブブロックを含んでいるデータ・ブ
ロック内のエラーを訂正するために必要なチェックビッ
トの数を少なくすること。 【解決手段】 データ・ブロックは複数のサブブロック
を含んでいる。各サブブロックは、サブブロック内のビ
ットエラーの存在を検出するために使用されるサブブロ
ック・チェックビットを含んでいる。複合サブブロック
が生成されるが、これは各サブブロックのビットの列方
向の排他的論理和である。複合サブブロックは格納され
ず、計算専用に使用される。複数の複合チェックビット
は、複合サブブロック内のビットエラーのビット位置を
検出するために使用される。データ・ブロック内にビッ
トエラーが発生した場合、サブブロック・チェックビッ
トを使用してエラーの発生したサブブロックが検出され
る。複合チェックビットは、複合サブブロックのどのビ
ット位置にエラーがあるかを決定するために使用され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エラー訂正に関
し、より詳細にはコンピュータ・メモリ・システム中の
ビットエラーを訂正するエラーコードに関する。
【０００２】
【従来の技術】電子システム中では一般に、伝送エラー
や記憶エラーなどのデータのエラーを検出および／また
は訂正するためにエラーコードが使用されている。たと
えば、エラーコードは、電話回線、無線送信機、または
コンパクト・ディスク・レーザを介して伝送されたデー
タ内のエラーを検出し訂正するために使用される。エラ
ーコードの別の一般的な用途は、コンピュータ・システ
ムのメモリ中に格納されたデータ内のエラーを検出し訂
正することである。たとえば、１つまたは複数のメモリ
・デバイスにデータを格納する前にエラー訂正ビットま
たはチェックビットがデータに対して生成される。デー
タがメモリ・デバイスから読み出されるとき、チェック
ビットを使用して、データ内のエラーを検出または訂正
することができる。エラーは、コンピュータ・システム
内の欠陥コンポーネントまたはノイズによって持ち込ま
れることがある。欠陥コンポーネントには、欠陥メモリ
・デバイスや、またはコンピュータ・システム内のデバ
イス間のデータ経路の故障、例えば故障したピンなどが
考えられる。
【０００３】ハミング符合は一般に使用されるエラーコ
ードの１つである。ハミング符合内のチェックビットは
データ・ビットの一部分に対するパリティ・ビットであ
る。各チェックビットはデータ・ビットの一意のサブセ
ットに対するパリティを与える。エラーが発生した場
合、すなわち１つまたは複数のビットが状態を変更した
場合、１つまたは複数のシンドローム・ビットがアサー
トされることになる（エラーは符号によってカバーされ
るエラーのクラス内に入ると仮定する）。一般に、シン
ドローム・ビットは、チェックビットを再生成し、再生
成されたチェックビットを元のチェックビットと比較す
ることによって生成される。再生成されたチェックビッ
トが元のチェックビットと異なる場合には、エラーが発
生しており、１つまたは複数のシンドローム・ビットが
アサートされることになる。どのシンドローム・ビット
がアサートされるかということも、状態を変更したデー
タ・ビットを決定しするために使用でき、エラーの訂正
が可能になる。たとえば、１つのデータ・ビットが状態
を変更した場合、このデータ・ビットは１つまたは複数
のチェックビットを変更することになる。各データ・ビ
ットはチェックビットの一意のグループに寄与するの
で、変更されたチェックビットは状態を変更したデータ
・ビットを識別することができる。エラーは、エラーと
識別されたビットを反転させることによって訂正され
る。
【０００４】ハミング符合の一般的な用途の１つは、デ
ータ・グループ内の単一ビットエラーを訂正することで
ある。一般に、ｋをチェックビット数、ｎをデータ・ビ
ット数とチェックビット数の和として、２k-1 がｎに等
しいかまたはそれよりも大きくなるように、チェックビ
ットの数は十分に大きくなければならない。したがっ
て、６４ビット・データ・ブロックに対して単一エラー
訂正ハミング符合を形成するためには７つのチェックビ
ットが必要である。単一エラー訂正ハミング符合は単一
エラーを検出し訂正することができる。符号のエラー検
出能力は追加のチェックビットを加えることによって高
められる。追加のチェックビットを使用することによ
り、ハミング符合は二重ビットエラーを検出し、単一ビ
ットエラーを訂正することができるようになる。ハミン
グ符合のデータ検出能力を高めるためにビットを追加す
ることは拡張ハミング符合と呼ばれる。
【０００５】ハミング符合など単一エラー訂正符号で
は、複数のビットのエラーにより１つまたは複数のシン
ドロームが非ゼロになることがある。ただし、複数のビ
ットエラーは、誤って異なるビット位置で単一ビットエ
ラーとみなされることがある。たとえば、６つのチェッ
クビットを持つ単一エラー訂正ハミング符合では、１つ
のビットのエラーにより２つのチェックビットが状態を
変更することがある。別のビットエラーにより他の２つ
のチェックビットが状態を変更することがある。したが
って、これら２つのエラーが発生した場合、４つのチェ
ックビットが状態を変更することになる。残念ながら、
さらに別のビット位置の１ビットのエラーによりこれら
同じ４つのチェックビットが状態を変更することがあ
る。エラー訂正手順は、４つのチェックビットすべてに
影響を及ぼすビットが状態を変更したと仮定して、その
データ・ビットを反転させる。このチェックビットの変
化が実際に２つのビットエラーによって生じたのであれ
ば、エラー訂正手順は非エラービットを反転させる。し
たがって、エラー訂正手順はより多くのエラーを生じさ
せ、誤ってデータにエラーがないことを示すことがあ
る。
【０００６】この問題は拡張パリティ・ビットを追加す
ることによって解決される。データがメモリから読み取
られるとき、チェックビットおよび拡張パリティ・ビッ
トが再生成され、元のチェックビットおよび元の拡張パ
リティ・ビットと比較される。再生成されたチェックビ
ットが元のチェックビットと異なる場合には、拡張パリ
ティ・ビットを使用して、発生したビットエラーが１つ
であるか２つであるかを決定することができる。１つの
エラーが発生した場合には、再生成された拡張パリティ
・ビットは元の拡張パリティ・ビットと異なる。２つの
エラーが発生した場合には、再生成された拡張パリティ
・ビットは元の拡張パリティ・ビットと同じになる。１
つまたは複数のチェックビットが状態を変更し、再生成
された拡張パリティ・ビットが異なる場合には、単一ビ
ットエラーが発生しており、訂正される。あるいは、１
つまたは複数のチェックビットが状態を変更し、拡張パ
リティ・ビットが同じ場合には、２つのビットエラーが
検出され、訂正は行われない。後者の場合、訂正不能エ
ラーがコンピュータ・システム内のメモリ・コントロー
ラまたは他のコンポーネントに報告される。論理グルー
プ中の３つ以上のビットエラーは、エラー訂正符号によ
って対処されるエラーのクラスに入らないことに留意さ
れたい。したがって、３つ以上のエラーは検出されない
か、またはエラー訂正符号がエラーを単一ビットエラー
と解釈し、エラーでないデータ・ビットを反転させるこ
とがある。
【０００７】パリティ検査はエラー検出のために一般に
使用される技法である。パリティ・ビットまたはチェッ
クビットはデータ・ビットのグループに加えられる。チ
ェックビットは、データ・ビット・グループ内のアサー
トされるデータ・ビットの数に応じてアサートされるこ
とがある。偶数パリティが使用される場合には、パリテ
ィ・ビットは、データ・ビットとチェックビットとを含
んでいるアサートされるビットの合計数を偶数に等しく
する。奇数パリティが使用される場合には、パリティ・
ビットは、データ・ビットとチェックビットとを含んで
いるアサートされるビットの合計数を奇数にする。パリ
ティ検査は、奇数個のエラーを検出する場合に有効であ
る。ただし、偶数個のエラーが発生した場合には、パリ
ティ検査はエラーを検出しない。
【０００８】エラーコードの一般的な用途の１つは、コ
ンピュータ・メモリ・システムのキャッシュ中に格納さ
れたデータのビットエラーを検出し訂正することであ
る。一般に、キャッシュは、プロセッサと比較的遅いメ
モリ・デバイスとの間のバッファである。キャッシュは
一般に、メイン・メモリよりも小形で高速であり、プロ
セッサが最後にアクセスしたデータを格納する。コンピ
ュータ・プログラムの反復性のために、プロセッサは、
メモリ中の他の情報よりも最後にアクセスされた情報に
アクセスする可能性が高い。したがって、最後に使用さ
れたデータをより高速のキャッシュ中に格納することに
より、データの平均アクセス時間を短縮することができ
る。データのアクセス時間を短縮すると、プロセッサが
メモリからのデータを待っている時間が短縮され、した
がってプロセッサの全体的な速度が高くなる。
【０００９】次に図１を参照すると、キャッシュを実装
するコンピュータ・システムの一部分が示されている。
コンピュータ・システム１００は、プロセッサ１０２、
キャッシュ１０４、メモリ・コントローラ１０６、およ
びシステム・メモリ１０８を含んでいる。コンピュータ
・システム１００の他の部分は簡単のために省略されて
いる。プロセッサ１０２はキャッシュ１０４に接続され
ている。キャッシュ１０４はメモリ・コントローラ１０
６に接続されており、メモリ・コントローラ１０６はシ
ステム・メモリ１０８に接続されている。図１のコンピ
ュータ・システムは例示のためのものにすぎないことに
留意されたい。プロセッサ、キャッシュおよびシステム
・メモリの他の構成が考えられる。
【００１０】プロセッサ１０２は、プロセッサ・バス１
１０上でメモリ読取り要求を開始することによってシス
テム・メモリ１０８にデータを要求する。キャッシュ１
０４は、メモリ読取り要求を受け取り、要求されたデー
タがキャッシュ中に格納されているかどうかを決定す
る。要求されたデータがキャッシュ中に格納されている
場合、キャッシュ１０４はデータをプロセッサ１０２に
供給する。あるいは、要求されたデータがキャッシュ中
に格納されていない場合、キャッシュ１０４はデータを
読み取るようメモリ・コントローラ１０６に対してメモ
リ読取り要求を開始する。１つの例では、メモリ・コン
トローラ１０６はシステム・メモリ１０８のデータにア
クセスし、データをキャッシュ１０４中に格納し、キャ
ッシュ１０４はデータをプロセッサ１０２に供給する。
あるいは、メモリ・コントローラ１０６からのデータ
は、キャッシュ１０４へのデータの格納と並行してプロ
セッサ１０２に搬送される。プロセッサ１０２がキャッ
シュ１０４中に格納されたデータに書込みを行う場合、
コヒーレンシを維持するためのいくつかの技法が実施さ
れる。たとえば、データがキャッシュ１０４およびメモ
リ１０８の両方に書き込まれることもあり、データがキ
ャッシュ１０４中で無効にされ、メモリ１０８中のみに
書き込まれることもある。コンピュータ・システム１０
０の上記の操作は、例示のためのものにすぎず、特許請
求の範囲を限定するものではない。
【００１１】
【発明が解決しようとする課題】コンピュータ・システ
ムの共通の設計目標はエラーの検出と訂正に使用される
チェックビットの数を少なくすることである。チェック
ビットは、システムが処理するデータ量を増加させ、そ
のためメモリコンポーネント、データ・パス、その他の
回路の数が増加する。さらに、ビット数が増加するとエ
ラー発生の確率が高くなる。チェックビットはエラーを
検出可能かつ／または訂正可能にするが、システム内の
データ・ビット数が増加するとエラーの発生する確率が
高くなる。少なくとも以上の理由で、所与のレベルのエ
ラー検出および／または訂正に対してチェックビットの
数を少なくすることが望ましい。
【００１２】
【課題を解決するための手段】本発明は、複数のサブブ
ロックを含んでいるデータ・ブロック内のエラーを訂正
するために必要なチェックビットの数を少なくするもの
である。各サブブロックは、サブブロック内のビットエ
ラーの存在を検出するために使用されるサブブロック・
チェックビットを含んでいる。複合サブブロックが生成
されるが、これは各サブブロックのビットの列方向の排
他的論理和である。言い換えれば、複合サブブロックの
第１のビットはサブブロックの第１の列位置にあるすべ
てのビットの排他的論理和である。複合サブブロックの
第２のビットは、サブブロックの第２の列位置にあるす
べてのビットの排他的論理和である。以下同様である。
１つの実施態様では、複合サブブロックは格納されず
に、計算専用に使用される。複合サブブロック内のエラ
ーのビット位置を検出するために、複数の複合チェック
ビットが生成される。データ・ブロック内にビットエラ
ーが発生した場合、サブブロック・チェックビットはエ
ラーの発生したサブブロックを検出するために使用され
る。複合チェックビットは、複合サブブロックのどのビ
ット位置にエラーがあるかを決定するために使用され
る。複合サブブロックのエラービット位置もまた、サブ
ブロック・チェックビットによって識別されたサブブロ
ック内のエラービットのビット位置を識別する。したが
って、サブブロックおよびサブブロック内のビット位置
は、サブブロック・チェックビットと複合チェックビッ
トを使用して検出することができる。
【００１３】広く言えば、本発明は、データ・ブロック
内のビットエラーを訂正する方法であって、データ・ブ
ロックをそれぞれ複数のビット位置を含んでいる複数の
サブブロックに分割するステップと、第１のサブブロッ
ク内のエラーを検出するように構成された第１のサブブ
ロック・チェックビットを第１のサブブロックに対して
生成するステップと、各ビットが複数のサブブロック内
のビット位置に対応する複合サブブロックを生成するス
テップと、複合サブブロック内のビットエラーを検出し
て位置を突き止めるように構成された複合チェックビッ
トを複合サブブロックに対して生成するステップと、第
１のサブブロック・チェックビットを使用して第１のサ
ブブロック内のエラービットを検出し、複合チェックビ
ットを使用してエラービットのビット位置を決定するス
テップと、エラービットを反転させるステップとを含ん
でいる方法である。
【００１４】本発明はさらに、データ・ブロック内のビ
ットエラーを訂正するコンピュータ・メモリを提供す
る。コンピュータ・メモリは１つまたは複数の記憶デバ
イス、および１つまたは複数の記憶デバイスに接続され
たエラー訂正回路を含んでいる。１つまたは複数の記憶
デバイスは複数のデータ・ブロックのサブブロックを格
納するように構成される。サブブロックの各々は複数の
ビット位置を含んでいる。エラー訂正回路は、データ・
ブロックを受け取り、サブブロックの各々に対してサブ
ブロック・チェックビットを生成し、複合サブブロック
を生成し、複合サブブロック内のエラービットのビット
位置を検出するために複合チェックビットを生成するよ
うに構成されている。サブブロック・チェックビットお
よび複合チェックビットは１つまたは複数の記憶デバイ
ス中に格納される。エラービットを持つデータ・ブロッ
クが１つまたは複数の記憶デバイスから読み取られたと
き、エラー訂正回路はサブブロック・チェックビットを
使用して、エラービットを含んでいるサブブロックを決
定し、複合チェックビットを使用して、エラービットを
含んでいるサブブロック内のエラービットのビット位置
を決定する。
【００１５】本発明はさらに、データ・ブロック内のビ
ットエラーを訂正するキャッシュを提供する。キャッシ
ュは１つまたは複数の記憶デバイス、および１つまたは
複数の記憶デバイスに結合されたエラー訂正回路を含ん
でいる。１つまたは複数の記憶デバイスは、データ・ブ
ロックの複数のサブブロックを格納するように構成され
ている。サブブロックの各々は複数のビット位置を含ん
でいる。エラー訂正回路は、データ・ブロックを受け取
り、サブブロックの各々に対してサブブロック・チェッ
クビットを生成し、複合サブブロックを生成し、複合サ
ブブロック内のエラービットのビット位置を検出するた
めに複合チェックビットを生成するように構成されてい
る。サブブロック・チェックビットおよび複合チェック
ビットは１つまたは複数の記憶デバイス中に格納され
る。エラービットを持つデータ・ブロックが１つまたは
複数の記憶デバイスから読み取られたとき、エラー訂正
回路はサブブロック・チェックビットを使用して、エラ
ービットを含んでいるサブブロックを決定し、複合チェ
ックビットを使用してエラービットを含んでいるサブブ
ロック内のエラービットのビット位置を決定する。
【００１６】
【発明の実施の形態】本発明の他の目的および利点は添
付の図面を参照しながら以下の詳細な説明を読めば明ら
かになろう。
【００１７】本発明は、各種の変更および代替形態が可
能であるが、その特定の実施形態を例として図面に示
し、本明細書で詳細に説明する。ただし、その図面およ
び詳細な説明は本発明を開示した特定の形態に限定する
ものではなく、本発明は、首記の請求の範囲に定義され
ている本発明の精神および範囲内に入るすべての変更形
態、同等形態、および代替形態を包含するものであるこ
とを理解されたい。
【００１８】図２に、本発明の１つの実施形態によるキ
ャッシュ１０４のブロック図が示されている。例示の実
施形態では、キャッシュ１０４は、記憶ユニット（記憶
デバイス）２０２、エラー訂正ユニット２０６、キャッ
シュ・コントローラ２０８を含んでいる。キャッシュ２
０２の他の部分は簡単のために省略されている。記憶ユ
ニット２０２は複数のエントリ２０４Ａ〜２０４Ｘを含
んでいる。参照番号と後続の英文字で示されるコンポー
ネントは、集合的に参照番号によってのみ呼ばれること
がある。たとえば、キャッシュ・エントリ２０４Ａ〜２
０４Ｘはキャッシュ・エントリ２０４と呼ばれることが
ある。一般に、キャッシュ・コントローラ２０８は、プ
ロセッサ１０２からメモリ・アクセス要求を受け取り、
要求されたデータが記憶ユニット２０２にあるかどうか
を決定するように構成されている。メモリ・アクセスが
読取り要求であり、要求されたデータが記憶ユニット２
０２中に格納されている場合、キャッシュ・コントロー
ラ２０８は要求されたデータを出力するよう記憶ユニッ
ト２０２に制御信号を送る。要求されたデータはエラー
訂正ユニット２０６に供給され、エラー訂正ユニット２
０６はデータ内の１つまたは複数のビットエラーを検出
し訂正する。あるいは、要求されたデータが記憶ユニッ
ト２０２にない場合、キャッシュ・コントローラ２０８
は、データの要求をメモリ・コントローラ１０６に送る
ように構成されている。データが受け取られたとき、デ
ータはエラー訂正ユニット２０６に供給される。エラー
訂正ユニット２０６はデータとともに記憶ユニット２０
２中に格納される複数のチェックビットを生成する。す
べてのエントリが現在占有されている場合、キャッシュ
・コントローラ２０８は従来のいくつかのアルゴリズム
のうちの１つを使用して、新しいデータが上書きするエ
ントリを決定する。たとえば、キャッシュ・コントロー
ラ２０８は、記憶ユニット２０２の最近最も使用されて
いないエントリを上書きすることがある。
【００１９】メモリ・アクセスが書込み要求であり、要
求されたデータが記憶ユニット２０２中に格納されてい
る場合にキャッシュ１０４とメモリ１０８とのコヒーレ
ンシを維持するための従来のいくつかの技法を実装する
ことができる。たとえば、データがキャッシュ１０４と
メモリ１０８の両方に書き込まれることもあり、データ
がキャッシュ１０４中で無効にされ、メモリ１０８中の
みに書き込まれることもある。
【００２０】キャッシュ１０４は、直接マップされるか
または連想型に設定されることに留意されたい。１つの
特定の実施形態では、記憶ユニット２０２は６４バイト
のキャッシュ・ラインを格納する。各キャッシュ・ライ
ンはそれぞれ３２バイトの２つのエントリを含んでい
る。１つの特定の実施形態では、データは３２バイトの
エントリの読取りまたは書込み、もしくは１バイトの書
込みによってアクセスされる。１つの実施形態では、各
エントリは３２バイトのデータ（すなわち２５６ビット
のデータ）および４１のチェックビットを含んでいる。
したがって、各エントリは２９７のビットを含んでい
る。
【００２１】次に図３Ａを参照すると、本発明の１つの
実施形態によるキャッシュ・エントリの構成が示されて
いる。例示の実施形態では、キャッシュ・エントリ２０
４Ａは３２のサブブロック（Ｓ［０：３１］）および１
つのチェックビット・ブロック（ＣＢ）を含んでいる。
各サブブロックは、複数のデータ・ビットと、サブブロ
ック内のエラーを検出するために使用される１つまたは
複数のチェックビットとを格納する。チェックビット・
ブロックは、エントリ２０４Ａ内のビットエラーの検出
と訂正に使用される複数のチェックビットを含んでい
る。
【００２２】次に図３Ｂを参照すると、本発明の１つの
実施形態によるキャッシュ・エントリのサブブロックの
構成が示されている。例示の実施形態では、サブブロッ
ク（Ｓ［ｘ］）は８ビットのデータ（Ｄ［ｘ］［０：
７］）と１つのサブブロック・チェックビット（Ｃ
［ｘ］）を含んでいる。１つの特定の実施形態では、サ
ブブロックのチェックビットは８つのデータ・ビットの
パリティ・ビットである。サブブロック・チェックビッ
トは、データ・ビット内のビットエラーを検出するため
に使用される。上記のように、サブブロック・チェック
ビットは、エントリ２０４Ａにデータを格納する前にエ
ラー訂正ユニット２０６によって生成される。
【００２３】次に図３Ｃを参照すると、キャッシュ・エ
ントリのチェックビット・ブロックの構成が示されてい
る。例示の実施形態では、チェックビット・ブロックは
９つのエントリ・チェックビットを含んでいる。（ＣＢ
［０：８］）。１つの特定の実施形態では、９つのエン
トリ・チェックビットは、エントリ内の２５６のデータ
・ビットと３２のチェックビットに対して単一エラー訂
正ハミング符合となる。したがって、サブブロック・チ
ェックビットがデータ・ブロック内にエラーを検出した
場合、エントリ・チェックビットはエラービットを突き
止めて訂正するために使用される。
【００２４】１つの実施形態では、単一バイトが読み取
られるとき、読み取られたサブブロックに対応するサブ
ブロック・チェックビットは、サブブロックがビットエ
ラーを含んでいるかどうかを決定するために検査され
る。ビットエラーが検出されない場合、サブブロックの
データが使用される。あるいは、ビットエラーが検出さ
れた場合、エントリ内の各サブブロックからのデータは
読み取られ、かつサブブロック・チェックビットは他の
ビットエラーを検出するために使用される。複数のビッ
トエラーが検出された場合には、訂正不能エラーが報告
される。ビットエラーが１つだけ検出された場合には、
エントリ・チェックビットが再計算され、エラービット
のビット位置を決定するために、格納されているエント
リ・チェックビットと比較される。
【００２５】エントリが読み取られたとき、エントリの
バイトのサブブロック・チェックビットが検査される。
ビットエラーが検出されない場合には、データは訂正さ
れずに使用される。複数のビットエラーが検出された場
合には、訂正不能エラーが報告される。１つのビットエ
ラーが検出された場合には、ビットエラーを訂正するた
めにエントリ・チェックビットが使用される。上記のよ
うに、データの正確さを検証するためにエントリ・チェ
ックビットを使用することなく、エラーのないデータが
キャッシュから読み取られる。ただし、エラービットが
検出された場合には、エントリ・チェックビットはエラ
ービットを訂正するために使用される。
【００２６】１バイトの書込み操作中に、エントリのす
べてのサブブロックが読み込まれ、チェックビットが検
査される。エラーが検出されない場合には、データは適
切なサブブロックに書き込まれ、新しいエントリ・チェ
ックビットが生成され格納される。あるいは、単一サブ
ブロック・チェックビットが不正である場合、エントリ
・チェックビットは再生成され、格納されているエント
リ・チェックビットと比較され、エラービットが訂正さ
れる。次いで新しいデータが適切なサブブロック内に格
納され、新しいエントリ・チェックビットが生成され格
納される。３２バイトの書込み中、サブブロックおよび
エントリ・チェックビットが生成され、データとチェッ
クビットが格納される。
【００２７】次に図４を参照すると、単一ビットエラー
を訂正するためのエラー訂正符号を含んでいるデータ・
ブロックの編成が示されている。例示の実施形態では、
エントリ２０４Ａのデータ・ビットおよびチェックビッ
トが示されている。上記のように、エントリ２０４Ａは
３２のサブブロック（Ｓ［０：３１］）を含んでいる。
各サブブロックは８つのデータ・ビット（Ｄ［ｘ］
［０：７］）および１つのサブブロック・チェックビッ
ト（Ｃ［ｘ］）を含んでいる。１つの実施形態でのサブ
ブロックのチェックビットはサブブロック内の８つのデ
ータ・ビットのパリティ・ビットである。エントリ２０
４Ａはさらにチェックビット・ブロック（ＣＢ）を含ん
でいる。チェックビット・ブロックは、エントリ２０４
Ａのデータ・ビット内のビットエラーを検出し訂正する
ために使用される複数のエントリ・チェックビットを含
んでいる。１つの実施形態では、チェックビット・ブロ
ックは、エントリ２０４Ａの２５６のデータ・ビットお
よび３２のチェックビットを扱う９つのビット・ハミン
グ符合を格納する。
【００２８】次に図５を参照すると、本発明の１つの実
施形態による単一ビットエラーを訂正するエラー訂正符
号を含んでいるデータ・ブロックの改善された編成が示
されている。例示の実施形態では、キャッシュ・エント
リ２０４Ａは、それぞれ８つのデータ・ビットおよび１
つのチェックビットの３２のサブブロック（Ｓ［０：３
１］）を含んでいる。図４のチェックビット・ブロック
は複合チェックビット・ブロック（ＣＣＢ）と置き換え
られている。複合チェックビット・ブロック（ＣＣＢ）
は４つの複合チェックビットを含んでいる。一般に、複
合チェックビットは、複合サブブロック内のエラーを見
つけるためのエラーコードである。複合サブブロックは
サブブロックの列方向の排他的論理和である。言い換え
れば、複合サブブロックの第１のビット（ＣＳ［０］）
は、各サブブロックの第１のビット（Ｄ［ｘ］［０］）
の排他的論理和である。複合サブブロックの第２のビッ
ト（ＣＳ［１］）は各サブブロックの第２のビット（Ｄ
［ｘ］［１］）の排他的論理和である。以下同様。した
がって、例示の実施形態では、複合サブブロックは９ビ
ットを含んでいる。複合サブブロックの１つのビット
は、サブブロック内の各データ・ビット位置に対応し、
１ビットは、サブブロック内のチェックビット位置に対
応する。
【００２９】ビットにエラーが発生した場合、エラービ
ットのビット位置に対応する複合サブブロック内のビッ
トは状態を変更する。複合サブブロック内で状態を変更
するビットを見つけることによって、サブブロック内の
エラービットのビット位置を見つけることができる。し
たがって、サブブロック・チェックビットは、エラーデ
ータ・ビットを含んでいるサブブロックを見つけるため
に使用され、複合チェックビットは、そのサブブロック
内のエラービットのビット位置を見つけるために使用さ
れる。
【００３０】１つの実施形態では、複合チェックビット
は複合サブブロックの９ビットに対する単一エラー訂正
ハミング符合である。上記のように、ビットエラーを見
つけるために必要なチェックビットの数を少なくするこ
とができる。例示の実施形態では、図４の９つのエント
リ・チェックビットは４つの複合チェックビットに置き
換えられている。複合サブブロックはキャッシュ中に格
納されないことに留意されたい。複合サブブロックは、
キャッシュ・エントリ中に格納される複合チェックビッ
トを計算する際の中間ステップとして使用される。
【００３１】上記のように、１つの実施形態では、デー
タは３２バイトのブロックで読み取られる。したがっ
て、データがキャッシュ２０２から読み取られるとき、
２５６データ・ビットおよび３６チェックビットを含ん
でいるエントリがエラー検出回路２０６に供給される。
エラー訂正ユニット２０６は、各サブブロックに関連付
けられたサブブロック・チェックビットを使用して、そ
のサブブロック内でビットエラーが発生しているかどう
かを決定する。読取りサブブロック内でエラーが検出さ
れない場合には、データは訂正されずに出力される。サ
ブブロックの１つにエラーが含まれている場合には、複
合サブブロックが再生成され、複合チェックビットが再
生成され、再生成された複合チェックビットが格納され
ている複合チェックビットと比較され、複合サブブロッ
ク内のエラーのビット位置を突き止める。複合サブブロ
ック内のエラーのビット位置は、エラービットを含んで
いるサブブロック内のエラービットのビット位置に対応
する。あるいは、２つ以上のサブブロックでエラーが検
出された場合、訂正不能エラーが発生している。訂正不
能エラーは、システムに報告されるか、またはエントリ
が再度読み取られる。
【００３２】１バイトの書込み操作が行われる場合、エ
ントリのすべての格納されているサブブロックはエラー
訂正ユニット２０６に供給される。エラー訂正ユニット
２０６は、サブブロック・チェックビットを使用して、
エントリ内のビットエラーを検出する。訂正可能エラー
が検出されると、複合チェックビットを使用して訂正さ
れる。修復不能エラーが検出されない場合には、バイト
および関連するサブブロック・チェックビットはエント
リに書き込まれ、新しい複合チェックビットが生成され
る。エントリ内のビットエラーを検出し訂正するため
に、格納されているバイトおよびチェックビットは、新
しいバイトおよびチェックビットを格納する前に、読み
取る必要があることに留意されたい。
【００３３】以下の表１は、複合チェックビット（ＣＣ
Ｂ［０：３］）の各ビットに寄与する複合サブブロック
（ＣＳ［０：７］とＣＳ［Ｐ］）のビットを示してい
る。各行は４つの複合チェックビットの１つを表してい
る。各列は複合サブブロックの１ビットを表している。
複合チェックビットに寄与する複合サブブロックの各ビ
ットは対応する欄に１を持っている。たとえば、複合チ
ェックビット３（ＣＣＢ［３］）はＣＳ［４：７］およ
びＣＳ［Ｐ］のパリティ・ビットである。これは、ビッ
ト位置４〜７のビットおよびすべてのサブブロックのチ
ェックビットの排他的論理和をとったものと等しくなる
ことに留意されたい。
【００３４】
【表１】
【００３５】１つの実施形態では、複合チェックビット
を使用してエラービットのビット位置が検出される場
合、シンドローム・ビット（Ｓ［３：０］）が生成され
る。以下の表２は、どのビットが各シンドローム・ビッ
トに寄与するかを示している。たとえば、Ｓ［３］は、
複合サブブロック・ビットＣＳ［４：７］およびＣＳ
［Ｐ］とＣＣＢ［３］の論理和である。エラーのビット
位置は、表２を検索してＳ［３：０］と一致する列を探
すことによって突き止められる。エラービットが寄与す
るシンドローム・ビットは、シンドローム・ビットと一
致する。シンドローム・ビットが表２の列と一致しない
場合には、複数のビットエラーが発生している。
【００３６】
【表２】
【００３７】次に図６を参照すると、本発明の１つの実
施形態によるサブブロック・チェックビットによりデー
タ・ブロック内の単一ビットエラーを訂正する方法が示
されている。ステップ６０２で、データ・ブロックを複
数のサブブロックに分割する。各サブブロックは複数の
ビット位置を含んでいる。ステップ６０４で、各サブブ
ロックに対するサブブロック・チェックビットを生成す
る。サブブロック・チェックビットは、サブブロック内
のエラーを検出するために使用される。１つの実施形態
では、サブブロック・チェックビットは、サブブロック
内のデータ・ビットに対するパリティ・ビットである。
ステップ６０６で、複合サブブロックを生成する。複合
サブブロックは、サブブロックの列方向の排他的論理和
である。複合サブブロックは計算専用であり、データ・
ブロックとともに格納されないことに留意されたい。
【００３８】ステップ６０８で、複合サブブロックに対
して複合チェックビットを生成する。複合チェックビッ
トは複合サブブロックに対するエラーコードである。複
合チェックビットは、複合サブブロック内のエラーのビ
ット位置を検出し、突き止めるために使用される。１つ
の実施形態では、複合チェックビットは複合サブブロッ
クに対する単一エラー訂正ハミング符合である。ステッ
プ６１０で、サブブロック・チェックビットを使用し
て、サブブロック内のビットエラーを検出する。ステッ
プ６１２で、複合チェックビットを使用して、複合サブ
ブロック内のエラーのビット位置を検出する。複合サブ
ブロック内のエラーのビット位置は、エラービットを含
んでいるサブブロック内のエラーのビット位置を示す。
ステップ６１４で、サブブロック・チェックビットおよ
び複合チェックビットによって識別されたビットを反転
させることによってエラービットを訂正する。
【００３９】次に図７を参照すると、サブブロック・パ
リティ・ビットにより単一ビットエラーを訂正するため
のキャッシュおよびシステム・メモリを備えたコンピュ
ータ・システムのブロック図が示されている。コンピュ
ータ・システム７００は、キャッシュ７２５、システム
・メモリ７２０、バス７３０、および周辺装置７７０お
よび７７５を含んでいる。コンピュータ・システム７０
０は例示のためのものにすぎず、他の多くの構成が考え
られることに留意されたい。システム・メモリ７２０お
よびキャッシュ７２５はともに、記憶ユニット７０２、
コントローラ７０８、および本発明によるエラー訂正ユ
ニット７０６をそれぞれ含んでいる。キャッシュ・ユニ
ット７２５はプロセッサ７１０に含まれていることにも
留意されたい。さらに、キャッシュまたはシステム・メ
モリは本発明によるエラー検出ユニット７０６を含んで
いる。図示されているバス７３０は、簡単のためにシス
テム・バスであるが、コンピュータ・システム７００は
他のバスを含んでいることがある。プロセッサ７１０中
で実行される命令は、バス７３０を介して、プロセッサ
７１０、キャッシュ７２５、システム・メモリ７２０、
周辺装置７７０および７７５の間のデータ移動を制御す
る。さらに、データ移動はまた、プロセッサ７１０とキ
ャッシュ７２５の間、およびキャッシュ７２５とシステ
ム・メモリ７２０の間で直接行われる。キャッシュ・コ
ヒーレンシを含んでいる他のアルゴリズムが考えられ
る。バス、プロセッサ、キャッシュ、メモリ、および周
辺装置の数はシステム７００内で異なることに留意され
たい。エラー検出ユニット７０６はまた、キャッシュ７
２５および／またはシステム・メモリ７２０内、または
プロセッサ７１０、バス７３０中などこれらの要素の外
部、周辺装置内、あるいはシステムのそのような要素の
組合せに含まれる。
【００４０】以上、本発明について特定の実施形態に関
して説明したが、実施形態は例示的なものであり、本発
明の範囲がそれに限定されないことを理解されたい。説
明した実施形態のいかなる変形、変更、追加および改善
も可能である。これらの変形、変更、追加および改善は
首記の請求の範囲に詳記されている本発明の範囲内に入
る。
【図面の簡単な説明】
【図１】プロセッサ、キャッシュ、およびシステム・メ
モリを示すブロック図である。
【図２】キャッシュを示すブロック図である。
【図３】本発明の１つの実施形態によるキャッシュ・エ
ントリの構成を示す図（Ａ）、本発明の１つの実施形態
によるキャッシュ・エントリのサブブロックの構成を示
す図（Ｂ）、キャッシュ中に格納されたデータ・ブロッ
クに関連付けられたチェックビット・ブロックの構成を
示す図（Ｃ）である。
【図４】単一ビットエラーを訂正するためのエラー訂正
符号を含んでいるデータ・ブロックの編成を示す図であ
る。
【図５】本発明の１つの実施形態による単一ビットエラ
ーを訂正するためのエラー訂正符号を含んでいるデータ
・ブロックの改善された編成を示す図である。
【図６】サブブロック・パリティ・ビットを持つキャッ
シュ内の単一ビットエラーを訂正する方法を示す流れ図
である。
【図７】本発明の１つの実施形態によるキャッシュおよ
びシステム・メモリを備えたコンピュータ・システムを
示すブロック図である。
【符号の説明】
７００ コンピュータ・システム ７０２ 記憶ユニット ７０６ エラー訂正ユニット ７１０ プロセッサ ７２０ システム・メモリ ７２５ キャッシュ ７７０、７７５ 周辺装置
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ロバート・サイファ アメリカ合衆国・95030・カリフォルニア 州・ロス ガトス・マッソル アヴェニ ュ・347・アパートメント 702

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 複数のデータ・ビットと複数のチェック
    ・ビットとを含んでいるデータ・ブロック中のビットエ
    ラーを訂正するメモリ・システムであって、 各サブブロックが複数のビット位置を含んでおり、かつ
    各サブブロックが前記データ・ブロックの前記複数のビ
    ットの一部分を含んでいる、前記データ・ブロックの複
    数のサブブロックを記憶するように構成された１つまた
    は複数の記憶デバイスと、 前記１つまたは複数の記憶デバイスに結合され、前記デ
    ータ・ブロックの前記複数のビットを受け取って、前記
    サブブロックの各々の中に記憶された前記複数のビット
    の一部分ごとにサブブロック・チェックビットを生成
    し、複合サブブロックを生成し、前記複合サブブロック
    内のエラービットのビット位置を検出するための複合チ
    ェック・ビットを生成するように構成されたエラー訂正
    回路とを含んでおり、 サブブロック・チェックビットおよび前記複合チェック
    ・ビットが前記メモリ・システムの前記１つまたは複数
    の記憶デバイス中に記憶され、 前記１つまたは複数の記憶デバイスからエラービットを
    有するデータ・ブロックが読み取られたときに、前記エ
    ラー訂正回路が前記サブブロック・チェックビットを使
    用して、前記エラービットを含んでいるサブブロックを
    決定し、前記複合チェック・ビットを使用して、前記エ
    ラービットを含んでいる前記サブブロック内の前記エラ
    ービットのビット位置を決定するメモリ・システム。
  2. 【請求項２】 前記サブブロック・チェックビットが前
    記複数のサブブロック内の前記データ・ブロックの前記
    複数のビットの一部分用のパリティ・ビットである請求
    項１に記載のメモリ・システム。
  3. 【請求項３】 前記複合サブブロックの前記複合チェッ
    ク・ビットの各ビットが前記複数のサブブロックの対応
    するサブブロック内のビットの列方向の排他的論理和で
    ある請求項２に記載のメモリ・システム。
  4. 【請求項４】 前記複合サブブロックの各ビット位置が
    前記複数のサブブロックの前記ビット位置のうちの１つ
    に対応する請求項２に記載のメモリ・システム。
  5. 【請求項５】 前記複合チェック・ビットが前記複合サ
    ブブロックに対して単一のエラー訂正ハミング符号であ
    る請求項３に記載のメモリ・システム。
  6. 【請求項６】 複数のデータ・ビットと複数のチェック
    ・ビットとを含んでいるデータ・ブロック中に記憶され
    たデータ・ブロック中のビットエラーを訂正するキャッ
    シュであって、 各サブブロックが複数のビット位置を含んでおり、かつ
    各サブブロックが前記データ・ブロックの前記複数のビ
    ットの一部分を含んでいる前記データ・ブロックの複数
    のサブブロックを記憶するように構成された記憶デバイ
    スと、 前記記憶デバイスに結合され、前記データ・ブロックの
    前記複数のビットを受け取って、前記サブブロック中に
    記憶された前記複数のビットの一部分ごとにサブブロッ
    ク・チェックビットを生成し、複合サブブロックを生成
    し、前記複合サブブロック内のエラービットのビット位
    置を検出するために使用される複合チェック・ビットを
    生成するように構成されたエラー訂正回路とを含んでお
    り、 サブブロック・チェックビットおよび前記複合チェック
    ・ビットがメモリ・システムの前記記憶デバイス中に記
    憶され、 前記記憶デバイスからエラービットを有するデータ・ブ
    ロックが読み取られたときに、前記エラー訂正回路が前
    記サブブロック・チェックビットを使用して、前記エラ
    ービットを含んでいるサブブロックを決定し、前記複合
    チェック・ビットを使用して、前記エラービットを含ん
    でいる前記サブブロック内の前記エラービットのビット
    位置を決定するキャッシュ。
  7. 【請求項７】 前記サブブロック・チェックビットが前
    記複数のサブブロック内の前記データ・ブロックの前記
    複数のビットの一部分用のパリティ・ビットである請求
    項６に記載のキャッシュ。
  8. 【請求項８】 前記複合サブブロックの前記複合チェッ
    ク・ビットの各ビットが前記複数のサブブロックの対応
    するサブブロック内のビットの列方向の排他的論理和で
    ある請求項７に記載のキャッシュ。
  9. 【請求項９】 前記複合サブブロックの各ビット位置が
    前記複数のサブブロックの前記ビット位置のうちの１つ
    に対応する請求項７に記載のキャッシュ。
  10. 【請求項１０】 前記複合チェック・ビットが前記複合
    サブブロックに対して単一のエラー訂正ハミング符号を
    実施する請求項８に記載のキャッシュ。
  11. 【請求項１１】 プロセッサと、 バスと、 前記プロセッサおよび前記バスに結合されたメモリとを
    含んでいるコンピュータ・システムであって、前記メモ
    リが、 複数のデータ・ビットと複数のチェック・ビットとを含
    んでいるデータ・ブロックであって、複数のサブブロッ
    ク中に記憶され、各サブブロックが複数のビット位置を
    含んでおり、かつ各サブブロックが前記データ・ブロッ
    クの前記複数のビットの一部分を含んでいるデータ・ブ
    ロックを記憶するように構成された１つまたは複数の記
    憶デバイスと、 前記１つまたは複数の記憶デバイスに結合され、前記デ
    ータ・ブロックの前記複数のビットを受け取って、前記
    サブブロックの各々の中に記憶された前記複数のビット
    の一部分ごとにサブブロック・チェックビットを生成
    し、複合サブブロックを生成し、前記複合サブブロック
    内のエラービットのビット位置を検出するために使用さ
    れる複合チェック・ビットを生成するように構成された
    エラー訂正回路とを含んでおり、 サブブロック・チェックビットおよび前記複合チェック
    ・ビットが前記メモリ・システムの前記１つまたは複数
    の記憶デバイス中に記憶され、 前記１つまたは複数の記憶デバイスからエラービットを
    有するデータ・ブロックが読み取られたときに、前記エ
    ラー訂正回路が前記サブブロック・チェックビットを使
    用して、前記エラービットを含んでいるサブブロックを
    決定し、前記複合チェック・ビットを使用して、前記エ
    ラービットを含んでいる前記サブブロック内の前記エラ
    ービットのビット位置を決定するコンピュータ・システ
    ム。
  12. 【請求項１２】 前記サブブロック・チェックビットが
    前記複数のサブブロック内の前記データ・ブロックの前
    記複数のビットの一部分用のパリティ・ビットである請
    求項１１に記載のコンピュータ・システム。
  13. 【請求項１３】 前記複合サブブロックの前記複合チェ
    ック・ビットの各ビットが前記複数のサブブロックの対
    応するサブブロック内のビットの列方向の排他的論理和
    である請求項１２に記載のコンピュータ・システム。
  14. 【請求項１４】 前記複合サブブロックの各ビット位置
    が前記複数のサブブロックの前記ビット位置のうちの１
    つに対応する請求項１３に記載のコンピュータ・システ
    ム。
  15. 【請求項１５】 前記複合チェック・ビットが前記複合
    サブブロックに対して単一のエラー訂正ハミング符号を
    実施する請求項１４に記載のコンピュータ・システム。
  16. 【請求項１６】 複数のデータ・ビットと複数のチェッ
    ク・ビットとを含んでいる複数のビットを含んでいるデ
    ータ・ブロック中のビットエラーを訂正する方法であっ
    て、 前記データ・ブロックを複数のサブブロックに分割する
    ステップであって、各サブブロックが複数のビット位置
    を含んでいるステップと、 前記データ・ブロックの第１の複数のビットに対して第
    １のサブブロック・チェックビットを生成するステップ
    であって、前記第１の複数のビットが第１のサブブロッ
    クに割り当てられ、前記第１のサブブロック・チェック
    ビットが前記第１のサブブロック内の前記第１の複数の
    ビット内のエラーを検出するために使用されるステップ
    と、 複合サブブロックを生成するステップであって、前記複
    合サブブロックが複数の複合チェック・ビットを含んで
    おり、前記複合サブブロック内の各ビットが前記複数の
    サブブロック中のビット位置に対応するステップと、 前記複合サブブロック用の前記複合チェック・ビットを
    生成するステップであって、前記複合チェック・ビット
    が前記複合サブブロック中のビットエラーを検出し位置
    指定するために使用されるステップと、 前記第１のサブブロック・チェックビットを使用して前
    記第１のサブブロック中のエラービットを検出し、前記
    複合チェック・ビットを使用して前記エラービットのビ
    ット位置を決定するステップと、 前記エラービットを反転させるステップとを含んでいる
    方法。
  17. 【請求項１７】 前記第１のサブブロック・チェックビ
    ットが前記第１のサブブロック内のビットのパリティ・
    ビットである請求項１６に記載の方法。
  18. 【請求項１８】 前記複合サブブロックの前記複合チェ
    ック・ビットの各ビットが前記複数のサブブロックの対
    応するサブブロック内のビットの列方向の排他的論理和
    である請求項１７に記載の方法。
  19. 【請求項１９】 前記複合サブブロックの各ビット位置
    が前記サブブロックの前記ビット位置のうちの１つに対
    応する請求項１８に記載の方法。
  20. 【請求項２０】 前記複合チェック・ビットが前記複合
    サブブロックに対して単一のエラー訂正ハミング符号を
    実施する請求項１８に記載の方法。
  21. 【請求項２１】 前記サブブロックの各サブブロック内
    の前記データ・ブロックから分割された複数のビットに
    対してサブブロック・チェックビットが生成される請求
    項２０に記載の方法。
  22. 【請求項２２】 前記サブブロック・チェックビットお
    よび前記複合チェック・ビットが前記データ・ブロック
    の前記複数のビットとともに記憶デバイス中に記憶され
    る請求項２１に記載の方法。
  23. 【請求項２３】 前記データ・ブロックの前記複数のビ
    ットが前記記憶デバイスから読み取られたときに前記サ
    ブブロック・チェックビットが再生される請求項２２に
    記載の方法。
  24. 【請求項２４】 再生された前記サブブロック・チェッ
    クビットと前記データ・ブロックの前記複数のビットと
    ともに記憶された前記サブブロック・チェックビットと
    を比較することによってエラービットを含んでいるサブ
    ブロックが検出される請求項２３に記載の方法。
  25. 【請求項２５】 前記データ・ブロックの前記複数のビ
    ットが前記記憶デバイスから読み取られたときに前記複
    合サブブロック用のシンドローム・ビットが生成され、
    前記シンドローム・ビットが前記エラービットのビット
    位置を識別する請求項２４に記載の方法。
  26. 【請求項２６】 複数のデータ・ビットと複数のチェッ
    ク・ビットとを含んでいる複数のビットを含んでいるデ
    ータ・ブロック中のビットエラーを訂正する装置であっ
    て、 前記データ・ブロックを複数のサブブロックに分割する
    手段であって、各サブブロックが複数のビット位置を含
    んでいる手段と、 前記データ・ブロックの第１の複数のビットに対して第
    １のサブブロック・チェックビットを生成する手段であ
    って、前記第１の複数のビットが第１のサブブロックに
    割り当てられ、前記第１のサブブロック・チェックビッ
    トが前記第１のサブブロック内の前記第１の複数のビッ
    ト内のエラーを検出するために使用される手段と、 複合サブブロックを生成する手段であって、前記複合サ
    ブブロックが複数の複合チェック・ビットを含んでお
    り、前記複合サブブロック内の各ビットが前記複数のサ
    ブブロック中のビット位置に対応する手段と、 前記複合サブブロック用の前記複合チェック・ビットを
    生成する手段であって、前記複合チェック・ビットが前
    記複合サブブロック中のビットエラーを検出し位置指定
    するために使用される手段と、 前記第１のサブブロック・チェックビットを使用して前
    記第１のサブブロック中のエラービットを検出し、前記
    複合チェック・ビットを使用して前記エラービットのビ
    ット位置を決定する手段と、 前記エラービットを反転させる手段とを含んでいる装
    置。
  27. 【請求項２７】 前記第１のサブブロック・チェックビ
    ットが前記第１のサブブロック内のビットのパリティ・
    ビットである請求項２６に記載の装置。
  28. 【請求項２８】 前記複合サブブロックの前記複合チェ
    ック・ビットの各ビットが前記複数のサブブロックの対
    応するサブブロック内のビットの列方向の排他的論理和
    である請求項２７に記載の装置。
  29. 【請求項２９】 前記複合サブブロックの各ビット位置
    が前記サブブロックの前記ビット位置のうちの１つに対
    応する請求項２８に記載の装置。
  30. 【請求項３０】 前記複合チェック・ビットが前記複合
    サブブロックに対して単一のエラー訂正ハミング符号を
    実施する請求項２８に記載の装置。
  31. 【請求項３１】 前記サブブロックの各サブブロック内
    の前記データ・ブロックから分割された複数のビットに
    対してサブブロック・チェックビットが生成される請求
    項３０に記載の装置。
  32. 【請求項３２】 前記サブブロック・チェックビットお
    よび前記複合チェック・ビットが前記データ・ブロック
    の前記複数のビットとともに記憶デバイス中に記憶され
    る請求項３１に記載の装置。
  33. 【請求項３３】 前記データ・ブロックの前記複数のビ
    ットが前記記憶デバイスから読み取られたときに前記サ
    ブブロック・チェックビットが再生される請求項３２に
    記載の装置。
  34. 【請求項３４】 再生された前記サブブロック・チェッ
    クビットと前記データ・ブロックの前記複数のビットと
    ともに記憶された前記サブブロック・チェックビットと
    を比較することによってエラービットを含んでいるサブ
    ブロックが検出される請求項３３に記載の装置。
  35. 【請求項３５】 前記データ・ブロックの前記複数のビ
    ットが前記記憶デバイスから読み取られたときに前記複
    合サブブロック用のシンドローム・ビットが生成され、
    前記シンドローム・ビットが前記エラービットのビット
    位置を識別する請求項３４に記載の装置。
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