JPH04343522A - Ｌｓｉの入出力バッファ回路形成方法 - Google Patents
Ｌｓｉの入出力バッファ回路形成方法Info
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- JPH04343522A JPH04343522A JP11512091A JP11512091A JPH04343522A JP H04343522 A JPH04343522 A JP H04343522A JP 11512091 A JP11512091 A JP 11512091A JP 11512091 A JP11512091 A JP 11512091A JP H04343522 A JPH04343522 A JP H04343522A
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- 238000000034 method Methods 0.000 claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000007493 shaping process Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、セミカスタムＬＳＩ
、特にマスタスライス方式により製造されるＬＳＩの入
出力バッファ回路形成方法に関する。
、特にマスタスライス方式により製造されるＬＳＩの入
出力バッファ回路形成方法に関する。
【０００２】
【従来の技術】セミカスタムＬＳＩは、特定ユーザーが
要望する仕様や性能を満たすべく開発されるＬＳＩであ
り、多品種のＬＳＩの製造工程の一部を共通化して製造
する。マスタスライス方式はこのようなセミカスタムＬ
ＳＩの製造方式の代表的なものであり、半導体基板にト
ランジスタ，ダイオード，抵抗などの素子を形成するマ
スタ工程と、このマスタ工程で形成された素子間の配線
を行うスライス工程からなる。マスタ工程は多品種のＬ
ＳＩ毎に共通の工程であり、一方スライス工程は品種ご
とに専用の工程である。
要望する仕様や性能を満たすべく開発されるＬＳＩであ
り、多品種のＬＳＩの製造工程の一部を共通化して製造
する。マスタスライス方式はこのようなセミカスタムＬ
ＳＩの製造方式の代表的なものであり、半導体基板にト
ランジスタ，ダイオード，抵抗などの素子を形成するマ
スタ工程と、このマスタ工程で形成された素子間の配線
を行うスライス工程からなる。マスタ工程は多品種のＬ
ＳＩ毎に共通の工程であり、一方スライス工程は品種ご
とに専用の工程である。
【０００３】上記のようなマスタスライス方式により製
造されるＬＳＩのチップ構造は例えば図５のようなもの
である。この図５に示すように、ＬＳＩチップ１０には
、その中央部に内部ロジック部１１が配置されている。 また、この内部ロジック部１１の周囲に、入出力バッフ
ァ回路部１２，電源供給部１３，グランド部１４が配置
されるとともに、内部ロジック部１１と入出力バッファ
回路１２の上部に電源供給ライン１５とグランドライン
１６が配置されている。さらに、入出力バッファ回路１
２，電源供給部１３，グランド部１４の外側に、これら
に１対１で対応して配置されたボンディングパッド１７
が形成されている。
造されるＬＳＩのチップ構造は例えば図５のようなもの
である。この図５に示すように、ＬＳＩチップ１０には
、その中央部に内部ロジック部１１が配置されている。 また、この内部ロジック部１１の周囲に、入出力バッフ
ァ回路部１２，電源供給部１３，グランド部１４が配置
されるとともに、内部ロジック部１１と入出力バッファ
回路１２の上部に電源供給ライン１５とグランドライン
１６が配置されている。さらに、入出力バッファ回路１
２，電源供給部１３，グランド部１４の外側に、これら
に１対１で対応して配置されたボンディングパッド１７
が形成されている。
【０００４】ところで、従来においては、上記のような
ＬＳＩチップ１０の入出力バッファ回路部１２に形成さ
れる入力バッファ回路または出力バッファ回路は次のよ
うにして形成されていた。
ＬＳＩチップ１０の入出力バッファ回路部１２に形成さ
れる入力バッファ回路または出力バッファ回路は次のよ
うにして形成されていた。
【０００５】まず、マスタ工程において、例えば図６に
示すように、入力バッファ回路または出力バッファ回路
を構成する複数の素子を形成する。図６においては、２
つのＮＭＯＳトランジスタ２１ａ，２１ｂと３つのＰＭ
ＯＳトランジスタ２１ｃ〜２１ｅからなる入力トランジ
スタ群２１と、１対のＮＭＯＳトランジスタ２２ａとＰ
ＭＯＳトランジスタ２２ｂでなる波形整形用トランジス
タ群２２と、ＰＭＯＳトランジスタでなるプルアップ用
抵抗２３と、ＮＭＯＳトランジスタでなるプルダウン用
抵抗２４と、１対のＮＭＯＳトランジスタ２５ａとＰＭ
ＯＳトランジスタ２５ｂでなる出力最終段トランジスタ
群２５と、同じく一対のＮＭＯＳトランジスタ２６ａと
ＰＭＯＳトランジスタ２６ｂでなる出力プリトランジス
タ群２６、および入力保護用抵抗２７とが形成されてい
る。上記の全てのＭＯＳトランジスタはこのマスタ工程
においてそのソースが前記電源供給ライン１５もしくは
グランドライン１６に接続されている。
示すように、入力バッファ回路または出力バッファ回路
を構成する複数の素子を形成する。図６においては、２
つのＮＭＯＳトランジスタ２１ａ，２１ｂと３つのＰＭ
ＯＳトランジスタ２１ｃ〜２１ｅからなる入力トランジ
スタ群２１と、１対のＮＭＯＳトランジスタ２２ａとＰ
ＭＯＳトランジスタ２２ｂでなる波形整形用トランジス
タ群２２と、ＰＭＯＳトランジスタでなるプルアップ用
抵抗２３と、ＮＭＯＳトランジスタでなるプルダウン用
抵抗２４と、１対のＮＭＯＳトランジスタ２５ａとＰＭ
ＯＳトランジスタ２５ｂでなる出力最終段トランジスタ
群２５と、同じく一対のＮＭＯＳトランジスタ２６ａと
ＰＭＯＳトランジスタ２６ｂでなる出力プリトランジス
タ群２６、および入力保護用抵抗２７とが形成されてい
る。上記の全てのＭＯＳトランジスタはこのマスタ工程
においてそのソースが前記電源供給ライン１５もしくは
グランドライン１６に接続されている。
【０００６】マスタ工程において図６に示されるように
複数の素子が形成された入出力バッファ回路部１２は、
スライス工程において、図７に示すようにして出力プリ
トランジスタ群２６と出力最終段トランジスタ群２５の
トランジスタ間の配線を行うことにより出力バッファ回
路として構成される。すなわち、図７の出力バッファ回
路では、出力プリトランジスタ２６のＮＭＯＳトランジ
スタ２６ａとＰＭＯＳトランジスタ２６ｂのゲートにこ
の出力バッファ回路に対する入力２８が接続されている
とともに、これらＭＯＳトランジスタ２６ａ，２６ｂの
両ドレインが出力最終段トランジスタ２５のＮＭＯＳト
ランジスタ２５ａとＰＭＯＳトランジスタ２５ｂの各ゲ
ートに接続されている。また、ＮＭＯＳトランジスタ２
５ａとＰＭＯＳトランジスタ２５ｂのドレインが接続さ
れ、その接続点が出力電流の取り出しラインを介してこ
のＬＳＩの出力２９に接続されている。このようにして
、出力最終段トランジスタであるＮＭＯＳトランジスタ
２５ａまたはＰＭＯＳトランジスタ２５ｂのドレイン電
流が出力電流としてＬＳＩの外部に取り出されることに
なる。
複数の素子が形成された入出力バッファ回路部１２は、
スライス工程において、図７に示すようにして出力プリ
トランジスタ群２６と出力最終段トランジスタ群２５の
トランジスタ間の配線を行うことにより出力バッファ回
路として構成される。すなわち、図７の出力バッファ回
路では、出力プリトランジスタ２６のＮＭＯＳトランジ
スタ２６ａとＰＭＯＳトランジスタ２６ｂのゲートにこ
の出力バッファ回路に対する入力２８が接続されている
とともに、これらＭＯＳトランジスタ２６ａ，２６ｂの
両ドレインが出力最終段トランジスタ２５のＮＭＯＳト
ランジスタ２５ａとＰＭＯＳトランジスタ２５ｂの各ゲ
ートに接続されている。また、ＮＭＯＳトランジスタ２
５ａとＰＭＯＳトランジスタ２５ｂのドレインが接続さ
れ、その接続点が出力電流の取り出しラインを介してこ
のＬＳＩの出力２９に接続されている。このようにして
、出力最終段トランジスタであるＮＭＯＳトランジスタ
２５ａまたはＰＭＯＳトランジスタ２５ｂのドレイン電
流が出力電流としてＬＳＩの外部に取り出されることに
なる。
【０００７】一方、図６の入出力バッファ回路部１２に
は、スライス工程において、図８に示すように入力トラ
ンジスタ群２１から２つのＮＭＯＳトランジスタ２１ａ
，２１ｂと１つのＰＭＯＳトランジスタ２１ｃを選択し
て接続することによりＴＴＬ入力ゲートを形成すること
ができる。そして、この入力ゲートを図８に示すように
して波形整形用トランジスタ２２および入力保護用抵抗
２７に接続し、かつ入力保護用抵抗２７を出力最終段ト
ランジスタ群２５に接続することにより、ＴＴＬ入力レ
ベルの入力バッファ回路が形成される。
は、スライス工程において、図８に示すように入力トラ
ンジスタ群２１から２つのＮＭＯＳトランジスタ２１ａ
，２１ｂと１つのＰＭＯＳトランジスタ２１ｃを選択し
て接続することによりＴＴＬ入力ゲートを形成すること
ができる。そして、この入力ゲートを図８に示すように
して波形整形用トランジスタ２２および入力保護用抵抗
２７に接続し、かつ入力保護用抵抗２７を出力最終段ト
ランジスタ群２５に接続することにより、ＴＴＬ入力レ
ベルの入力バッファ回路が形成される。
【０００８】以上のように、マスタスライス方式により
ＬＳＩを製造すると、スライス工程を変更することで多
種多様な入出力バッファ回路を構成することが可能とな
る。
ＬＳＩを製造すると、スライス工程を変更することで多
種多様な入出力バッファ回路を構成することが可能とな
る。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
マスタスライス方式により製造されるＬＳＩでは、上述
したように、マスタ工程において形成する出力最終段ト
ランジスタが同一導電型のトランジスタを１個しか備え
ないものであるため、取り出すことができる出力電流は
マスタ工程の段階で既に固定されていた。このため、取
り出せる電流が異なる多種類のＬＳＩを要求される場合
には、マスタ工程及びスライス工程とも別異のＬＳＩを
製造する必要があり、製造コストが上がるという問題が
あった。
マスタスライス方式により製造されるＬＳＩでは、上述
したように、マスタ工程において形成する出力最終段ト
ランジスタが同一導電型のトランジスタを１個しか備え
ないものであるため、取り出すことができる出力電流は
マスタ工程の段階で既に固定されていた。このため、取
り出せる電流が異なる多種類のＬＳＩを要求される場合
には、マスタ工程及びスライス工程とも別異のＬＳＩを
製造する必要があり、製造コストが上がるという問題が
あった。
【００１０】この発明は上記のような事情に鑑みなされ
たものであって、要求に応じて出力電流を変更すること
ができるＬＳＩの入出力バッファ回路形成方法を提供す
ることを目的としている。
たものであって、要求に応じて出力電流を変更すること
ができるＬＳＩの入出力バッファ回路形成方法を提供す
ることを目的としている。
【００１１】
【課題を解決するための手段】この発明は、上記目的を
達成するために、マスタ工程において入出力バッファ回
路部に入力バッファ回路または出力バッファ回路を構成
する複数の回路素子を形成するとともに、スライス工程
において所望タイプの入力バッファ回路または出力バッ
ファ回路を構成すべく前記回路素子から選択した回路素
子間の配線を行うマスタスライス方式によるＬＳＩの入
出力バッファ回路形成方法において、マスタ工程におい
て、出力バッファ回路を構成する同一導電型の出力最終
段トランジスタを複数個形成し、スライス工程において
、前記複数個の出力最終段トランジスタ中から所望の出
力電流値に応じて選択したトランジスタを配線して出力
バッファ回路を構成することを特徴とするＬＳＩの入出
力バッファ回路形成方法を提供するものである。
達成するために、マスタ工程において入出力バッファ回
路部に入力バッファ回路または出力バッファ回路を構成
する複数の回路素子を形成するとともに、スライス工程
において所望タイプの入力バッファ回路または出力バッ
ファ回路を構成すべく前記回路素子から選択した回路素
子間の配線を行うマスタスライス方式によるＬＳＩの入
出力バッファ回路形成方法において、マスタ工程におい
て、出力バッファ回路を構成する同一導電型の出力最終
段トランジスタを複数個形成し、スライス工程において
、前記複数個の出力最終段トランジスタ中から所望の出
力電流値に応じて選択したトランジスタを配線して出力
バッファ回路を構成することを特徴とするＬＳＩの入出
力バッファ回路形成方法を提供するものである。
【００１２】
【作用】以上のようなＬＳＩの入出力バッファ回路形成
方法によると、スライス工程を変えることによって、単
に回路構成が異なる入力バッファ回路や出力バッファ回
路を構成することができるばかりでなく、スライス工程
において出力最終段トランジスタ群から選択する同一導
電型のトランジスタの数を増減することで、取り出せる
出力電流が異なる出力バッファ回路を形成することが可
能となる。
方法によると、スライス工程を変えることによって、単
に回路構成が異なる入力バッファ回路や出力バッファ回
路を構成することができるばかりでなく、スライス工程
において出力最終段トランジスタ群から選択する同一導
電型のトランジスタの数を増減することで、取り出せる
出力電流が異なる出力バッファ回路を形成することが可
能となる。
【００１３】
【実施例】図１はこの発明によるＬＳＩの入出力バッフ
ァ回路形成方法におけるマスタ工程が終了した後の入出
力バッファ回路部１２Ａを示している。この入出力バッ
ファ回路部１２Ａは前記図５の入出力バッファ回路部１
２に代わりＬＳＩチップ１０を構成するものである。
ァ回路形成方法におけるマスタ工程が終了した後の入出
力バッファ回路部１２Ａを示している。この入出力バッ
ファ回路部１２Ａは前記図５の入出力バッファ回路部１
２に代わりＬＳＩチップ１０を構成するものである。
【００１４】上記入出力バッファ回路部１２Ａには、入
力トランジスタ群１、波形整形用トランジスタ群２、プ
ルアップ用抵抗群３、プルダウン用抵抗群４、出力最終
段トランジスタ群５、出力プリトランジスタ群６、およ
び入力保護用抵抗７が形成されている。
力トランジスタ群１、波形整形用トランジスタ群２、プ
ルアップ用抵抗群３、プルダウン用抵抗群４、出力最終
段トランジスタ群５、出力プリトランジスタ群６、およ
び入力保護用抵抗７が形成されている。
【００１５】入力トランジスタ群１は２つのＮＭＯＳト
ランジスタ１ａ，１ｂと２つのＰＭＯＳトランジスタ１
ｃ，１ｄによりなる。
ランジスタ１ａ，１ｂと２つのＰＭＯＳトランジスタ１
ｃ，１ｄによりなる。
【００１６】波形整形用トランジスタ群２は１対のＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタ２ａ，２ｂに
よりなる。
ＯＳトランジスタとＰＭＯＳトランジスタ２ａ，２ｂに
よりなる。
【００１７】プルアップ用抵抗群３は３つのＰＭＯＳト
ランジスタ３ａ〜３ｃによりなる。
ランジスタ３ａ〜３ｃによりなる。
【００１８】プルダウン用抵抗群４は３つのＮＭＯＳト
ランジスタ４ａ〜４ｃによりなる。
ランジスタ４ａ〜４ｃによりなる。
【００１９】出力最終段トランジスタ群５は、７個のＮ
ＭＯＳトランジスタ５ａ〜５ｇと６個のＰＭＯＳトラン
ジスタ５ｈ〜５ｍによりなる。
ＭＯＳトランジスタ５ａ〜５ｇと６個のＰＭＯＳトラン
ジスタ５ｈ〜５ｍによりなる。
【００２０】また、出力プリトランジスタ群６は一対の
ＮＭＯＳトランジスタとＰＭＯＳトランジスタ６ａ，６
ｂでなる。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタ６ａ，６
ｂでなる。
【００２１】上記の全てのＮＭＯＳトランジスタ１ａ，
１ｂ，２ａ，４ａ〜４ｃ，５ａ〜５ｇのソースは、図５
のグランドレライン１６に接続されている。一方、全て
のＰＭＯＳトランジスタ１ｃ，１ｄ，２ｂ，３ａ〜３ｃ
，５ｈ〜５ｍのソースは、図５の電源供給ライン１５に
接続されている。
１ｂ，２ａ，４ａ〜４ｃ，５ａ〜５ｇのソースは、図５
のグランドレライン１６に接続されている。一方、全て
のＰＭＯＳトランジスタ１ｃ，１ｄ，２ｂ，３ａ〜３ｃ
，５ｈ〜５ｍのソースは、図５の電源供給ライン１５に
接続されている。
【００２２】マスタ工程で形成された以上のような入出
力バッファ回路部１２Ａは、スライス工程において、出
力プリトランジスタ群６のトランジスタ６ａ，６ｂと出
力最終段トランジスタ群５から選択されたトランジスタ
とを接続する配線を行うことにより所望の出力電流値を
取り出し得る出力バッファ回路として構成される。前記
出力プリトランジスタ６と出力最終段トランジスタ５の
接続はスライス工程における第１アルミ配線工程におい
て行われる。この第１アルミ配線工程は、マスタ工程で
形成されたＬＳＩチップの絶縁酸化膜に対しコンタクト
ホールを形成する工程の次に行われる。このコンタクト
ホールは、ソースやドレイン部といった活性領域もしく
はトランジスタ，抵抗，配線等のポリシリコンを露出さ
せるために行われるものである。図２はこのようにして
行う第１アルミ配線工程により出力バッファ回路が構成
された入出力バッファ回路部１２Ａを示している。
力バッファ回路部１２Ａは、スライス工程において、出
力プリトランジスタ群６のトランジスタ６ａ，６ｂと出
力最終段トランジスタ群５から選択されたトランジスタ
とを接続する配線を行うことにより所望の出力電流値を
取り出し得る出力バッファ回路として構成される。前記
出力プリトランジスタ６と出力最終段トランジスタ５の
接続はスライス工程における第１アルミ配線工程におい
て行われる。この第１アルミ配線工程は、マスタ工程で
形成されたＬＳＩチップの絶縁酸化膜に対しコンタクト
ホールを形成する工程の次に行われる。このコンタクト
ホールは、ソースやドレイン部といった活性領域もしく
はトランジスタ，抵抗，配線等のポリシリコンを露出さ
せるために行われるものである。図２はこのようにして
行う第１アルミ配線工程により出力バッファ回路が構成
された入出力バッファ回路部１２Ａを示している。
【００２３】図２の出力バッファ回路では、出力プリト
ランジスタ６のＮＭＯＳトランジスタ６ａとＰＭＯＳト
ランジスタ６ｂの各ゲートにこの出力バッファ回路に対
する入力８を接続するとともに、これらＭＯＳトランジ
スタ６ａ，６ｂの両ドレインを出力最終段トランジスタ
５の全てのＮＭＯＳトランジスタ５ａ〜５ｇとＰＭＯＳ
トランジスタ５ｈ〜５ｍの各ゲートに接続している。ま
た、全てのＮＭＯＳトランジスタ５ａ〜５ｇとＰＭＯＳ
トランジスタ５ｈ〜５ｍのドレインが接続され、これら
のドレインの接続点がこのＬＳＩの出力９に導かれてい
る。すなわち、出力最終段トランジスタ５のＮＭＯＳト
ランジスタ５ａ〜５ｇもしくＰＭＯＳトランジスタ５ｈ
〜５ｍのドレイン電流の合計が出力電流としてＬＳＩの
外部に取り出されることになる。この図２の場合、この
ＬＳＩから最も大きな出力電流が得られる出力バッファ
回路が構成されている。
ランジスタ６のＮＭＯＳトランジスタ６ａとＰＭＯＳト
ランジスタ６ｂの各ゲートにこの出力バッファ回路に対
する入力８を接続するとともに、これらＭＯＳトランジ
スタ６ａ，６ｂの両ドレインを出力最終段トランジスタ
５の全てのＮＭＯＳトランジスタ５ａ〜５ｇとＰＭＯＳ
トランジスタ５ｈ〜５ｍの各ゲートに接続している。ま
た、全てのＮＭＯＳトランジスタ５ａ〜５ｇとＰＭＯＳ
トランジスタ５ｈ〜５ｍのドレインが接続され、これら
のドレインの接続点がこのＬＳＩの出力９に導かれてい
る。すなわち、出力最終段トランジスタ５のＮＭＯＳト
ランジスタ５ａ〜５ｇもしくＰＭＯＳトランジスタ５ｈ
〜５ｍのドレイン電流の合計が出力電流としてＬＳＩの
外部に取り出されることになる。この図２の場合、この
ＬＳＩから最も大きな出力電流が得られる出力バッファ
回路が構成されている。
【００２４】必要とする出力電流値が図２の場合よりも
少なくてよい場合には、前記入出力バッファ回路１２Ａ
において形成された出力最終段トランジスタ群５から所
望の出力電流値に応じた数だけＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタを選択する。図３は、出力最
終段トランジスタ群５からＮＭＯＳトランジスタ５ａ，
５ｂとＰＭＯＳトランジスタ５ｈ，５ｉを選択して出力
バッファ回路を構成した例を示している。出力プリトラ
ンジスタ群６と出力最終段トランジスタ５間の接続は図
２の場合と同様である。
少なくてよい場合には、前記入出力バッファ回路１２Ａ
において形成された出力最終段トランジスタ群５から所
望の出力電流値に応じた数だけＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタを選択する。図３は、出力最
終段トランジスタ群５からＮＭＯＳトランジスタ５ａ，
５ｂとＰＭＯＳトランジスタ５ｈ，５ｉを選択して出力
バッファ回路を構成した例を示している。出力プリトラ
ンジスタ群６と出力最終段トランジスタ５間の接続は図
２の場合と同様である。
【００２５】なお、図６の入出力バッファ回路１２から
図８に示すようなＴＴＬ入力レベルの入力バッファ回路
を構成する場合と同様、図２の入出力バッファ回路１２
Ａからも、スライス工程を変更することにより入力バッ
ファ回路を構成することができる。図４の入力バッファ
回路は、入力トランジスタ群１から２つのＮＭＯＳトラ
ンジスタ１ａ，１ｂと１つのＰＭＯＳトランジスタ１ｃ
によりＴＴＬタイプの入力ゲートを形成するとともに、
この入力ゲートと波形整形用トランジスタ群２および入
力保護用抵抗７を接続し、かつ入力保護用抵抗７を出力
最終段トランジスタ群５に接続している。図示しないが
、入力トランジスタ群１から１つのＮＭＯＳトランジス
タ１ａと２つのＰＭＯＳトランジスタ１ｃ，１ｄを選択
することにより、図８のＴＴＬタイプの入力ゲートに代
わるＣＭＯＳタイプの入力ゲートを形成することができ
、これによってＣＭＯＳ入力レベルの入力バッファ回路
を構成することもできる。
図８に示すようなＴＴＬ入力レベルの入力バッファ回路
を構成する場合と同様、図２の入出力バッファ回路１２
Ａからも、スライス工程を変更することにより入力バッ
ファ回路を構成することができる。図４の入力バッファ
回路は、入力トランジスタ群１から２つのＮＭＯＳトラ
ンジスタ１ａ，１ｂと１つのＰＭＯＳトランジスタ１ｃ
によりＴＴＬタイプの入力ゲートを形成するとともに、
この入力ゲートと波形整形用トランジスタ群２および入
力保護用抵抗７を接続し、かつ入力保護用抵抗７を出力
最終段トランジスタ群５に接続している。図示しないが
、入力トランジスタ群１から１つのＮＭＯＳトランジス
タ１ａと２つのＰＭＯＳトランジスタ１ｃ，１ｄを選択
することにより、図８のＴＴＬタイプの入力ゲートに代
わるＣＭＯＳタイプの入力ゲートを形成することができ
、これによってＣＭＯＳ入力レベルの入力バッファ回路
を構成することもできる。
【００２６】
【発明の効果】以上のように、この発明のＬＳＩの入出
力バッファ回路形成方法によると、スライス工程におい
て選択する同一導電型の出力最終段トランジスタの数を
増減することによって必要な出力電流を得ることが可能
となるから、共通のマスタ工程によりさらに多種類のＬ
ＳＩを製造することができるようになり、ＬＳＩのコス
トを低減させることができるという効果を奏する。
力バッファ回路形成方法によると、スライス工程におい
て選択する同一導電型の出力最終段トランジスタの数を
増減することによって必要な出力電流を得ることが可能
となるから、共通のマスタ工程によりさらに多種類のＬ
ＳＩを製造することができるようになり、ＬＳＩのコス
トを低減させることができるという効果を奏する。
【図１】この発明のマスタ工程で形成された回路素子群
を示す平面図である。
を示す平面図である。
【図２】この発明のスライス工程で構成された出力バッ
ファ回路の一例を示す平面図である。
ファ回路の一例を示す平面図である。
【図３】この発明のスライス工程で構成された他の出力
バッファ回路を示す平面図である。
バッファ回路を示す平面図である。
【図４】この発明のマスタ工程で形成された回路素子群
をスライス工程で接続することによって構成される入力
バッファ回路の一例を示す平面図である。
をスライス工程で接続することによって構成される入力
バッファ回路の一例を示す平面図である。
【図５】発明の背景となるマスタスライス方式で形成さ
れたＬＳＩチップを示す平面図である。
れたＬＳＩチップを示す平面図である。
【図６】従来方法のマスタ工程で形成された回路素子群
を示す平面図である。
を示す平面図である。
【図７】従来方法のスライス工程で構成された出力バッ
ファ回路の一例を示す平面図である。
ファ回路の一例を示す平面図である。
【図８】従来方法のスライス工程で構成された入力バッ
ファ回路の一例を示す平面図である。
ファ回路の一例を示す平面図である。
５ 出力最終段トランジスタ群
５ａ〜５ｇ ＮＭＯＳトランジスタ
５ｈ〜５ｍ ＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】 マスタ工程において入出力バッファ回
路部に入力バッファ回路または出力バッファ回路を構成
する複数の回路素子を形成するとともに、スライス工程
において所望タイプの入力バッファ回路または出力バッ
ファ回路を構成すべく前記回路素子から選択した回路素
子間の配線を行うマスタスライス方式によるＬＳＩの入
出力バッファ回路形成方法において、マスタ工程におい
て、出力バッファ回路を構成する同一導電型の出力最終
段トランジスタを複数個形成し、スライス工程において
、前記複数個の出力最終段トランジスタ中から所望の出
力電流値に応じて選択したトランジスタを配線して出力
バッファ回路を構成することを特徴とするＬＳＩの入出
力バッファ回路形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11512091A JPH04343522A (ja) | 1991-05-21 | 1991-05-21 | Ｌｓｉの入出力バッファ回路形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11512091A JPH04343522A (ja) | 1991-05-21 | 1991-05-21 | Ｌｓｉの入出力バッファ回路形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343522A true JPH04343522A (ja) | 1992-11-30 |
Family
ID=14654752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11512091A Pending JPH04343522A (ja) | 1991-05-21 | 1991-05-21 | Ｌｓｉの入出力バッファ回路形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181216A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | ライブラリ群及びそれを用いた半導体集積回路 |
-
1991
- 1991-05-21 JP JP11512091A patent/JPH04343522A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181216A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | ライブラリ群及びそれを用いた半導体集積回路 |
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