JPS6336609A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6336609A JPS6336609A JP61180596A JP18059686A JPS6336609A JP S6336609 A JPS6336609 A JP S6336609A JP 61180596 A JP61180596 A JP 61180596A JP 18059686 A JP18059686 A JP 18059686A JP S6336609 A JPS6336609 A JP S6336609A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000005260 alpha ray Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000123 paper Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にα線耐性を向
上させたバイポーラ（Ｅ ＣＬ）集積回路に関するもの
である。
上させたバイポーラ（Ｅ ＣＬ）集積回路に関するもの
である。
第２図は例えば文献［米国電気電子学会 国際固体回路
会議 ダイジェスト オフ テクニカルペーパーズＪ
１９８２年２月Ｒ１７８〜１７９ （ＩＥＥＥ ｌ５Ｓ
ＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ＋ Ｒ１７８−１７’に Ｆｅｂ、。
会議 ダイジェスト オフ テクニカルペーパーズＪ
１９８２年２月Ｒ１７８〜１７９ （ＩＥＥＥ ｌ５Ｓ
ＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ＋ Ｒ１７８−１７’に Ｆｅｂ、。
１９８２）に掲載されているＤラッチ回路の論理回路図
である。図中、３ＤはＤラッチ回路であり、Ｄ８．Ｄ２
はそのデータ入力、ＣＩ、Ｃｔはクロック入力、Ｒはリ
セット入力、Ｙはラッチ正出力、Ｙはラッチ反転出力で
ある。
である。図中、３ＤはＤラッチ回路であり、Ｄ８．Ｄ２
はそのデータ入力、ＣＩ、Ｃｔはクロック入力、Ｒはリ
セット入力、Ｙはラッチ正出力、Ｙはラッチ反転出力で
ある。
第３図は前記文献掲載のＥＣＬシリーズゲート回路構成
による従来のＤラッチ回路の回路構成図であり、図にお
いて、ＤＩ、Ｄｚはデータ入力、ＣＩ、Ｃ２はクロック
入力、Ｒはリセット入力、Ｙはランチ正出力、Ｙはラッ
チ反転出力である。
による従来のＤラッチ回路の回路構成図であり、図にお
いて、ＤＩ、Ｄｚはデータ入力、ＣＩ、Ｃ２はクロック
入力、Ｒはリセット入力、Ｙはランチ正出力、Ｙはラッ
チ反転出力である。
Ｑ：＋＋〜Ｑｚｑ、 Ｑｚａ＋ Ｑ、ｌｂはＮＰＮ
）ランジスタ、Ｑ：ｌｃ、Ｑ３ｄはＮＰＮダブルエミ
ッタトランジスタ、Ｒ３゜〜Ｒ１９＋ Ｒ：１ｍは抵
抗である。
）ランジスタ、Ｑ：ｌｃ、Ｑ３ｄはＮＰＮダブルエミ
ッタトランジスタ、Ｒ３゜〜Ｒ１９＋ Ｒ：１ｍは抵
抗である。
この回路は、２段のシリーズゲート構成であり、ｖ■１
・ ＶＢｌｚはレファレンス電圧であり・Ｖ■菫・は高
電位側のレファレンス電圧、ＶＩＩＩＺは低電位側のレ
ファレンス電圧、Ｖｃｌはカレントソース用トランジス
タＱ３．の基準電圧である。
・ ＶＢｌｚはレファレンス電圧であり・Ｖ■菫・は高
電位側のレファレンス電圧、ＶＩＩＩＺは低電位側のレ
ファレンス電圧、Ｖｃｌはカレントソース用トランジス
タＱ３．の基準電圧である。
次に動作について説明する。リセット人力Ｒは以後の説
明の本質には関係ないのでＬＯ１Ｉ＋ レベルとしてお
く。まずクロック人力Ｃ＋ 、Ｃｚの両方がＬｏｗレベ
ルのときを考える。このときトランジスタＱ３９がオフ
し、トランジスタＱ＋ａがオンするため、出力Ｙにはデ
ータ入力のＯＲすなわち（Ｄ。
明の本質には関係ないのでＬＯ１Ｉ＋ レベルとしてお
く。まずクロック人力Ｃ＋ 、Ｃｚの両方がＬｏｗレベ
ルのときを考える。このときトランジスタＱ３９がオフ
し、トランジスタＱ＋ａがオンするため、出力Ｙにはデ
ータ入力のＯＲすなわち（Ｄ。
＋Ｄ、）が、出力Ｙには（ＤＩ ＋［）、 ）が現れる
。
。
例えばＤＩ 、Ｄｚ共にＬｏ−レベルであれば、出力Ｙ
にはＬｏ−レベル、Ｙには旧ｇｈレベルが現れる。
にはＬｏ−レベル、Ｙには旧ｇｈレベルが現れる。
このときクロック入力ＣＩまたはＣ７のうち少なくとも
一つがＨ４ｇｈレベルとなった場合、今までオフ状態で
あったトランジスタＱｊ９がオンし、オン状態であった
トランジスタＱ３．がオフする結果、カレントソースト
ランジスタＱ、ｂにより引き抜かれていたスイッチング
電流１ｓはトランジスタＱ３゜を通して引き抜かれる。
一つがＨ４ｇｈレベルとなった場合、今までオフ状態で
あったトランジスタＱｊ９がオンし、オン状態であった
トランジスタＱ３．がオフする結果、カレントソースト
ランジスタＱ、ｂにより引き抜かれていたスイッチング
電流１ｓはトランジスタＱ３゜を通して引き抜かれる。
いま、出力ＹがＬＯ−レベルであるので、ノードＮ、Ｉ
のレベルもＬｏｗであり、出力Ｙは旧ｇｈレベルである
のでノードＮ３□のレベルも旧ｇｈレベルである。
のレベルもＬｏｗであり、出力Ｙは旧ｇｈレベルである
のでノードＮ３□のレベルも旧ｇｈレベルである。
以上のことよりスイッチング電流ＩｓはトランジスタＱ
、、、Ｑ、、を通って引き抜かれ、ノードＮ ２１は抵
抗Ｒ１゜、Ｒ３！の電圧降下によりＬｏｗレベルであり
ノードＮｅｏは旧ｇｈレベルであることから出力ＹのＬ
ｏ−レベルと出力ＹのＨｉｇｈレベルが保持される。こ
の後、データ入力Ｄ＋ 、ＤｚのいずれかがＨｉｇｈレ
ベルへと変化しても、スイッチング電流Ｉｓがトランジ
スタｑ、ｌ、、 Ｑ３ｇを通して流れることはなく、こ
のため出力状態は保持されたままで変化しない。すなわ
ちラッチされた状態である。以上のような動作によりラ
ッチ回路が形成されている。
、、、Ｑ、、を通って引き抜かれ、ノードＮ ２１は抵
抗Ｒ１゜、Ｒ３！の電圧降下によりＬｏｗレベルであり
ノードＮｅｏは旧ｇｈレベルであることから出力ＹのＬ
ｏ−レベルと出力ＹのＨｉｇｈレベルが保持される。こ
の後、データ入力Ｄ＋ 、ＤｚのいずれかがＨｉｇｈレ
ベルへと変化しても、スイッチング電流Ｉｓがトランジ
スタｑ、ｌ、、 Ｑ３ｇを通して流れることはなく、こ
のため出力状態は保持されたままで変化しない。すなわ
ちラッチされた状態である。以上のような動作によりラ
ッチ回路が形成されている。
ところで近年、素子の微細化が進むにつれ、パッケージ
等から発生するα線によるソフトエラーが無視できない
状況となっている。このソフトエラーについて第３図を
用いて説明する。
等から発生するα線によるソフトエラーが無視できない
状況となっている。このソフトエラーについて第３図を
用いて説明する。
出力Ｙが旧ｇｈレベルを、出力ＹがＬｏｗ レベルを保
持している状態（クロック人力Ｃ＋、Ｃｚのうち少なく
とも１つがＨｉｇｈレベルである）のときを考える。こ
のときトランジスタＱ３８がオンしており、トランジス
タＱ３６． Ｑ３□はオフ状態である。
持している状態（クロック人力Ｃ＋、Ｃｚのうち少なく
とも１つがＨｉｇｈレベルである）のときを考える。こ
のときトランジスタＱ３８がオンしており、トランジス
タＱ３６． Ｑ３□はオフ状態である。
よってノードＮ３゜およびＮ３□はＬｏｗ レベル、ノ
ードＮ１１およびＮ３３は旧ｇｈレベルである。
ードＮ１１およびＮ３３は旧ｇｈレベルである。
この状態でα線がノードＮ８．に接続されるトランジス
タＱ、、、Ｑ、６．Ｑ３．のいずれかに照射された場合
、電子正札対が発生し、コレクタ領域に電子が収集され
るとコレクタ電位すなわちノードＮ３Ｉの電位が瞬間的
に低下する。この低下を補うべく抵抗Ｒ１゜、Ｒ１２を
介して電源Ｖｃｃより充電がなされるので、パルス巾が
最小でも数百ピコセカンドのスパイク状のパルスが発生
するが、これはノイズとしてノードＮ３．に伝わり、ト
ランジスタＱ３８のベースに帰還されるため、オン状態
であったトランジスタＱ、Ｉｌｌがカットオフすると共
にトランジスタＱ２ｆｆが逆にオンし、保持されている
データの内容が反転する。
タＱ、、、Ｑ、６．Ｑ３．のいずれかに照射された場合
、電子正札対が発生し、コレクタ領域に電子が収集され
るとコレクタ電位すなわちノードＮ３Ｉの電位が瞬間的
に低下する。この低下を補うべく抵抗Ｒ１゜、Ｒ１２を
介して電源Ｖｃｃより充電がなされるので、パルス巾が
最小でも数百ピコセカンドのスパイク状のパルスが発生
するが、これはノイズとしてノードＮ３．に伝わり、ト
ランジスタＱ３８のベースに帰還されるため、オン状態
であったトランジスタＱ、Ｉｌｌがカットオフすると共
にトランジスタＱ２ｆｆが逆にオンし、保持されている
データの内容が反転する。
このようなα線により生じるスパイクノイズは、トラン
ジスタのコレクタに付随する容量にほぼ反比例するため
、今後の素子の微細化と共にソフトエラーは不可避とな
る。
ジスタのコレクタに付随する容量にほぼ反比例するため
、今後の素子の微細化と共にソフトエラーは不可避とな
る。
従来のＥＣＬ順序回路は以上のように構成されているの
で、α線により保持データの反転が生じるという問題が
ある。また、この種の問題に対してはデータ保持回路の
トランジスタに容量を付加する（特開昭６０−１４２６
１９号公報）あるいは、電流を大きくする（特開昭６０
−１４３０１９号公報）という解決法が考案されている
が、これらの方法では順序回路の遅延時間あるいは消費
電力の増大を引き起こすという問題点があった。
で、α線により保持データの反転が生じるという問題が
ある。また、この種の問題に対してはデータ保持回路の
トランジスタに容量を付加する（特開昭６０−１４２６
１９号公報）あるいは、電流を大きくする（特開昭６０
−１４３０１９号公報）という解決法が考案されている
が、これらの方法では順序回路の遅延時間あるいは消費
電力の増大を引き起こすという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題を免れ得る半導体
集積回路装置を得ることを目的とする。
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題を免れ得る半導体
集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、データ保持を司
るフリップフロップ回路においてその出力信号を帰還す
るエミッタフォロワのエミッタ電位カ旧ｇｈレベルの場
合エミッタフォロワ７８ 流ヲホぼカントオフするよう
にしたものである。
るフリップフロップ回路においてその出力信号を帰還す
るエミッタフォロワのエミッタ電位カ旧ｇｈレベルの場
合エミッタフォロワ７８ 流ヲホぼカントオフするよう
にしたものである。
この発明における順序回路は、エミッタフォロワのエミ
ッタ電位が旧ｇｈレベルの場合エミッタフォロワ電流を
ほぼカントオフするようにしたので、フリップフロップ
回路においてデータ保持ノードにα線によるスパイクノ
イズが発生してもエミッタフォロワがカットオフしてい
るから、入力側フリップフロップゲートへのスパイクノ
イズの仏殿を阻止することが可能で、α線耐性が格段に
向上する。
ッタ電位が旧ｇｈレベルの場合エミッタフォロワ電流を
ほぼカントオフするようにしたので、フリップフロップ
回路においてデータ保持ノードにα線によるスパイクノ
イズが発生してもエミッタフォロワがカットオフしてい
るから、入力側フリップフロップゲートへのスパイクノ
イズの仏殿を阻止することが可能で、α線耐性が格段に
向上する。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置を示し
、図において、Ｄｔ、Ｄｚはデータ入力、Ｃ＋、Ｃｚは
クロック人力、Ｙはランチ正出力、■はラッチ反転出力
である。リセット入力は、本発明の本質には関係ないの
で説明の簡略化のため省略する。Ｑ１１〜ｃｔ、５．
Ｑｌ？〜Ｑ１９．Ｑ、、、Ｑ、ｂはＮＰＮトランジスタ
、ＱＩＣ，にＬａはエミッタフォロワ用ＮＰＮダブルエ
ミッタトランジスタであり、第３図に示した従来のＤラ
ッチ回路を構成する素子と同じでよい。Ｑｔｅ、 Ｑｌ
ｆは本発明により新たに付加されたＮＰＮ）ランジスタ
である。またＲ１゜〜Ｒ１ｃは抵抗、ＶＣＣｒ ＶＥＩ
は電源である。
図は本発明の一実施例による半導体集積回路装置を示し
、図において、Ｄｔ、Ｄｚはデータ入力、Ｃ＋、Ｃｚは
クロック人力、Ｙはランチ正出力、■はラッチ反転出力
である。リセット入力は、本発明の本質には関係ないの
で説明の簡略化のため省略する。Ｑ１１〜ｃｔ、５．
Ｑｌ？〜Ｑ１９．Ｑ、、、Ｑ、ｂはＮＰＮトランジスタ
、ＱＩＣ，にＬａはエミッタフォロワ用ＮＰＮダブルエ
ミッタトランジスタであり、第３図に示した従来のＤラ
ッチ回路を構成する素子と同じでよい。Ｑｔｅ、 Ｑｌ
ｆは本発明により新たに付加されたＮＰＮ）ランジスタ
である。またＲ１゜〜Ｒ１ｃは抵抗、ＶＣＣｒ ＶＥＩ
は電源である。
本実施例回路は第３図に示した従来のＤラッチ回路と同
様２段のシリーズゲート構成である。Ｖ□Ｉ ＋ ｖ
ａｓｔはその２つのレファレンス電圧であり、Ｖ！１ｍ
ｌ はその高電位例のレファレンス電圧、■８゜は低電
位側のレファレンス電圧、■ｃ３はカレントソース用ト
ランジスタＱｌｂの基準電圧である。
様２段のシリーズゲート構成である。Ｖ□Ｉ ＋ ｖ
ａｓｔはその２つのレファレンス電圧であり、Ｖ！１ｍ
ｌ はその高電位例のレファレンス電圧、■８゜は低電
位側のレファレンス電圧、■ｃ３はカレントソース用ト
ランジスタＱｌｂの基準電圧である。
データ保持を司るフリップフロップ回路１０は、Ｖ、ｌ
Ｂ、により固定バイアスされ、ホールド側フリップフロ
ップゲートを構成するトランジスタＱ１７と、該トラン
ジスタＱｌ？のコレクタノードＮ３．の電位がエミッタ
フォロワ用トランジスタＱ１４によりレベルシフトされ
てそのベースに供給される、入力側フリップフロップゲ
ートを構成するトランジスタＱＩｌｌとにより構成され
ている。
Ｂ、により固定バイアスされ、ホールド側フリップフロ
ップゲートを構成するトランジスタＱ１７と、該トラン
ジスタＱｌ？のコレクタノードＮ３．の電位がエミッタ
フォロワ用トランジスタＱ１４によりレベルシフトされ
てそのベースに供給される、入力側フリップフロップゲ
ートを構成するトランジスタＱＩｌｌとにより構成され
ている。
またトランジスタＱ、。、Ｑ、、およびｉ氏抗Ｒ１ｂに
よる回路２０は本発明により付加されたエミッタフォロ
ワ電流制御回路であり、トランジスタＱ、。
よる回路２０は本発明により付加されたエミッタフォロ
ワ電流制御回路であり、トランジスタＱ、。
のベースにはノードＮｌｚを接続し、トランジスタＱ１
ｆのベースには基準電圧■。１を供給し、トランジスタ
Ｑ１．のコレクタはノードＮ 、３に、トランジスタＱ
ｌｆのコレクタは電源■、。に接続されている。
ｆのベースには基準電圧■。１を供給し、トランジスタ
Ｑ１．のコレクタはノードＮ 、３に、トランジスタＱ
ｌｆのコレクタは電源■、。に接続されている。
次に動作について説明する。クロック人力Ｃ＋。
Ｃ２の両方がＬｏ−レベルのときを考える。このときト
ランジスタＱ２．がカットオフし、トランジスタＱ０が
オンするため、出力Ｙにはデータ入力のＯＲ出力すなわ
ち（ＤＩ＋Ｄりが、出力Ｙにはデータ入力のＮＯＲ出力
すなわち（Ｄｔ ＋１）２）が現れる。例えばＤｌが旧
ｇｈレベル、ＤｔがＬｏｗレベルである場合を考える。
ランジスタＱ２．がカットオフし、トランジスタＱ０が
オンするため、出力Ｙにはデータ入力のＯＲ出力すなわ
ち（ＤＩ＋Ｄりが、出力Ｙにはデータ入力のＮＯＲ出力
すなわち（Ｄｔ ＋１）２）が現れる。例えばＤｌが旧
ｇｈレベル、ＤｔがＬｏｗレベルである場合を考える。
このとき、ノードＮ１゜はＬｏ−状態、ノードＮＩＩは
旧ｇｈ状態であり、出力Ｙには旧ｇｈレベル、出力Ｙに
はＬｏｗレベルが現れる。
旧ｇｈ状態であり、出力Ｙには旧ｇｈレベル、出力Ｙに
はＬｏｗレベルが現れる。
このときクロック人力Ｃ７またはＣ２のうちの少なくと
も一つが旧ｇｈレベルとなると、今までオフ状態であっ
たトランジスタＱ１．がオンし、オン状態であったトラ
ンジスタＱ９．はオフし、カレントソース用トランジス
タＱｌｂにより供給されていた定電流！、はトランジス
タＱ１９を通して引き抜かれるのでデータ保持を司るフ
リップフロップ回路１０が動作する。いま出力Ｙが旧ｇ
ｈレベルであるのでトランジスタＱＩ８はオン、Ｑ１７
がオフ状態でありスイッチング電流はトランジスタＱｌ
ｌｌを通して引き抜かれるので抵抗ＲＩＯ＋ Ｒ１１
の電圧降下によりノードＮＩ０の電位はＬｏｗ状態、ノ
ードＮ１゜の電位は旧ｇｈ状態であり、出力Ｙ、Ｙとも
保持される。この後データ入力Ｄ＋、Ｄｚのいずれかが
）１ｉｇｈレベルへと変化してもスイッチング電流がト
ランジスタＱ、、、Ｑ、、を通して流れることはないた
め出力状態は保持されたままで、変化しない。
も一つが旧ｇｈレベルとなると、今までオフ状態であっ
たトランジスタＱ１．がオンし、オン状態であったトラ
ンジスタＱ９．はオフし、カレントソース用トランジス
タＱｌｂにより供給されていた定電流！、はトランジス
タＱ１９を通して引き抜かれるのでデータ保持を司るフ
リップフロップ回路１０が動作する。いま出力Ｙが旧ｇ
ｈレベルであるのでトランジスタＱＩ８はオン、Ｑ１７
がオフ状態でありスイッチング電流はトランジスタＱｌ
ｌｌを通して引き抜かれるので抵抗ＲＩＯ＋ Ｒ１１
の電圧降下によりノードＮＩ０の電位はＬｏｗ状態、ノ
ードＮ１゜の電位は旧ｇｈ状態であり、出力Ｙ、Ｙとも
保持される。この後データ入力Ｄ＋、Ｄｚのいずれかが
）１ｉｇｈレベルへと変化してもスイッチング電流がト
ランジスタＱ、、、Ｑ、、を通して流れることはないた
め出力状態は保持されたままで、変化しない。
すなわちラッチされた状態である。
次に本発明により付加されたトランジスタＱ Ｉｍ ｒ
Ｑｌｆ、抵抗Ｒ１１＋よりなるエミッタフォロワ電流制
御回路２０の作用について説明する。ノードＮ１゜の電
位がＬｏｗ状態、ノードＮＩｌの電位が旧ｇｈ状態のと
き、従って出力ＹがＬｏ−レベル、出力Ｙが旧ｇｈレベ
ルの場合、トランジスタＱ１．はオフ、ＱＩｆがオン状
態となるので、スイッチング電流■２は電源ＶＣＣから
トランジスタＱｌｆを通って流れ、トランジスタＣ１＋
ａのエミッタＥＩ４からは引き抜かれない。すなわちエ
ミッタＥ１４からトランジスタＱ１゜を通してｖ！Ｅの
方向へ見たインピーダンスはほぼ無限大である。よって
エミッタＥ１４から流れるエミッタフォロワ電流■４は
トランジスタＱＩ８のベース駆動電流だけであり、その
電流値は概略α雪・Ｉ＋／βで表わされる。なおここで
αは直流コレクターエミッタ電流利得、βはコレクター
ベース電流利得である。
Ｑｌｆ、抵抗Ｒ１１＋よりなるエミッタフォロワ電流制
御回路２０の作用について説明する。ノードＮ１゜の電
位がＬｏｗ状態、ノードＮＩｌの電位が旧ｇｈ状態のと
き、従って出力ＹがＬｏ−レベル、出力Ｙが旧ｇｈレベ
ルの場合、トランジスタＱ１．はオフ、ＱＩｆがオン状
態となるので、スイッチング電流■２は電源ＶＣＣから
トランジスタＱｌｆを通って流れ、トランジスタＣ１＋
ａのエミッタＥＩ４からは引き抜かれない。すなわちエ
ミッタＥ１４からトランジスタＱ１゜を通してｖ！Ｅの
方向へ見たインピーダンスはほぼ無限大である。よって
エミッタＥ１４から流れるエミッタフォロワ電流■４は
トランジスタＱＩ８のベース駆動電流だけであり、その
電流値は概略α雪・Ｉ＋／βで表わされる。なおここで
αは直流コレクターエミッタ電流利得、βはコレクター
ベース電流利得である。
通常はβユニ００程度のトランジスタを用いることが多
いのでβ二１００とすると１１４二〇、００９８ ｒ
。
いのでβ二１００とすると１１４二〇、００９８ ｒ
。
となり、スイッチング電流１１を１ｍＡに設定した場合
、エミッタフォロワ電流■、は約９．８μ八であり通常
のエミッタフォロワ電流が数１００μＡ〜数ｍＡのオー
ダであるのに比し、１／１０〜１／１００程度と小さく
、トランジスタＱｌｄのＢ、、−Ｃ，ｔ−Ｅ１４からな
るトランジスタは極めてオフ状態に近い状態となる。
、エミッタフォロワ電流■、は約９．８μ八であり通常
のエミッタフォロワ電流が数１００μＡ〜数ｍＡのオー
ダであるのに比し、１／１０〜１／１００程度と小さく
、トランジスタＱｌｄのＢ、、−Ｃ，ｔ−Ｅ１４からな
るトランジスタは極めてオフ状態に近い状態となる。
一方トランジスタＱｌｄのベースＢＩｔとエミッタＥ１
３からなるトランジスタは通常のオン状態が保たれ抵抗
Ｒ０により定まるエミッタフォロワ電流が流れる。
３からなるトランジスタは通常のオン状態が保たれ抵抗
Ｒ０により定まるエミッタフォロワ電流が流れる。
以上述べた状態でα線がラッチ回路に照射された場合を
考える。いまノードＮＩｌは旧ｇｈレベルであるが、こ
のノードに接続されるトランジスタＱ１３またはＱＩｆ
にα線が照射されるとシリコン中で電子正孔対が発生す
る。発生した電子は数１０〜数１００ｐｓの時定数でド
リフトおよび拡散により走行するが、コレクタ領域に電
子が収集されると瞬時にノードＮ１１の電位が低下する
。この低下は抵抗Ｒ１゜＋Ｒ１２を介して電源ＶＣｃよ
り充電され元の旧ｇｈ状態に復帰するが、この充電によ
りパルス巾が最小でも数１００ｐｓ程度のスパイクノイ
ズが発生し８亥ノイズがエミッタフォロワトランジスタ
Ｑ、４を通して出力Ｙに伝わる。
考える。いまノードＮＩｌは旧ｇｈレベルであるが、こ
のノードに接続されるトランジスタＱ１３またはＱＩｆ
にα線が照射されるとシリコン中で電子正孔対が発生す
る。発生した電子は数１０〜数１００ｐｓの時定数でド
リフトおよび拡散により走行するが、コレクタ領域に電
子が収集されると瞬時にノードＮ１１の電位が低下する
。この低下は抵抗Ｒ１゜＋Ｒ１２を介して電源ＶＣｃよ
り充電され元の旧ｇｈ状態に復帰するが、この充電によ
りパルス巾が最小でも数１００ｐｓ程度のスパイクノイ
ズが発生し８亥ノイズがエミッタフォロワトランジスタ
Ｑ、４を通して出力Ｙに伝わる。
一方、入力側フリップフロップゲートを構成するトラン
ジスタＱｌｌｌのベースへのノードＮＩｌからの帰還ル
ープはエミッタフォロワトランジスタＱ１４のＢ、□−
Ｃ１□−ＥＩ４からなるトランジスタを通して行われる
が、前述したように、今の場合スイッチング電流Ｉ４が
９．８μ八程度と極めて小さく、ノードＮｉｌの電位が
瞬時に低下した場合、Ｂ１□−Ｃ，、−Ｅ、、からなる
トランジスタは、ベース・エミッタ間電圧がＯＶあるい
は負の方向へ近付き容易にカットオフする。このためＢ
＋ｚ Ｃａｔ Ｅ１４からなるトランジスタの出力
インピーダンスは非常に大きな値となる。またノードＮ
Ｉ、ｌの電圧が旧ｇｈ状態のときのトランジスタＱ１ｍ
のベースからみた入力インピーダンスも大きな値である
ので、エミッタフォロワトランジスタＢ１ｔ−Ｃｌ２−
ＥＩ４の応答は通常の場合より非常に大きな時定数で降
下することとなる。
ジスタＱｌｌｌのベースへのノードＮＩｌからの帰還ル
ープはエミッタフォロワトランジスタＱ１４のＢ、□−
Ｃ１□−ＥＩ４からなるトランジスタを通して行われる
が、前述したように、今の場合スイッチング電流Ｉ４が
９．８μ八程度と極めて小さく、ノードＮｉｌの電位が
瞬時に低下した場合、Ｂ１□−Ｃ，、−Ｅ、、からなる
トランジスタは、ベース・エミッタ間電圧がＯＶあるい
は負の方向へ近付き容易にカットオフする。このためＢ
＋ｚ Ｃａｔ Ｅ１４からなるトランジスタの出力
インピーダンスは非常に大きな値となる。またノードＮ
Ｉ、ｌの電圧が旧ｇｈ状態のときのトランジスタＱ１ｍ
のベースからみた入力インピーダンスも大きな値である
ので、エミッタフォロワトランジスタＢ１ｔ−Ｃｌ２−
ＥＩ４の応答は通常の場合より非常に大きな時定数で降
下することとなる。
これらの様子を従来例の場合と比較して第４図に示す。
従来例ではノードＮ３Ｉのスパイクノイズにより、Ｈｉ
ｇｈレベルであったフィードバック入力Ｎ３ｆｆの電位
は基準電圧ＶＢＩＩ より低下しトランジスタＱ３．が
オフすることによりＬＯ−レベルに反転される（第４図
（ａ）、 （ｂ）参照）。一方、本実施例の場合、ノー
ドＮ、１にスパイクノイズが現われてもＢ、□−０１□
−ＥＩ４よりなるエミッタフォロワトランジスタのカッ
トオフ等により、旧ｇｈレベルであるフィードバック人
力ＮＩ３の電位は基準電圧Ｖ１１ｍ１１より低下するこ
とはなく、データが保持された状態が保たれる（第４図
（ａ）、 （Ｃ）参照）、、第４図（Ｃ）中の■から■
の期間はエミッタフォロワトランジスタが完全にカット
オフせず出力インピーダンスが比較的小さい状態を示し
、０点ではほぼカントオフされ、０点から０点は非常に
大きな時定数でレベルが下降する状態であるが０点では
ノードＮｉ１すなわちベース電位Ｅ３＋ｚはすでに上昇
中であり、ベースＢ１□−エミッタＥＩ４間が順方向と
なり再び元の旧ｇｈレベルへ復帰し始める。よって素子
が微細化されα線によるスパイクノイズが大きくなって
もエラーを起こすことはない。
ｇｈレベルであったフィードバック入力Ｎ３ｆｆの電位
は基準電圧ＶＢＩＩ より低下しトランジスタＱ３．が
オフすることによりＬＯ−レベルに反転される（第４図
（ａ）、 （ｂ）参照）。一方、本実施例の場合、ノー
ドＮ、１にスパイクノイズが現われてもＢ、□−０１□
−ＥＩ４よりなるエミッタフォロワトランジスタのカッ
トオフ等により、旧ｇｈレベルであるフィードバック人
力ＮＩ３の電位は基準電圧Ｖ１１ｍ１１より低下するこ
とはなく、データが保持された状態が保たれる（第４図
（ａ）、 （Ｃ）参照）、、第４図（Ｃ）中の■から■
の期間はエミッタフォロワトランジスタが完全にカット
オフせず出力インピーダンスが比較的小さい状態を示し
、０点ではほぼカントオフされ、０点から０点は非常に
大きな時定数でレベルが下降する状態であるが０点では
ノードＮｉ１すなわちベース電位Ｅ３＋ｚはすでに上昇
中であり、ベースＢ１□−エミッタＥＩ４間が順方向と
なり再び元の旧ｇｈレベルへ復帰し始める。よって素子
が微細化されα線によるスパイクノイズが大きくなって
もエラーを起こすことはない。
以上、ノードＮ１１がＨｉｇｈレベルの保持状態の場合
について説明したが、ホールド側フリップフロップゲー
トを構成するトランジスタＣ１ｏｔのベースはＶＢ□で
バイアスされているので、ノードＮ、。
について説明したが、ホールド側フリップフロップゲー
トを構成するトランジスタＣ１ｏｔのベースはＶＢ□で
バイアスされているので、ノードＮ、。
が旧ｇｈレベル保持状態の場合には、α線によるスパイ
クノイズの影響はない。
クノイズの影響はない。
以上述べたように、α線によるスパイクノイズに対して
はエミッタフォロワ応答が非常に遅くなるが、順序回路
として動作する場合のエミッタフォロワ応答は通常のエ
ミッタフォロワの応答と比しなんら速度の低下をきたす
ことはない。何故なら出力ＹすなわちノードＮ１３が旧
ｇｈレベルからＬｏｗレベルへ変化しようと動作する場
合、スパイクノイズ印加時とは逆に出力Ｙ及びノードＮ
＋ｚがＬｏｗレベルから旧ｇｈレベルへ変化する方向で
あり、トランジスタＱ１．がオンするため８亥トランジ
スタＱ１．。
はエミッタフォロワ応答が非常に遅くなるが、順序回路
として動作する場合のエミッタフォロワ応答は通常のエ
ミッタフォロワの応答と比しなんら速度の低下をきたす
ことはない。何故なら出力ＹすなわちノードＮ１３が旧
ｇｈレベルからＬｏｗレベルへ変化しようと動作する場
合、スパイクノイズ印加時とは逆に出力Ｙ及びノードＮ
＋ｚがＬｏｗレベルから旧ｇｈレベルへ変化する方向で
あり、トランジスタＱ１．がオンするため８亥トランジ
スタＱ１．。
によりノードＮＢから電流が引き抜かれるためである。
なお、上記実施例ではクロック入力が旧ｇｈレベルのと
きデータが保持されるランチ回路の例について説明した
が、第５図に示すようなりロック入力がＬｏ−レベルの
ときにデータが保持されるラッチ回路であってもよく、
上記実施例と同様の効果を奏する。
きデータが保持されるランチ回路の例について説明した
が、第５図に示すようなりロック入力がＬｏ−レベルの
ときにデータが保持されるラッチ回路であってもよく、
上記実施例と同様の効果を奏する。
また、上記実施例ではＤラッチ回路についてのみ説明し
たが、エミッタフォロワを介して信号が帰還されるフリ
ップフロップ回路を有するものであれば他の順序回路で
あってもよく、上記実施例と同様の効果を奏する。
たが、エミッタフォロワを介して信号が帰還されるフリ
ップフロップ回路を有するものであれば他の順序回路で
あってもよく、上記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体集積回路装置によ
れば、フリップフロップ回路において旧ｇｈレベルを保
持しているノードにα線によるスパイクノイズが発生し
ても帰還ループを構成するエミッタフォロワがカットオ
フされるようにしたので、入力側フリップフロップゲー
トへのスパイクノイズの伝搬を阻止することができ、消
費電力の増加あるいは遅延時間の増大を伴わずα線によ
るソフトエラー耐性を格段に向上できるという効果があ
る。
れば、フリップフロップ回路において旧ｇｈレベルを保
持しているノードにα線によるスパイクノイズが発生し
ても帰還ループを構成するエミッタフォロワがカットオ
フされるようにしたので、入力側フリップフロップゲー
トへのスパイクノイズの伝搬を阻止することができ、消
費電力の増加あるいは遅延時間の増大を伴わずα線によ
るソフトエラー耐性を格段に向上できるという効果があ
る。
第１図はこの発明の一実施例による半導体集積回路装置
のＤラッチ回路を示す図、第２図は従来のＤラッチ回路
を示す図、第３図は従来のＤラッチ回路の具体的な構成
を示す回路図、第４図は従来回路と本実施例回路の波形
を示す図であり、第４図（ａｌはフリップフロップ回路
のデータ保持ノードへのα線がヒツトしたときの従来回
路及び本実施例回路のデータ保持ノードの波形を示す図
、第４図（ｂ）、 （Ｃ）はそれぞれデータ保持ノード
に接続されたエミッタフォロワの出力波形について従来
回路及び本発明の一実施例回路の波形を示す図である。 また第５図は本発明の他の実施例による半導体集積回路
装置のＤラッチ回路を示す図である。 図において、Ｑｌｆｆはホールド側フリップフロップゲ
ート、Ｑ１０は入力側フリップフロップゲート、Ｑｌｄ
はエミッタフォロワトランジスタ、１０はフリップフロ
ップ回路（データ保持回路）、２０はエミッタフォロワ
電流制御回路である。
のＤラッチ回路を示す図、第２図は従来のＤラッチ回路
を示す図、第３図は従来のＤラッチ回路の具体的な構成
を示す回路図、第４図は従来回路と本実施例回路の波形
を示す図であり、第４図（ａｌはフリップフロップ回路
のデータ保持ノードへのα線がヒツトしたときの従来回
路及び本実施例回路のデータ保持ノードの波形を示す図
、第４図（ｂ）、 （Ｃ）はそれぞれデータ保持ノード
に接続されたエミッタフォロワの出力波形について従来
回路及び本発明の一実施例回路の波形を示す図である。 また第５図は本発明の他の実施例による半導体集積回路
装置のＤラッチ回路を示す図である。 図において、Ｑｌｆｆはホールド側フリップフロップゲ
ート、Ｑ１０は入力側フリップフロップゲート、Ｑｌｄ
はエミッタフォロワトランジスタ、１０はフリップフロ
ップ回路（データ保持回路）、２０はエミッタフォロワ
電流制御回路である。
Claims (4)
- （１）ＥＣＬ順序回路を有する半導体集積回路装置にお
いて、 上記ＥＣＬ順序回路内に設けられ、当該ＥＣＬ順序回路
の出力状態を保持するためのデータ保持回路と、 該データ保持回路の出力を当該保持回路の入力に帰還す
るエミッタフォロワとを備え、 該エミッタフォロワのエミッタ電位がハイレベルの時の
エミッタフォロワ電流を、エミッタ電位がロウレベルの
時のエミッタフォロワ電流より小さく設定したことを特
徴とする半導体集積回路装置。 - （２）上記データ保持回路は、ホールド側フリップフロ
ップゲートと入力側フリップフロップゲートからなるフ
リップフロップ回路であることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 - （３）上記ホールド側フリップフロップゲートの入力に
は基準電圧が供給されるとともに、 その出力信号は上記エミッタフォロワにより上記入力側
フリップフロップゲートの入力に帰還されることを特徴
とする特許請求の範囲第１項または第２項記載の半導体
集積回路装置。 - （４）上記エミッタフォロワ電流は、上記入力側フリッ
プフロップゲートの入力に設けられたエミッタフォロワ
電流制御回路により上記帰還信号がハイレベルの時にほ
ぼカットオフされることを特徴とする特許請求の範囲第
１項ないし第３項のいずれかに記載の半導体集積回路装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180596A JPH0787348B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
| US07/040,252 US4810900A (en) | 1986-07-31 | 1987-04-20 | ECL circuit with improved α-ray resistant properties |
| DE19873713687 DE3713687A1 (de) | 1986-07-31 | 1987-04-24 | Integrierte halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180596A JPH0787348B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336609A true JPS6336609A (ja) | 1988-02-17 |
| JPH0787348B2 JPH0787348B2 (ja) | 1995-09-20 |
Family
ID=16086025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180596A Expired - Fee Related JPH0787348B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4810900A (ja) |
| JP (1) | JPH0787348B2 (ja) |
| DE (1) | DE3713687A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574798B2 (ja) * | 1987-06-19 | 1997-01-22 | 株式会社日立製作所 | トランジスタ回路 |
| JPS6424628A (en) * | 1987-07-21 | 1989-01-26 | Fujitsu Ltd | Emitter coupled logic circuit |
| JP2694204B2 (ja) * | 1987-10-20 | 1997-12-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4940905A (en) * | 1987-10-20 | 1990-07-10 | Hitachi, Ltd. | ECL flip-flop with improved x-ray resistant properties |
| US5043939A (en) * | 1989-06-15 | 1991-08-27 | Bipolar Integrated Technology, Inc. | Soft error immune memory |
| US5196734A (en) * | 1992-07-28 | 1993-03-23 | International Business Machines Corporation | CCS latch with in-circuit redundancy |
| SE509159C2 (sv) * | 1997-01-27 | 1998-12-07 | Ericsson Telefon Ab L M | Hållkrets jämte förfarande för styrning av en hållkrets |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4386282A (en) * | 1980-09-29 | 1983-05-31 | Bell Telephone Laboratories, Incorporated | Emitter function logic (EFL) shift register |
| US4540900A (en) * | 1982-07-01 | 1985-09-10 | Burr-Brown Corporation | Reduced swing latch circuit utilizing gate current proportional to temperature |
| JPS60142619A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 半導体集積回路 |
| JPH0831790B2 (ja) * | 1983-12-29 | 1996-03-27 | 富士通株式会社 | 半導体集積回路 |
| JPS60169216A (ja) * | 1984-02-13 | 1985-09-02 | Fujitsu Ltd | フリツプ・フロツプ回路 |
| US4580066A (en) * | 1984-03-22 | 1986-04-01 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with two current sources |
-
1986
- 1986-07-31 JP JP61180596A patent/JPH0787348B2/ja not_active Expired - Fee Related
-
1987
- 1987-04-20 US US07/040,252 patent/US4810900A/en not_active Expired - Lifetime
- 1987-04-24 DE DE19873713687 patent/DE3713687A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787348B2 (ja) | 1995-09-20 |
| DE3713687A1 (de) | 1988-03-17 |
| DE3713687C2 (ja) | 1989-01-19 |
| US4810900A (en) | 1989-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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