JPH0831790B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0831790B2 JPH0831790B2 JP58248441A JP24844183A JPH0831790B2 JP H0831790 B2 JPH0831790 B2 JP H0831790B2 JP 58248441 A JP58248441 A JP 58248441A JP 24844183 A JP24844183 A JP 24844183A JP H0831790 B2 JPH0831790 B2 JP H0831790B2
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- Japan
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- transistor
- gate
- circuit
- collector
- input
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （１） 発明の技術分野 本発明はバイポーラ半導体装置に係り，α線耐性を向
上させた半導体集積回路に関する。
上させた半導体集積回路に関する。
（２） 技術の背景 半導体製造技術の進歩に伴い，高集積回路化が可能と
なった。これは例えば１ミクロン等の金属配線を可能と
したエッチング技術さらにはそれらを形成する為のマス
クパターンの高集積化等によるものである。
なった。これは例えば１ミクロン等の金属配線を可能と
したエッチング技術さらにはそれらを形成する為のマス
クパターンの高集積化等によるものである。
特に，近年バイポーラトランジスタによる半導体集積
回路の高集積化も進展し，それを構成するトランジスタ
のサイズさらにはそれに流れる電流も減少し振幅値も小
さくなっている。このために高集積化が可能となったの
であるが，その反面ではα線耐量が減少している。即
ち，α線耐性は従来MOSトランジスタによる半導体集積
回路において問題となっていたのであるがバイポーラト
ランジスタ半導体集積回路においてもα線耐量の向上が
望まれるようになった。
回路の高集積化も進展し，それを構成するトランジスタ
のサイズさらにはそれに流れる電流も減少し振幅値も小
さくなっている。このために高集積化が可能となったの
であるが，その反面ではα線耐量が減少している。即
ち，α線耐性は従来MOSトランジスタによる半導体集積
回路において問題となっていたのであるがバイポーラト
ランジスタ半導体集積回路においてもα線耐量の向上が
望まれるようになった。
（３） 従来技術と問題点 α線耐量が減少すると回路の誤動作の発生を多くす
る。即ち，例えばコレクタと基板のPN接合部に形成され
る空乏層に，α線の照射によって電子・正孔のペアが生
じ，電子はコレクタに正孔は基板に吸収されるため，コ
レクタ電位が低下してしまう。単なるゲート回路の組合
せ即ち組合せ回路は入力だけによって出力が決るのでα
線による一時的な雑音（回路の動作速度に対してさらに
速く短い時間の雑音）に対しては余り問題とならない。
しかし，フィードバックループを含む回路，例えばフリ
ップフロップ等より成る順序回路においてはその高速な
雑音に対してループ内を構成する回路が応答してしまう
問題を有している。即ち，順序回路は入力と保持状態と
によって出力が決るから，α線によって保持状態が反転
すると出力も反転してしまう。従って，前述のようにα
線の照射によって例えば,ECL回路の出力用コレクタの電
位が低下するとECL回路で構成されフィードバックルー
プを持つフリップフロップ（FF）は，その保持内容が反
転することがあるという問題を有している。従って，ラ
ッチ回路,FFあるいは他の記憶回路からなる順序回路に
おいては，α線がその回路自身あるいはその入力段のト
ランジスタに照射されると保持内容が変わり正常の動作
をしなくなるという問題を有している。
る。即ち，例えばコレクタと基板のPN接合部に形成され
る空乏層に，α線の照射によって電子・正孔のペアが生
じ，電子はコレクタに正孔は基板に吸収されるため，コ
レクタ電位が低下してしまう。単なるゲート回路の組合
せ即ち組合せ回路は入力だけによって出力が決るのでα
線による一時的な雑音（回路の動作速度に対してさらに
速く短い時間の雑音）に対しては余り問題とならない。
しかし，フィードバックループを含む回路，例えばフリ
ップフロップ等より成る順序回路においてはその高速な
雑音に対してループ内を構成する回路が応答してしまう
問題を有している。即ち，順序回路は入力と保持状態と
によって出力が決るから，α線によって保持状態が反転
すると出力も反転してしまう。従って，前述のようにα
線の照射によって例えば,ECL回路の出力用コレクタの電
位が低下するとECL回路で構成されフィードバックルー
プを持つフリップフロップ（FF）は，その保持内容が反
転することがあるという問題を有している。従って，ラ
ッチ回路,FFあるいは他の記憶回路からなる順序回路に
おいては，α線がその回路自身あるいはその入力段のト
ランジスタに照射されると保持内容が変わり正常の動作
をしなくなるという問題を有している。
（４） 発明の目的 本発明は前述の問題点を解決するものであり，その目
的とするところはα線耐性が向上しさらに高速化，高集
積化が可能な半導体集積回路を提供することにある。
的とするところはα線耐性が向上しさらに高速化，高集
積化が可能な半導体集積回路を提供することにある。
（５） 発明の構成 本発明の特徴とするところは，順序回路において，デ
ータ保持回路を構成するECL回路のトランジスタのコレ
クタに容量を付加したことを特徴とする半導体集積回路
にある。
ータ保持回路を構成するECL回路のトランジスタのコレ
クタに容量を付加したことを特徴とする半導体集積回路
にある。
（６） 発明の実施例 以下，図面を用いて本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の実施例の回路構成図である。
エミッタが共通に接続されて電流源Ix1を介して電源V
EE1に接続されたトランジスタTr1，Tr2のそれぞれのベ
ースはそれぞれ入力端子Ｄと参照電源Vrefに接続されて
いる。又，このトランジスタTr1，Tr2のコレクタは抵抗
R1，R2をそれぞれ介して共通接続されさらに抵抗R0を介
して電源VCCに接続されている。コレクタが電源VCCに接
続され，トランジスタTr3のベースはトランジスタTr2の
コレクタに接続され，そのエミッタは抵抗R3を介して電
源VEE2に接続されている。トランジスタTr1とTr2で構成
されるオアゲート１は電流切換え型回路いわゆるECL（E
mitter Current Logic）であり，他の入力が存在する場
合にはトランジスタTr1のエミッタとコレクタにそれぞ
れエミッタとコレクタが接続されたトランジスタ（図示
せず）のベースにその入力が加わる。このオアゲート１
の出力はエミッタフォロアのトランジスタTr3のエミッ
タ出力より端子Ａを介してトランジスタTr4，Tr5による
ECLオアゲート２の入力トランジスタTr4のベースに加わ
る。それぞれのエミッタが共通に接続されたトランジス
タTr4，Tr5のエミッタは電流源Ix2を介して電源VEE1に
接続され，それぞれのコレクタは抵抗R4，R5を介して共
通に接続され，さらにR8を介して電源VCCに接続され
る。トランジスタTr5のコレクタはオアゲート２の出力
でコレクタが電源VCCに接続され，エミッタが抵抗R6を
介して電源VEE1に接続されるエミッタフォロアトランジ
スタTr6のベースに接続されている。トランジスタTr7，
Tr8及びTr9はECLオアゲート３である。それぞれのコレ
クタとエミッタが共通に接続されたトランジスタTr7，T
r8のコレクタは抵抗R7，R7′を介して電源VCCに接続さ
れる。抵抗R7，R7′の接続点は抵抗R4，R5の共通接続点
に接続される。そしてトランジスタTr7のベースはエミ
ッタフォロアトランジスタTr6のエミッタに接続され，
トランジスタTr8のベースには端子Ｂが他の入力として
接続される。前述の共通に接続されたトランジスタT
r7，Tr8のエミッタにはさらにトランジスタTr9のエミッ
タが接続されて電流切換え型を構成し，さらにそれらの
エミッタは電流源Ix3を介して電源VEE1に接続される。
トランジスタTr5，Tr9のベースには参照電源Vrefが加わ
る。トランジスタTr8，Tr7及びTr9によるECLオアゲート
３の出力はトランジスタTr9のコレクタＣ′である。
Ｃ′点は論理が保持されるようにするために，エミッタ
フォロアトランジスタTr6の入力に帰還されている。後
述するように,C′点はTr4，Tr5によるオアゲート２の出
力Ａ′点とワイヤードアンドを構成しているので，この
アンドの出力が帰還されて，Tr7，Tr8，Tr9によるオア
ゲート３の入力となっている。ワイヤードアンド出力
Ｃ′はエミッタが抵抗R9を介して電源VEE2に接続された
エミッタフォロアトランジスタTr10のベースに接続さ
れ，そのエミッタは端子Ｃを介して次段のオアゲート４
に加わる。オアゲート４は前述のオアゲート１と同様の
構成であり，抵抗R10〜R13は抵抗R0からR3に，トランジ
スタTr11〜Tr13はTr1〜Tr3にそれぞれ対応する。尚，電
流源Ix4も電流源Ix1に対応する。オアゲート４の出力は
端子Ｅである。そして，この発明の特徴は，容量C1，
C2，C3，C4がそれぞれ，トランジスタTr2，Tr5，Tr7，T
r9のコレクタと電源VEE1との間に接続されることであ
る。
EE1に接続されたトランジスタTr1，Tr2のそれぞれのベ
ースはそれぞれ入力端子Ｄと参照電源Vrefに接続されて
いる。又，このトランジスタTr1，Tr2のコレクタは抵抗
R1，R2をそれぞれ介して共通接続されさらに抵抗R0を介
して電源VCCに接続されている。コレクタが電源VCCに接
続され，トランジスタTr3のベースはトランジスタTr2の
コレクタに接続され，そのエミッタは抵抗R3を介して電
源VEE2に接続されている。トランジスタTr1とTr2で構成
されるオアゲート１は電流切換え型回路いわゆるECL（E
mitter Current Logic）であり，他の入力が存在する場
合にはトランジスタTr1のエミッタとコレクタにそれぞ
れエミッタとコレクタが接続されたトランジスタ（図示
せず）のベースにその入力が加わる。このオアゲート１
の出力はエミッタフォロアのトランジスタTr3のエミッ
タ出力より端子Ａを介してトランジスタTr4，Tr5による
ECLオアゲート２の入力トランジスタTr4のベースに加わ
る。それぞれのエミッタが共通に接続されたトランジス
タTr4，Tr5のエミッタは電流源Ix2を介して電源VEE1に
接続され，それぞれのコレクタは抵抗R4，R5を介して共
通に接続され，さらにR8を介して電源VCCに接続され
る。トランジスタTr5のコレクタはオアゲート２の出力
でコレクタが電源VCCに接続され，エミッタが抵抗R6を
介して電源VEE1に接続されるエミッタフォロアトランジ
スタTr6のベースに接続されている。トランジスタTr7，
Tr8及びTr9はECLオアゲート３である。それぞれのコレ
クタとエミッタが共通に接続されたトランジスタTr7，T
r8のコレクタは抵抗R7，R7′を介して電源VCCに接続さ
れる。抵抗R7，R7′の接続点は抵抗R4，R5の共通接続点
に接続される。そしてトランジスタTr7のベースはエミ
ッタフォロアトランジスタTr6のエミッタに接続され，
トランジスタTr8のベースには端子Ｂが他の入力として
接続される。前述の共通に接続されたトランジスタT
r7，Tr8のエミッタにはさらにトランジスタTr9のエミッ
タが接続されて電流切換え型を構成し，さらにそれらの
エミッタは電流源Ix3を介して電源VEE1に接続される。
トランジスタTr5，Tr9のベースには参照電源Vrefが加わ
る。トランジスタTr8，Tr7及びTr9によるECLオアゲート
３の出力はトランジスタTr9のコレクタＣ′である。
Ｃ′点は論理が保持されるようにするために，エミッタ
フォロアトランジスタTr6の入力に帰還されている。後
述するように,C′点はTr4，Tr5によるオアゲート２の出
力Ａ′点とワイヤードアンドを構成しているので，この
アンドの出力が帰還されて，Tr7，Tr8，Tr9によるオア
ゲート３の入力となっている。ワイヤードアンド出力
Ｃ′はエミッタが抵抗R9を介して電源VEE2に接続された
エミッタフォロアトランジスタTr10のベースに接続さ
れ，そのエミッタは端子Ｃを介して次段のオアゲート４
に加わる。オアゲート４は前述のオアゲート１と同様の
構成であり，抵抗R10〜R13は抵抗R0からR3に，トランジ
スタTr11〜Tr13はTr1〜Tr3にそれぞれ対応する。尚，電
流源Ix4も電流源Ix1に対応する。オアゲート４の出力は
端子Ｅである。そして，この発明の特徴は，容量C1，
C2，C3，C4がそれぞれ，トランジスタTr2，Tr5，Tr7，T
r9のコレクタと電源VEE1との間に接続されることであ
る。
第１図をゲートレベルで表現すると，第２図に示すよ
うになり，オアゲート１は入力がＤで出力がＡであり，
オアゲート２は入力がＡで出力がＡ′となる。そしてオ
アゲート３はＢ入力とワイヤードアンドの出力Ｃ′を入
力し，このオアゲート３の出力がＡ′とワイヤードアン
ドされてＣ′となる。そしてＣ′点はエミフォロTr10を
介してＣ点となり，オアゲート４の入力となり，その出
力がＥとなる。次に，上記の如く構成された実施例の動
作を説明する。
うになり，オアゲート１は入力がＤで出力がＡであり，
オアゲート２は入力がＡで出力がＡ′となる。そしてオ
アゲート３はＢ入力とワイヤードアンドの出力Ｃ′を入
力し，このオアゲート３の出力がＡ′とワイヤードアン
ドされてＣ′となる。そしてＣ′点はエミフォロTr10を
介してＣ点となり，オアゲート４の入力となり，その出
力がＥとなる。次に，上記の如く構成された実施例の動
作を説明する。
オアゲート１においては，入力Ｄがハイの場合に，即
ちVrefよりも大きい場合には，トランジスタTr1がオン
し，R0，R1に電流Ix1が流れる。従って，R2には電流は
流れないから，トランジスタTr2のコレクタ即ち出力は
ハイレベル（VCC-R0Ix1）になる。従ってＤの論理がハ
イの場合に，出力はハイになる。また,Dがローレベルの
ときには，即ちVrefよりも低い場合には，トランジスタ
Tr2がオンし，R2にも電流Ix1が流れる。従って，出力は
ローレベル｛VCC-(R0+R2)×Ix1｝になる。即ち，入力の
論理が出力論理に伝わる。入力がＤのみの場合は，単な
るバッファであるが，トランジスタTr1とコレクタエミ
ッタがそれぞれ共通に接続された他のトランジスタのベ
ースに他の入力を与えれば，前述のようにこの回路はオ
アとなる。トランジスタTr3はエミッタフォロアである
から，エミッタ端子は，オアの出力であるトランジスタ
Tr2のコレクタ電位より約0.8V落ちたレベルになるだけ
であるから,A点の論理はTr2のコレクタ出力の論理と同
じである。同様に２は１入力オアゲートであるから，オ
アゲート２の出力Ａ′は，入力Ａの論理と同じであり，
トランジスタTr6はエミッタフォロアであるから，その
エミッタの論理もＡ′と同じである。即ち，入力Ｄの論
理はそのままオアゲート２の出力Ａ′に伝達される。
ちVrefよりも大きい場合には，トランジスタTr1がオン
し，R0，R1に電流Ix1が流れる。従って，R2には電流は
流れないから，トランジスタTr2のコレクタ即ち出力は
ハイレベル（VCC-R0Ix1）になる。従ってＤの論理がハ
イの場合に，出力はハイになる。また,Dがローレベルの
ときには，即ちVrefよりも低い場合には，トランジスタ
Tr2がオンし，R2にも電流Ix1が流れる。従って，出力は
ローレベル｛VCC-(R0+R2)×Ix1｝になる。即ち，入力の
論理が出力論理に伝わる。入力がＤのみの場合は，単な
るバッファであるが，トランジスタTr1とコレクタエミ
ッタがそれぞれ共通に接続された他のトランジスタのベ
ースに他の入力を与えれば，前述のようにこの回路はオ
アとなる。トランジスタTr3はエミッタフォロアである
から，エミッタ端子は，オアの出力であるトランジスタ
Tr2のコレクタ電位より約0.8V落ちたレベルになるだけ
であるから,A点の論理はTr2のコレクタ出力の論理と同
じである。同様に２は１入力オアゲートであるから，オ
アゲート２の出力Ａ′は，入力Ａの論理と同じであり，
トランジスタTr6はエミッタフォロアであるから，その
エミッタの論理もＡ′と同じである。即ち，入力Ｄの論
理はそのままオアゲート２の出力Ａ′に伝達される。
次に，オアゲート３とワイヤードアンドＣ′によるラ
ッチ回路を説明する。保持される論理はＣ′の電位で
Ｃ′が今仮にローレベルであると仮定する。
ッチ回路を説明する。保持される論理はＣ′の電位で
Ｃ′が今仮にローレベルであると仮定する。
また第２図に示すようにＣ（Ｃ′）点の電位がラッチ
されるためには，入力Ａはハイ,Bローであると仮定す
る。この時，オアゲート２においてＡ点はハイレベルで
あるから，トランジスタTr5がオフし,A′点はハイレベ
ルとなろうとするがＣ′点はローレベルであると仮定し
ているから，Tr5がオフしているにも拘わらず抵抗R5に
は電流がＣ′点に向かって流れている。従って,C′点が
ローレベルの時にＡ′点もローレベルであり，トランジ
スタTr7がオフ状態になり,B点もローレベルであるか
ら，トランジスタTr8もオフ状態である。即ち，オアゲ
ート３においては，トランジスタTr9がオンしている。
従ってＣ′点及びＡ′点は，Tr9のオン状態によって，R
5に流れる電流Ix3による電圧降下によってローレベルに
保持される。
されるためには，入力Ａはハイ,Bローであると仮定す
る。この時，オアゲート２においてＡ点はハイレベルで
あるから，トランジスタTr5がオフし,A′点はハイレベ
ルとなろうとするがＣ′点はローレベルであると仮定し
ているから，Tr5がオフしているにも拘わらず抵抗R5に
は電流がＣ′点に向かって流れている。従って,C′点が
ローレベルの時にＡ′点もローレベルであり，トランジ
スタTr7がオフ状態になり,B点もローレベルであるか
ら，トランジスタTr8もオフ状態である。即ち，オアゲ
ート３においては，トランジスタTr9がオンしている。
従ってＣ′点及びＡ′点は，Tr9のオン状態によって，R
5に流れる電流Ix3による電圧降下によってローレベルに
保持される。
次に,C′点がハイレベルであるとする。この場合も,A
はハイ,Bがローであると仮定する。Ｃ′点がハイレベル
のときＡ′点はハイレベルであるからトランジスタTr5
はオフ状態で，R5には電流は流れずＣ′点はVCC-R8×Ix
2のハイレベルであり，トランジスタTr7オン状態とな
る。このため，トランジスタTr9には電流は流れないわ
けであり,C′点はハイレベルに保持されることになる。
このため,Aがハイ,Bがローであるときは,C′点がローレ
ベルであろうと，ハイレベルであろうとそのレベルが保
持されることになり，オアゲート３とワイヤードアンド
Ｃ′とによって順序回路の保持回路を構成している。従
って,C′点の論理がα線により反転すると，その反転さ
れた論理が保持されてしまう。
はハイ,Bがローであると仮定する。Ｃ′点がハイレベル
のときＡ′点はハイレベルであるからトランジスタTr5
はオフ状態で，R5には電流は流れずＣ′点はVCC-R8×Ix
2のハイレベルであり，トランジスタTr7オン状態とな
る。このため，トランジスタTr9には電流は流れないわ
けであり,C′点はハイレベルに保持されることになる。
このため,Aがハイ,Bがローであるときは,C′点がローレ
ベルであろうと，ハイレベルであろうとそのレベルが保
持されることになり，オアゲート３とワイヤードアンド
Ｃ′とによって順序回路の保持回路を構成している。従
って,C′点の論理がα線により反転すると，その反転さ
れた論理が保持されてしまう。
保持回路への入力書き込みは,B点をハイにしておき,A
入力としてラッチ出力と反対の論理を与えることによっ
て，この反対の論理を保持回路に書き込む。ワイヤード
アンドの出力Ｃ′は，保持回路の出力でもあり，エミッ
タフォロアトランジスタTr10のエミッタに取り出され
る。
入力としてラッチ出力と反対の論理を与えることによっ
て，この反対の論理を保持回路に書き込む。ワイヤード
アンドの出力Ｃ′は，保持回路の出力でもあり，エミッ
タフォロアトランジスタTr10のエミッタに取り出され
る。
第１図の回路において，ワイヤードアンド出力Ｃ′点
の保持電圧は，ノイズの影響を受けないようにすること
が望まれる。即ちハイレベルが一度Ｃ′点に保持された
ら，常に,C′点はハイレベルを保ち，ラッチ状態におい
て，ノイズによってローレベルに反転してはならない。
なぜなら，保持回路の論理は，一度反転するとそのまま
で反転データが保持されてしまうからであり，これによ
って，順序回路の出力は，入力データと保持データとに
よって決るから反転してしまうことがあるからである。
しかし，バイポーラトランジスタにおいても，大規模集
積化されて来ると共に個々に形成されるトランジスタの
大きさは小さくなり，ノイズとしてのα線の影響が大と
なる。
の保持電圧は，ノイズの影響を受けないようにすること
が望まれる。即ちハイレベルが一度Ｃ′点に保持された
ら，常に,C′点はハイレベルを保ち，ラッチ状態におい
て，ノイズによってローレベルに反転してはならない。
なぜなら，保持回路の論理は，一度反転するとそのまま
で反転データが保持されてしまうからであり，これによ
って，順序回路の出力は，入力データと保持データとに
よって決るから反転してしまうことがあるからである。
しかし，バイポーラトランジスタにおいても，大規模集
積化されて来ると共に個々に形成されるトランジスタの
大きさは小さくなり，ノイズとしてのα線の影響が大と
なる。
このα線の影響を少くする方法としては，本発明者は
トランジスタの形状を小のままにして，保持回路の出力
Ｃ′点の電位がα線の影響を受けないようにすればよい
ことを見い出した。このため，容量C4をトランジスタTr
9のコレクタに接続する。また,C′点の電位を保持する
ためには，トランジスタTr6，トランジスタTr5のコレク
タ電位を保持するためにこれらのコレクタに容量C3，C2
を接続した。さらに，ラッチ回路の出力Ｃ′点は，特に
ハイレベルを保持する場合には，トランジスタTr4に流
れる電流，即ちR8に流れる電流の影響も受け，R5に電流
が流れないように保持しておく必要がある。従って保持
回路の入力としてＡ′点の電位がα線等の影響を受けて
低下しないようにする必要がある。なぜなら，第２図か
ら明らかなように，ワイヤードアンドＣの出力Ｃ′の論
理を帰還を介して保持するためには，ワイヤードアンド
Ｃ′の入力Ａはハイを確実に保持する必要がある。この
ために保持回路の前段のゲート，即ち，第１図において
はオアゲート１のトランジスタTr2のコレクタ電位も保
持される必要があるため，このコレクタに容量C1を結合
した。一般的にはα線によって発生する雑音はECLの動
作速度に対してさらに速く短い時間の雑音であるので，
複数段たとえば２段のゲート回路を介することによって
その雑音は論理レベルに影響を与えなくなる。すなわち
換言するならば，各ゲート回路の応答速度によってその
雑音は減衰し，複数段を通過することはほとんどない，
このために前述したように保持回路の少なくとも１段前
のゲート回路もα線に対して影響を受けない回路にする
必要がある。
トランジスタの形状を小のままにして，保持回路の出力
Ｃ′点の電位がα線の影響を受けないようにすればよい
ことを見い出した。このため，容量C4をトランジスタTr
9のコレクタに接続する。また,C′点の電位を保持する
ためには，トランジスタTr6，トランジスタTr5のコレク
タ電位を保持するためにこれらのコレクタに容量C3，C2
を接続した。さらに，ラッチ回路の出力Ｃ′点は，特に
ハイレベルを保持する場合には，トランジスタTr4に流
れる電流，即ちR8に流れる電流の影響も受け，R5に電流
が流れないように保持しておく必要がある。従って保持
回路の入力としてＡ′点の電位がα線等の影響を受けて
低下しないようにする必要がある。なぜなら，第２図か
ら明らかなように，ワイヤードアンドＣの出力Ｃ′の論
理を帰還を介して保持するためには，ワイヤードアンド
Ｃ′の入力Ａはハイを確実に保持する必要がある。この
ために保持回路の前段のゲート，即ち，第１図において
はオアゲート１のトランジスタTr2のコレクタ電位も保
持される必要があるため，このコレクタに容量C1を結合
した。一般的にはα線によって発生する雑音はECLの動
作速度に対してさらに速く短い時間の雑音であるので，
複数段たとえば２段のゲート回路を介することによって
その雑音は論理レベルに影響を与えなくなる。すなわち
換言するならば，各ゲート回路の応答速度によってその
雑音は減衰し，複数段を通過することはほとんどない，
このために前述したように保持回路の少なくとも１段前
のゲート回路もα線に対して影響を受けない回路にする
必要がある。
ここで，各トランジスタTr2，Tr5，Tr6，Tr9のコレク
タに容量C1，C2，C3，C4を接続することによってα線の
影響を少なくできる理由を述べる。すなわち，コレクタ
に照射されるα線によってコレクタに流れる電流に変化
が生じる。この変化は，外部の影響によって電荷が発生
したことと等価になる。前述したα線の照射によって発
生した電荷Ｑはコレクタの電位を変化させるものであ
り，その変化電圧Ｖは Ｖ＝Q/C ……（１） となる。ここでＣはたとえばコレクタの浮遊容量であ
る。ECL等のロジック回路においてはこの容量は少な
く，その結果として変化電圧Ｖは大となる。この影響を
少なくするのが本発明の前述した容量C1〜C3である。す
なわち，従来の回路に存在する容量にさらに容量C1〜C3
を付加することにより，それぞれの回路の容量は増加
し，（１）式により明らかなようにＶは小となる。
タに容量C1，C2，C3，C4を接続することによってα線の
影響を少なくできる理由を述べる。すなわち，コレクタ
に照射されるα線によってコレクタに流れる電流に変化
が生じる。この変化は，外部の影響によって電荷が発生
したことと等価になる。前述したα線の照射によって発
生した電荷Ｑはコレクタの電位を変化させるものであ
り，その変化電圧Ｖは Ｖ＝Q/C ……（１） となる。ここでＣはたとえばコレクタの浮遊容量であ
る。ECL等のロジック回路においてはこの容量は少な
く，その結果として変化電圧Ｖは大となる。この影響を
少なくするのが本発明の前述した容量C1〜C3である。す
なわち，従来の回路に存在する容量にさらに容量C1〜C3
を付加することにより，それぞれの回路の容量は増加
し，（１）式により明らかなようにＶは小となる。
したがって，容量C1，C2，C3，C4を設けたことによ
り，Tr2，Tr5，Tr7，Tr9のコレクタ電位がα線の照射に
よって下がってしまう割合を小とできるので，α線照射
によって順序回路の保持回路が反転してしまうことを防
止できる。
り，Tr2，Tr5，Tr7，Tr9のコレクタ電位がα線の照射に
よって下がってしまう割合を小とできるので，α線照射
によって順序回路の保持回路が反転してしまうことを防
止できる。
この容量C1，C2，C3，C4は第３図に示す如く半導体装
置においては，コレクタＣと基板11との間の接合容量あ
るいはコレクタ電流窓12を介してアルミ配線13によって
接続された半導体領域14と基板11との間の接合容量を利
用しても良い。同図において，Tr9はトランジスタの素
子領域,Bはベース,Eはエミッタ,15は素子間分離領域で
ある。さらに未使用トランジスタのコレクタを配線によ
って接続して容量を形成しても良くさらにまた別にマス
タスライスに見られるように容量を形成しても良い。な
お，配線容量を用いることも可能である。
置においては，コレクタＣと基板11との間の接合容量あ
るいはコレクタ電流窓12を介してアルミ配線13によって
接続された半導体領域14と基板11との間の接合容量を利
用しても良い。同図において，Tr9はトランジスタの素
子領域,Bはベース,Eはエミッタ,15は素子間分離領域で
ある。さらに未使用トランジスタのコレクタを配線によ
って接続して容量を形成しても良くさらにまた別にマス
タスライスに見られるように容量を形成しても良い。な
お，配線容量を用いることも可能である。
（７） 発明の効果 本発明は順序回路において，α線によって論理が反転
することによる影響の大なる部分に容量を接続すること
によってその点の電圧のピーク値を抑えα線によるノイ
ズの発生を低下することのできる半導体集積回路を提供
できる。
することによる影響の大なる部分に容量を接続すること
によってその点の電圧のピーク値を抑えα線によるノイ
ズの発生を低下することのできる半導体集積回路を提供
できる。
第１図は本発明の一実施例の回路図，第２図は本発明の
上記実施例のブロック図，第３図は本発明の上記実施例
の要部を形成する半導体装置の断面図である。 1,2,3,4……オアゲート Ｃ′……ワイヤードアンド C1，C2，C3，C4……容量
上記実施例のブロック図，第３図は本発明の上記実施例
の要部を形成する半導体装置の断面図である。 1,2,3,4……オアゲート Ｃ′……ワイヤードアンド C1，C2，C3，C4……容量
Claims (1)
- 【請求項１】ECL論理回路で構成される半導体集積回路
において、 第１の入力が供給され、コレクタにコンデンサが接続さ
れたトランジスタを有する第１のオアゲートと、 第２の入力が供給され、コレクタにコンデンサが接続さ
れたトランジスタを有する第２のオアゲートと、 前記第１、第２のオアゲートの出力が供給され、コレク
タが前記第１のオアゲートの第１の入力とは別の入力に
フィードバックループを介して接続され、該コレクタに
コンデンサが接続されたトランジスタを有するアンドゲ
ートと、 を具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248441A JPH0831790B2 (ja) | 1983-12-29 | 1983-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248441A JPH0831790B2 (ja) | 1983-12-29 | 1983-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143019A JPS60143019A (ja) | 1985-07-29 |
| JPH0831790B2 true JPH0831790B2 (ja) | 1996-03-27 |
Family
ID=17178169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248441A Expired - Lifetime JPH0831790B2 (ja) | 1983-12-29 | 1983-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831790B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787348B2 (ja) * | 1986-07-31 | 1995-09-20 | 三菱電機株式会社 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564427A (en) * | 1978-11-08 | 1980-05-15 | Stanley Electric Co Ltd | Flip-flop circuit |
-
1983
- 1983-12-29 JP JP58248441A patent/JPH0831790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60143019A (ja) | 1985-07-29 |
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