JPH0693605B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0693605B2 JPH0693605B2 JP62006983A JP698387A JPH0693605B2 JP H0693605 B2 JPH0693605 B2 JP H0693605B2 JP 62006983 A JP62006983 A JP 62006983A JP 698387 A JP698387 A JP 698387A JP H0693605 B2 JPH0693605 B2 JP H0693605B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に係り、特にα線耐性を
向上させたバイポーラ（ECL）集積回路に関する。
向上させたバイポーラ（ECL）集積回路に関する。
第２図は例えば文献「米国電気電子学会 国際固体回路
会議ダイジェスト オブ テクニカル ペーパーズ」19
82年２月p178〜179（IEEE ISSCC Digest of Technica
l Papers,p178〜179;Feb.,1982）に掲載されているＤラ
ッチ回路の論理図である。図中、3Dはラッチ回路であ
り、D1,D2はそのデータ入力、C1,C2はクロック入力、Ｒ
はリセト入力、Ｙはラッチ正出力、はラッチ反転出力
である。
会議ダイジェスト オブ テクニカル ペーパーズ」19
82年２月p178〜179（IEEE ISSCC Digest of Technica
l Papers,p178〜179;Feb.,1982）に掲載されているＤラ
ッチ回路の論理図である。図中、3Dはラッチ回路であ
り、D1,D2はそのデータ入力、C1,C2はクロック入力、Ｒ
はリセト入力、Ｙはラッチ正出力、はラッチ反転出力
である。
第３図は前記文献掲載のECLシリーズゲート回路構成に
よる従来のＤラッチ回路の回路構成図であり、図におい
て、D1,D2はデータ入力、C1,C2はクロック入力、Ｒはリ
セット入力、Ｙはラッチ正出力、はラッチ反転出力で
ある。またQ31〜Q39,Q3a,Q3bはNPNトランジスタ、Q3c,Q
3dはNPNダベルエミッタトランジスタ、R30〜R39,R3aは
抵抗である。
よる従来のＤラッチ回路の回路構成図であり、図におい
て、D1,D2はデータ入力、C1,C2はクロック入力、Ｒはリ
セット入力、Ｙはラッチ正出力、はラッチ反転出力で
ある。またQ31〜Q39,Q3a,Q3bはNPNトランジスタ、Q3c,Q
3dはNPNダベルエミッタトランジスタ、R30〜R39,R3aは
抵抗である。
この回路は、２段のスリーズゲート構成であり、VBB1は
高電位側（以下Upper-Levelと称す）のレファレンス電
圧、VBB2は低電位側（以下Lower-Levelと称する）のレ
ファンス電圧、VCSはカレントソース用トランジスタQ3b
の基準電圧である。
高電位側（以下Upper-Levelと称す）のレファレンス電
圧、VBB2は低電位側（以下Lower-Levelと称する）のレ
ファンス電圧、VCSはカレントソース用トランジスタQ3b
の基準電圧である。
次に動作について説明する。リセット入力Ｒは以後の説
明の本質には関係ないのでLowレベルとしておく。まず
クロック入力C1,C2の両方がLowレベルのときを考える。
このときトランジスタQ34,Q35がオフのためトランジス
タQ39がオフし、トランジスタQ3aがオンするため、出力
Ｙにはデータ入力D1,D2のOR、即ち（D1＋D2）が、出力
には▲▼がそれぞれ現れる。例えばD
1,D2共にLowレベルであれば、出力ＹにはLowレベルが、
出力にはHighレベルがそれぞれ現れる。
明の本質には関係ないのでLowレベルとしておく。まず
クロック入力C1,C2の両方がLowレベルのときを考える。
このときトランジスタQ34,Q35がオフのためトランジス
タQ39がオフし、トランジスタQ3aがオンするため、出力
Ｙにはデータ入力D1,D2のOR、即ち（D1＋D2）が、出力
には▲▼がそれぞれ現れる。例えばD
1,D2共にLowレベルであれば、出力ＹにはLowレベルが、
出力にはHighレベルがそれぞれ現れる。
このときクロック入力C1またはC2のうち少なくとも一つ
がHighレベルとなった場合、今までオフ状態であったト
ランジスタQ39がオンし、オン状態であったトランジス
タQ3aがオフする結果、カレントソーストランジスタQ3b
により引き抜かれていたスイッチング電流Isはトランジ
スタQ39を通して引き抜かれる。いま、出力ＹがLowレベ
ルであるので、ノードN31のレベルもLowであり、出力
はHighレベルであるのでノードN32のレベルもHighレベ
ルである。
がHighレベルとなった場合、今までオフ状態であったト
ランジスタQ39がオンし、オン状態であったトランジス
タQ3aがオフする結果、カレントソーストランジスタQ3b
により引き抜かれていたスイッチング電流Isはトランジ
スタQ39を通して引き抜かれる。いま、出力ＹがLowレベ
ルであるので、ノードN31のレベルもLowであり、出力
はHighレベルであるのでノードN32のレベルもHighレベ
ルである。
以上のことよりスイッチング電流IsはトランジスタQ39,
Q37を通して引き抜かれ、データ保持ノードN31は抵抗R
30,R32の電圧降下によりLowレベルでありデータ保持ノ
ードN30はHighレベルであることから、出力ＹのLowレベ
と出力のHighレベルが保持される。この後、データ入
力D1,D2のいずれかがHighレベルへと変化しても、スイ
ッチング電流IsがトランジスタQ31,Q32を通して流れる
ことはないため出力状態は保持されたままで変化しな
い。即ちラッチされた状態である。以上のような動作に
よりラッチ回路が形成されている。
Q37を通して引き抜かれ、データ保持ノードN31は抵抗R
30,R32の電圧降下によりLowレベルでありデータ保持ノ
ードN30はHighレベルであることから、出力ＹのLowレベ
と出力のHighレベルが保持される。この後、データ入
力D1,D2のいずれかがHighレベルへと変化しても、スイ
ッチング電流IsがトランジスタQ31,Q32を通して流れる
ことはないため出力状態は保持されたままで変化しな
い。即ちラッチされた状態である。以上のような動作に
よりラッチ回路が形成されている。
ところで近年、素子の微細化が進むにつれ、パッケージ
等から発生するα線によるソフトエラーが無視できない
状態となっている。このソフトエラーについて第３図を
用いて説明する。
等から発生するα線によるソフトエラーが無視できない
状態となっている。このソフトエラーについて第３図を
用いて説明する。
今、出力ＹがHighレベルを、出力がLowレベルを保持
している状態（クロック入力C1,C2のうち少なくとも１
つがHighレベルである）のときを考える。このときトラ
ンジスタQ38がオンしており、トランジスタQ36,Q37はオ
フ状態である。よってノードN30およびN32はLowレベ
ル、ノードN31およびN33はHighレベルである。
している状態（クロック入力C1,C2のうち少なくとも１
つがHighレベルである）のときを考える。このときトラ
ンジスタQ38がオンしており、トランジスタQ36,Q37はオ
フ状態である。よってノードN30およびN32はLowレベ
ル、ノードN31およびN33はHighレベルである。
この状態でα線がノードN31に接続されるトランジスタQ
33,Q36,Q37のいずれかに照射された場合、電子正孔対が
発生し、コレクタ領域に電子が収集されるとコレクタ電
位即ちノードN31が瞬間的に低下する。この低下を補う
べく抵抗R32,R30を介してVCCよりノードN31が充電され
るので、パルス巾が最小でも数百ピコセカンドのスパイ
ク状のパルスが発生するが、これはノイズとしてノード
N33に伝わり、トランジスタQ38のベースに帰還されるた
め、オン像対であったトランジスタQ38がカットオフす
ると共にトランジスタQ37が逆にオンし、保持されてい
るデータの内容が反転することが起こり得る。
33,Q36,Q37のいずれかに照射された場合、電子正孔対が
発生し、コレクタ領域に電子が収集されるとコレクタ電
位即ちノードN31が瞬間的に低下する。この低下を補う
べく抵抗R32,R30を介してVCCよりノードN31が充電され
るので、パルス巾が最小でも数百ピコセカンドのスパイ
ク状のパルスが発生するが、これはノイズとしてノード
N33に伝わり、トランジスタQ38のベースに帰還されるた
め、オン像対であったトランジスタQ38がカットオフす
ると共にトランジスタQ37が逆にオンし、保持されてい
るデータの内容が反転することが起こり得る。
従来のECL順序回路は以上のように構成されているの
で、α線により保持データの反転が生じるという問題点
がある。また、この種の問題に対してはデータ保持回路
のトランジスタに容量を付加する（特開昭60-142619号
公報）あるいは、電流を大きくする（特開昭60-143019
号公報）という解決法が考案されているが順序回路の遅
延時間あるいは消費電力の増大を引き起こすという問題
点があった。
で、α線により保持データの反転が生じるという問題点
がある。また、この種の問題に対してはデータ保持回路
のトランジスタに容量を付加する（特開昭60-142619号
公報）あるいは、電流を大きくする（特開昭60-143019
号公報）という解決法が考案されているが順序回路の遅
延時間あるいは消費電力の増大を引き起こすという問題
点があった。
この発明は上記のような問題点を解決するためになされ
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題から免れ得る半導
体集積回路装置を得ることを目的とする。
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題から免れ得る半導
体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、ECL順序回路を
有するものにおいて、上記ECL順序回路内に設けられ、
当該ECL順序回路の出力状態を保持するためのデータ保
持回路と、該データ保持回路内に設けられ当該データ保
持回路の相反する２つの出力を当該保持回路の２つの入
力に帰還するための２つのエミッタファロワと、上記エ
ミッタファロワの出力信号がハイレベルの時にほぼカッ
トオフされロウレベルの時にほぼ通過しうるように上記
エミッタファロワ電流を制御する電流制御回路とを設け
るように構成したものである。
有するものにおいて、上記ECL順序回路内に設けられ、
当該ECL順序回路の出力状態を保持するためのデータ保
持回路と、該データ保持回路内に設けられ当該データ保
持回路の相反する２つの出力を当該保持回路の２つの入
力に帰還するための２つのエミッタファロワと、上記エ
ミッタファロワの出力信号がハイレベルの時にほぼカッ
トオフされロウレベルの時にほぼ通過しうるように上記
エミッタファロワ電流を制御する電流制御回路とを設け
るように構成したものである。
この発明においては、上述のように構成したことによ
り、データ保持ノードにα線によるスパイクノイズが発
生したとしても、電流制御回路の制御によって、データ
保持回路を構成する２つのエミッタファロワのうちいず
れか一方がカットオフされるため、帰還ループを構成す
るエミッタファロワの入力にスパイクノイズが伝搬する
のが阻止され、α線耐性が格段に向上する。
り、データ保持ノードにα線によるスパイクノイズが発
生したとしても、電流制御回路の制御によって、データ
保持回路を構成する２つのエミッタファロワのうちいず
れか一方がカットオフされるため、帰還ループを構成す
るエミッタファロワの入力にスパイクノイズが伝搬する
のが阻止され、α線耐性が格段に向上する。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置を示
し、図において、D1,D2はデータ入力、C1,C2はクロック
入力、Ｙはラッチ正出力、はラッチ反転出力である。
図は本発明の一実施例による半導体集積回路装置を示
し、図において、D1,D2はデータ入力、C1,C2はクロック
入力、Ｙはラッチ正出力、はラッチ反転出力である。
またQ11〜Q15,Q17,Q18,Q1a,Q1bはNPNトランジスタ、Q
1c,Q1dはエミッタフオロワ用NPNダブルエミッタトラン
ジスタであり、このうちトランジスタQ17,Q18,Q1c,Q1d
によりフリツプフロツプ回路（データ保持回路）10が構
成されている。そしてこれらの素子は第３図に示した従
来のＤラッチ回路を構成する素子と同じものでよい。Q1
e,Q1fは本発明により新たに付加されたNPNトランジスタ
である。R10〜R16,R1bは抵抗である。
1c,Q1dはエミッタフオロワ用NPNダブルエミッタトラン
ジスタであり、このうちトランジスタQ17,Q18,Q1c,Q1d
によりフリツプフロツプ回路（データ保持回路）10が構
成されている。そしてこれらの素子は第３図に示した従
来のＤラッチ回路を構成する素子と同じものでよい。Q1
e,Q1fは本発明により新たに付加されたNPNトランジスタ
である。R10〜R16,R1bは抵抗である。
なおリセット入力は、本発明の本質には関係ないので説
明の簡略化のため省く。
明の簡略化のため省く。
第３図に示した従来のＤラッチ回路と同様本実施例回路
は２段のシリーズゲート構成であり、VBB1はUpper-Leve
lのレファレンス電圧、VBB2はLower-Levelのレファレン
ス電圧、VCSはカレントソース用トランジスタQ1bの基準
電圧である。
は２段のシリーズゲート構成であり、VBB1はUpper-Leve
lのレファレンス電圧、VBB2はLower-Levelのレファレン
ス電圧、VCSはカレントソース用トランジスタQ1bの基準
電圧である。
データ保持を司るフリツプフロツプ回路10は帰還ループ
を２つ有し、トランジスタQ17のベースにはベースB11−
コレクタC11−エミッタE11なるエミッタフォロワを介し
てデータ保持ノードN10の信号を帰還し、トランジスタQ
18のベースにはベースB12−コレクタC12−エミッタE14
なるエミッタフォロワを介してデータ保持ノードN11の
信号を帰還する。
を２つ有し、トランジスタQ17のベースにはベースB11−
コレクタC11−エミッタE11なるエミッタフォロワを介し
てデータ保持ノードN10の信号を帰還し、トランジスタQ
18のベースにはベースB12−コレクタC12−エミッタE14
なるエミッタフォロワを介してデータ保持ノードN11の
信号を帰還する。
トランジスタQ1e,Q1fおよび抵抗R1bによる回路は本発明
により付加されたエミッタフォロワ電流制御回路20であ
り、トランジスタQ1eのベースには出力を、トランジ
スタQ1fのベースには基準電圧VBB1を供給し、トランジ
スタQ1eのコレクタはノードN13にトランジスタQ1fのコ
レクタはトードN12にそれぞれ接続される。
により付加されたエミッタフォロワ電流制御回路20であ
り、トランジスタQ1eのベースには出力を、トランジ
スタQ1fのベースには基準電圧VBB1を供給し、トランジ
スタQ1eのコレクタはノードN13にトランジスタQ1fのコ
レクタはトードN12にそれぞれ接続される。
次に動作について説明する。クロック入力C1,C2の両方
がLowレベルのときを考える。このときトランジスタQ19
がカットオフし、トランジスタQ1aがオンするため、出
力Ｙにはデータ入力D1,D2のOR出力、即ち（D1＋D2）
が、出力にはデータ入力D1,D2のNOR出力、即ち▲
▼がそれぞれ現れる。例えばデータ入力D1が
Highレベル，データ入力D2がLowレベルである場合を考
える。このときノードN10はLow状態、ノードN11はHigh
状態であり、出力ＹにはHighレベル、出力にはLowレ
ベルが現れる。
がLowレベルのときを考える。このときトランジスタQ19
がカットオフし、トランジスタQ1aがオンするため、出
力Ｙにはデータ入力D1,D2のOR出力、即ち（D1＋D2）
が、出力にはデータ入力D1,D2のNOR出力、即ち▲
▼がそれぞれ現れる。例えばデータ入力D1が
Highレベル，データ入力D2がLowレベルである場合を考
える。このときノードN10はLow状態、ノードN11はHigh
状態であり、出力ＹにはHighレベル、出力にはLowレ
ベルが現れる。
このときクロック入力C1またはC2のうち少なくとも１つ
がHighレベルとなると、今までオフ状態であったトラン
ジスタQ19がオンし、オン状態であったトランジスタQ1a
はオフし、カレントソース用トランジスタQ1bにより供
給される定電流はトランジスタQ19を通して引き抜かれ
るので、データ保持を司るフリツプフロツプ回路10が動
作する。いま出力ＹがHighレベルであるのでトランジス
タQ18はオン，トランジスタQ17がオフ状態であり、スイ
ッチング電流はトランジスタQ18を通して引抜かれるの
で抵抗R10,R11の電圧降下によりノードN10の電位はLow
状態、ノードN11の電位はHigh状態であり、出力Y,と
もに保持される。この後データ入力D1,D2のいずれかがH
ighレベルへと変化してもスイッチング電流がトランジ
スタQ11,Q12を通して流れることはないため出力状態は
保持されたままで、変化しない。即ちラッチされた状態
である。
がHighレベルとなると、今までオフ状態であったトラン
ジスタQ19がオンし、オン状態であったトランジスタQ1a
はオフし、カレントソース用トランジスタQ1bにより供
給される定電流はトランジスタQ19を通して引き抜かれ
るので、データ保持を司るフリツプフロツプ回路10が動
作する。いま出力ＹがHighレベルであるのでトランジス
タQ18はオン，トランジスタQ17がオフ状態であり、スイ
ッチング電流はトランジスタQ18を通して引抜かれるの
で抵抗R10,R11の電圧降下によりノードN10の電位はLow
状態、ノードN11の電位はHigh状態であり、出力Y,と
もに保持される。この後データ入力D1,D2のいずれかがH
ighレベルへと変化してもスイッチング電流がトランジ
スタQ11,Q12を通して流れることはないため出力状態は
保持されたままで、変化しない。即ちラッチされた状態
である。
次に本発明により付加された、トランジスタQ1e,Q1f、
抵抗R1bよりなるエミッタフォロワ電流制御回路20の作
用について説明する。ノードN10の電位がLow状態、ノー
ドN11の電位がHigh状態のとき、即ち従って出力がLow
レベル、出力ＹがHighレベルの場合、トランジスタQ1e
はオフ状態、トランジスタQ1fはオン状態となるのでス
イッチング電流I2はトランジスタQ1cのエミッタE11を通
って流れ、トランジスタQ1dのエミッタE14からは引抜か
れない。即ちエミッタE14からトランジスタQ1eを通して
VEEの方向を見たインピーダンスはほぼ無限大である。
よってエミッタE14から流れるエミッタフォロワ電流I4
はトランジスタQ18のベース駆動電流だげであり、その
電流値は概略α２・I1/βで表される（ここでαは直流
コレクタ−エミッタ電流利得、βは直流コレクタ−ベー
ス電流利得である。）通常はβ100程度のトランジス
タを用いることが多いのでβ100とするとI40.0098I
1となる。
抵抗R1bよりなるエミッタフォロワ電流制御回路20の作
用について説明する。ノードN10の電位がLow状態、ノー
ドN11の電位がHigh状態のとき、即ち従って出力がLow
レベル、出力ＹがHighレベルの場合、トランジスタQ1e
はオフ状態、トランジスタQ1fはオン状態となるのでス
イッチング電流I2はトランジスタQ1cのエミッタE11を通
って流れ、トランジスタQ1dのエミッタE14からは引抜か
れない。即ちエミッタE14からトランジスタQ1eを通して
VEEの方向を見たインピーダンスはほぼ無限大である。
よってエミッタE14から流れるエミッタフォロワ電流I4
はトランジスタQ18のベース駆動電流だげであり、その
電流値は概略α２・I1/βで表される（ここでαは直流
コレクタ−エミッタ電流利得、βは直流コレクタ−ベー
ス電流利得である。）通常はβ100程度のトランジス
タを用いることが多いのでβ100とするとI40.0098I
1となる。
スイッチング電流I1を1mAに設定した場合エミッタフォ
ロワ電流I4は約9.8μＡであり、通常のエミッタフォロ
ワ電流が数100μＡ〜数mAおオーダであるのに比し1/10
〜1/100程度と小さく、トランジスタQ1dのベースB12−
コレクタC12−エミッタE14からなるトランジスタは極め
てオフ状態に近い状態となる。
ロワ電流I4は約9.8μＡであり、通常のエミッタフォロ
ワ電流が数100μＡ〜数mAおオーダであるのに比し1/10
〜1/100程度と小さく、トランジスタQ1dのベースB12−
コレクタC12−エミッタE14からなるトランジスタは極め
てオフ状態に近い状態となる。
一方、トランジスタQ1dのベースB12とエミッタE13から
なるトランジスタは通常のオン状態が保たれ、抵抗R16
により定まるエミッタフォロワ電流が流れる。
なるトランジスタは通常のオン状態が保たれ、抵抗R16
により定まるエミッタフォロワ電流が流れる。
以上述べた状態でα線がラッチ回路に照射された場合を
考える。いまノードN11はHighレベルであるが、このノ
ードに接続されるトランジスタQ13またはQ17にα線が照
射されるとシリコン中で電子正孔対が発生する。発生し
た電子は数10〜数100psの時定数でドリフト及び拡散に
より走行するが、コレクタっ領域に電子が収集されると
ノードN11の電位が瞬時に低下する。この低下により抵
抗R12,R10を介して電源VCCより充電がなされノードN11
は元のHigh状態に復帰するが、この充電によりパルス巾
が最小でも数100ps程度のスパイクノズルが発生し、こ
れがエミッタフォロワトランジスタQ1dを通して出力Ｙ
に伝わる。
考える。いまノードN11はHighレベルであるが、このノ
ードに接続されるトランジスタQ13またはQ17にα線が照
射されるとシリコン中で電子正孔対が発生する。発生し
た電子は数10〜数100psの時定数でドリフト及び拡散に
より走行するが、コレクタっ領域に電子が収集されると
ノードN11の電位が瞬時に低下する。この低下により抵
抗R12,R10を介して電源VCCより充電がなされノードN11
は元のHigh状態に復帰するが、この充電によりパルス巾
が最小でも数100ps程度のスパイクノズルが発生し、こ
れがエミッタフォロワトランジスタQ1dを通して出力Ｙ
に伝わる。
一方、フリツプフロツプゲートを構成するトランジスタ
Q18のベースへのノードN11からの帰還ループはエミッタ
フォロワトランジスタQ1dのベースB12−コレクタC12−
エミッタE14からなるトランジスタを通して行われる
が、前述したように、今の場合エミッタフォロワ電流I4
が9.8μＡ程度と極めて小さく、ノードN11の電位が瞬時
に低下した場合、ベースB12−コレクタC12−エミッタE
14からなるトランジスタはベース・エミッタ間電圧が0V
あるいは負の方向へ近付き容易にカットオフする。この
ためベースB12−コレクタC12−エミッタE14からなるト
ランジスタの出力インピーダンスは非常に大きな値とな
る。またノードN13の電圧がHigh状態のときのトランジ
スタQ18のベースからみた入力インピーダンスも大きな
値であるのでエミッタフォロワトランジスタB12−C12−
E14の応答は通常の場合より非常に大きな時定数（通常
の100倍以上）で降下することとなる。
Q18のベースへのノードN11からの帰還ループはエミッタ
フォロワトランジスタQ1dのベースB12−コレクタC12−
エミッタE14からなるトランジスタを通して行われる
が、前述したように、今の場合エミッタフォロワ電流I4
が9.8μＡ程度と極めて小さく、ノードN11の電位が瞬時
に低下した場合、ベースB12−コレクタC12−エミッタE
14からなるトランジスタはベース・エミッタ間電圧が0V
あるいは負の方向へ近付き容易にカットオフする。この
ためベースB12−コレクタC12−エミッタE14からなるト
ランジスタの出力インピーダンスは非常に大きな値とな
る。またノードN13の電圧がHigh状態のときのトランジ
スタQ18のベースからみた入力インピーダンスも大きな
値であるのでエミッタフォロワトランジスタB12−C12−
E14の応答は通常の場合より非常に大きな時定数（通常
の100倍以上）で降下することとなる。
これらの様子を従来例の場合と比較して第４図に示す。
従来例ではノードN31のスパイクノイズにより、Highレ
ベルであったフィードバック入力N33の電位は基準電圧V
BB1より低下しトランジスタQ38がカットオフすることに
よりLowレベルに反転される。一方、本実施例の場合、
ノードN11にスパイクノイズが現れてもベースB12−コレ
クタC12−エミッタE14よりなるエミッタフォロワトラン
ジスタのカットオフ等により、Highレベルであるフィー
ドバック入力N13の電位は基準電圧VBB1より低下するこ
とはなく、データが保持された状態が保たれる。
従来例ではノードN31のスパイクノイズにより、Highレ
ベルであったフィードバック入力N33の電位は基準電圧V
BB1より低下しトランジスタQ38がカットオフすることに
よりLowレベルに反転される。一方、本実施例の場合、
ノードN11にスパイクノイズが現れてもベースB12−コレ
クタC12−エミッタE14よりなるエミッタフォロワトラン
ジスタのカットオフ等により、Highレベルであるフィー
ドバック入力N13の電位は基準電圧VBB1より低下するこ
とはなく、データが保持された状態が保たれる。
第４図中からの期間はエミッタファロワトランジス
タが完全にカットオフせず出力インピーダンスが比較的
小さい状態を示す。点でほぼカットオフされ点から
点は非常に大きな時定数でレベルが下降する状態であ
るが点ではノードN11、即ちベースB12に電位はすでに
上昇中であり、ベースB12−エミッタE14間が順方向とな
り、再び元のHighレベルへ復帰し始める。よって素子が
微細化され、α線によるスパイクノイズが大きくなって
もエラーを起こすことはない。
タが完全にカットオフせず出力インピーダンスが比較的
小さい状態を示す。点でほぼカットオフされ点から
点は非常に大きな時定数でレベルが下降する状態であ
るが点ではノードN11、即ちベースB12に電位はすでに
上昇中であり、ベースB12−エミッタE14間が順方向とな
り、再び元のHighレベルへ復帰し始める。よって素子が
微細化され、α線によるスパイクノイズが大きくなって
もエラーを起こすことはない。
以上、ノードN11がHighレベルの保持状態の場合につい
て説明したが、トランジスタQ17,Q18,Q1c,Q1dよりなる
フリツプフロツプ回路の対称性からノードN10がHighレ
ベルの保持状態の場合についても同様の効果を有する。
て説明したが、トランジスタQ17,Q18,Q1c,Q1dよりなる
フリツプフロツプ回路の対称性からノードN10がHighレ
ベルの保持状態の場合についても同様の効果を有する。
以上述べたように、α線によるスパイクノイズに対して
はエミッタフォロワ応答が非常に遅くなるが、順序回路
として動作する場合のエミッタフォロワ応答は通常のエ
ミッタフォロワの応答と比しなんら速度の低下をきたす
ことはない。何故なら出力Ｙ、即ちノードN13がHighレ
ベルからLowレベルへ変化しようと動作する場合は逆に
出力がLowレベルからHighレベル変化する方向であ
り、トランジスタQ1eがオンするため該トランジスタQ1e
によりノードN13から電流を引き抜かれるためである。
はエミッタフォロワ応答が非常に遅くなるが、順序回路
として動作する場合のエミッタフォロワ応答は通常のエ
ミッタフォロワの応答と比しなんら速度の低下をきたす
ことはない。何故なら出力Ｙ、即ちノードN13がHighレ
ベルからLowレベルへ変化しようと動作する場合は逆に
出力がLowレベルからHighレベル変化する方向であ
り、トランジスタQ1eがオンするため該トランジスタQ1e
によりノードN13から電流を引き抜かれるためである。
なお、上記実施例ではクロック入力がHighレベルのとき
データが保持されるラッチ回路の例について説明した
が、第５図に示すようなクロック入力がLowレベルのと
きデータが保持されるラッチ回路でも上記実施例と同様
の効果を奏する。
データが保持されるラッチ回路の例について説明した
が、第５図に示すようなクロック入力がLowレベルのと
きデータが保持されるラッチ回路でも上記実施例と同様
の効果を奏する。
また、上記実施例ではＤラッチ回路の例について説明し
たが、他のラッチ回路あるいはＤフリツプフロツプ等の
フリツプフロツプに適用してもよく、上記実施例と同様
の効果を奏する。
たが、他のラッチ回路あるいはＤフリツプフロツプ等の
フリツプフロツプに適用してもよく、上記実施例と同様
の効果を奏する。
以上のように、この発明に係る半導体集積回路装置によ
れば、ECL順序回路を有するものにおいて、上記ECL順序
回路内に設けられ、当該ECL順序回路の出力状態を保持
するためのデータ保持回路と、該データ保持回路内に設
けられ当該データ保持回路の相反する２つの出力を当該
保持回路の２つの入力に帰還するための２つのエミッタ
フォロワと、上記エミッタフォロワの出力信号がハイレ
ベルの時にほぼカットオフされロウレベルの時にほぼ通
過しうるように上記エミッタフォロワ電流を制御する電
流制御回路とを設けるように構成したので、データ保持
ノードにα線によるスパイクノイズが発生したとして
も、データ保持回路を構成する２つのエミッタフォロワ
のうちのいずれか一方がカットオフしているため、ルー
プを構成するエミッタフォロワの入力にスパイクノイズ
が伝搬するのを阻止でき、消費電力の増加あるいは遅延
時間の増大を伴わず、α線によるソフトエラー耐性を格
段に向上することができるという効果がある。
れば、ECL順序回路を有するものにおいて、上記ECL順序
回路内に設けられ、当該ECL順序回路の出力状態を保持
するためのデータ保持回路と、該データ保持回路内に設
けられ当該データ保持回路の相反する２つの出力を当該
保持回路の２つの入力に帰還するための２つのエミッタ
フォロワと、上記エミッタフォロワの出力信号がハイレ
ベルの時にほぼカットオフされロウレベルの時にほぼ通
過しうるように上記エミッタフォロワ電流を制御する電
流制御回路とを設けるように構成したので、データ保持
ノードにα線によるスパイクノイズが発生したとして
も、データ保持回路を構成する２つのエミッタフォロワ
のうちのいずれか一方がカットオフしているため、ルー
プを構成するエミッタフォロワの入力にスパイクノイズ
が伝搬するのを阻止でき、消費電力の増加あるいは遅延
時間の増大を伴わず、α線によるソフトエラー耐性を格
段に向上することができるという効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
のＤラッチ回路を示す回路図、第２図は従来のＤラッチ
回路の論理図、第３図は従来のＤラッチ回路図、第４図
はフリツプフロツプ回路のデータ保持ノードへα線がヒ
ットしたときのデータ保持ノードの波形とそのデータ保
持ノードに接続されたエミッタフォロワの出力波形につ
いて、従来回路の場合と本発明の実施例の場合とを比較
した図、第５図は本発明の他の実施例によるＤラッチ回
路を示す図である。 図において、Q17,Q18はフリツプフロツプゲートを構成
するトランジスタ、Q1cはノードN10の電位をレベルシフ
トして前記フリツプフロツプゲートのトランジスタQ17
へ帰還するエミッタフォロワトランジスタ、Q1dはノー
ドN11の電位をレベルシフトして前記フリツプフロツプ
ゲートのトランジスタQ18へ帰還するエミッタフォロワ
トランジスタ、10はフリツプフロツプ回路（データ保持
回路）、20は電流制御回路である。
のＤラッチ回路を示す回路図、第２図は従来のＤラッチ
回路の論理図、第３図は従来のＤラッチ回路図、第４図
はフリツプフロツプ回路のデータ保持ノードへα線がヒ
ットしたときのデータ保持ノードの波形とそのデータ保
持ノードに接続されたエミッタフォロワの出力波形につ
いて、従来回路の場合と本発明の実施例の場合とを比較
した図、第５図は本発明の他の実施例によるＤラッチ回
路を示す図である。 図において、Q17,Q18はフリツプフロツプゲートを構成
するトランジスタ、Q1cはノードN10の電位をレベルシフ
トして前記フリツプフロツプゲートのトランジスタQ17
へ帰還するエミッタフォロワトランジスタ、Q1dはノー
ドN11の電位をレベルシフトして前記フリツプフロツプ
ゲートのトランジスタQ18へ帰還するエミッタフォロワ
トランジスタ、10はフリツプフロツプ回路（データ保持
回路）、20は電流制御回路である。
Claims (1)
- 【請求項１】ECL順序回路を有する半導体集積回路装置
において、 上記ECL順序回路内に設けられ、当該ECL順序回路の出力
状態を保持するためのデータ保持回路と、 該データ保持回路内に設けられ当該データ保持回路の相
反する２つの出力を当該保持回路の２つの入力に帰還す
るための２つのエミッタフォロワと、 上記エミッタフォロワの出力信号がハイレベルの時にほ
ぼカットオフされロウレベルの時にほぼ通過しうるよう
に上記エミッタフォロワ電流を制御する電流制御回路と
を備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006983A JPH0693605B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006983A JPH0693605B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175513A JPS63175513A (ja) | 1988-07-19 |
| JPH0693605B2 true JPH0693605B2 (ja) | 1994-11-16 |
Family
ID=11653406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006983A Expired - Lifetime JPH0693605B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693605B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810817B2 (ja) * | 1992-02-12 | 1996-01-31 | 日本電気株式会社 | ラッチ回路 |
-
1987
- 1987-01-14 JP JP62006983A patent/JPH0693605B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175513A (ja) | 1988-07-19 |
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