JPH04100314A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04100314A JPH04100314A JP2217559A JP21755990A JPH04100314A JP H04100314 A JPH04100314 A JP H04100314A JP 2217559 A JP2217559 A JP 2217559A JP 21755990 A JP21755990 A JP 21755990A JP H04100314 A JPH04100314 A JP H04100314A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、レベル変換回路に関し、特に、トランジスタ
のペースエミッタ闇逆耐圧問題３なくしたＣＭＯ５／Ｅ
ＣＬレベル変換回路に関する。
のペースエミッタ闇逆耐圧問題３なくしたＣＭＯ５／Ｅ
ＣＬレベル変換回路に関する。
従来の技術
従来のＣ）４０ＳレベルをＥＣＬ （Ｅｍｉｔｔｅｒ
ＣｏｕｐｌｅｄＬｏｇｊｃ）レベルに変換する回路を第
１図〜第９図に示す。
ＣｏｕｐｌｅｄＬｏｇｊｃ）レベルに変換する回路を第
１図〜第９図に示す。
第７図は、ＥＣＬを構成する差動回路の一方の入力に参
照電圧７を印加し、もう一方の入力に閂ＯＳレベルを入
力するというものである。
照電圧７を印加し、もう一方の入力に閂ＯＳレベルを入
力するというものである。
ＣＭＯＳレベル人力１が参照電圧（Ｖｒａｒ）７より大
きくなるとＥＣＬ出力１０はロウレベルからハイレベル
へ変化する。
きくなるとＥＣＬ出力１０はロウレベルからハイレベル
へ変化する。
第８図はＣ１４０Ｓレベルを抵抗分割することによリ、
第７図と同じ差動回路に入力するものである。閾値が抵
抗分割によって変化することと、抵抗に流れる電流をＣ
！、ＩＯ５出力で駆動しなければならないこと以外は第
７図と同じ動作原理である。すなわち、抵抗分割するこ
とによって、トランジスタ５のベースすなわちＥＣＬ入
力２のロウレベルをＯＶではなく、ＯＶとＶＣＣの間に
設定したものである。
第７図と同じ差動回路に入力するものである。閾値が抵
抗分割によって変化することと、抵抗に流れる電流をＣ
！、ＩＯ５出力で駆動しなければならないこと以外は第
７図と同じ動作原理である。すなわち、抵抗分割するこ
とによって、トランジスタ５のベースすなわちＥＣＬ入
力２のロウレベルをＯＶではなく、ＯＶとＶＣＣの間に
設定したものである。
第９図はトランジスタ３よりなるエミッタホロワを介し
てＥＣＬ入力２に信号を印加するものである６エミツタ
ホロワによって、 ＥＣＬ入力２のハイレベルはＶＣＣ
よりトランジスタのベース・エミッタ間電圧−段分低い
値となるが、ロウレベルは０■である。
てＥＣＬ入力２に信号を印加するものである６エミツタ
ホロワによって、 ＥＣＬ入力２のハイレベルはＶＣＣ
よりトランジスタのベース・エミッタ間電圧−段分低い
値となるが、ロウレベルは０■である。
発明が解決しようとする課題
しかしながら、第７図、第９図の従来のレベル変換回路
では、ＥＣＬ入力２のロウレベルがＯＶとなるために、
トランジスタ５のベース・エミッタ間か大きく逆バイア
スされるという欠点があった。
では、ＥＣＬ入力２のロウレベルがＯＶとなるために、
トランジスタ５のベース・エミッタ間か大きく逆バイア
スされるという欠点があった。
第７図に示された従来回路（１）の動作を第５図、第６
図に示す。
図に示す。
横軸の入力端子１の電圧がＶｒｅｆを超えたところで出
力端子１０の電圧はロウレベルからハイレベルに変化す
る。一方、トランジスタ５．６のエミ・・ｌ夕電圧は破
線で示すようにトランジスタ５．６のベース電圧の高い
方よりトランジスタ５又は６のペースエミッタ間電圧Ｖ
ＩＥだけ低い値となる。すなわち、端子１の電圧がｖｌ
。ｒより低いときにはトランジスタ５．６のエミッタ電
圧は（Ｖｒ−ｒ−Ｖａｐ）となり、端子１の電圧がＶｒ
ｅｆより大きいときには（端子１の電圧−ＶＢ！＞とな
る。
力端子１０の電圧はロウレベルからハイレベルに変化す
る。一方、トランジスタ５．６のエミ・・ｌ夕電圧は破
線で示すようにトランジスタ５．６のベース電圧の高い
方よりトランジスタ５又は６のペースエミッタ間電圧Ｖ
ＩＥだけ低い値となる。すなわち、端子１の電圧がｖｌ
。ｒより低いときにはトランジスタ５．６のエミッタ電
圧は（Ｖｒ−ｒ−Ｖａｐ）となり、端子１の電圧がＶｒ
ｅｆより大きいときには（端子１の電圧−ＶＢ！＞とな
る。
第５図をみると、入力端子１の電圧がＱＶのときに、ト
ランジスタ５の逆バイアスは−（ｖ、、ｅｆＶＢＥ）Ｖ
となる。
ランジスタ５の逆バイアスは−（ｖ、、ｅｆＶＢＥ）Ｖ
となる。
この電圧を小さくするために、第６図に示すようにＶｒ
ｅｒの値を低く設定すると、入力端子１の電圧が０■の
ときにはトランジスタ５のベースエミッタ間の逆バイア
ス電圧は低くなる。
ｅｒの値を低く設定すると、入力端子１の電圧が０■の
ときにはトランジスタ５のベースエミッタ間の逆バイア
ス電圧は低くなる。
しかしながら、入力端子１の電圧がＶｃＣとなつたとき
に逆にトランジスタ６のペースエミッタ間が−（Ｖｃｃ
−Ｖｒｅｒ−ＶｓＥ）Ｖだけ逆バイアスされてしまう。
に逆にトランジスタ６のペースエミッタ間が−（Ｖｃｃ
−Ｖｒｅｒ−ＶｓＥ）Ｖだけ逆バイアスされてしまう。
なぜなら、トランジスタ６ベースには常にＶｒａｒが印
加されているからである。
加されているからである。
トランジスタの高速化がすすむと、トランジスタのペー
スエミッタ間の逆耐圧が問題になることが考えられる。
スエミッタ間の逆耐圧が問題になることが考えられる。
特にＣＭＯＳレベルが入力される端子にはＯＶかＶ。０
が印加されるので、第５図、第６図のトランジスタの逆
バイアスが最も大きくなるところに動作点が設定される
こととなる。
が印加されるので、第５図、第６図のトランジスタの逆
バイアスが最も大きくなるところに動作点が設定される
こととなる。
Ｃ）４０Ｓレベルのロウレベルを上げるために、第８図
のように抵抗分割することは可能であるが、端子１に印
加されるＣ！４０Ｓ出力は、ロウレベルのときに抵抗に
流れる電流を駆動する必要がある。このために、立上が
り、立下がり時開が遅くなることが考えられる。
のように抵抗分割することは可能であるが、端子１に印
加されるＣ！４０Ｓ出力は、ロウレベルのときに抵抗に
流れる電流を駆動する必要がある。このために、立上が
り、立下がり時開が遅くなることが考えられる。
第９図はＣＭＯ５とＥＣＬの間にエミッタホロワを入れ
たものであるが、端子１が０■のときには端子２の電圧
はＯＶであり、端子１の電圧がＶＣＣのときには端子２
の電圧はｖｃｃ−ｖｃｃとなるので第７図の回路と同じ
問題をかかえている。
たものであるが、端子１が０■のときには端子２の電圧
はＯＶであり、端子１の電圧がＶＣＣのときには端子２
の電圧はｖｃｃ−ｖｃｃとなるので第７図の回路と同じ
問題をかかえている。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規なレベル変換回路を提
供することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規なレベル変換回路を提
供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るレベル変換回路
は、Ｃ）４０８レベルの信号が入力されるエミッタホロ
ワを構成するトランジスタのコレクタとエミッタの間に
レベルシフト素子を備えて構成される。
は、Ｃ）４０８レベルの信号が入力されるエミッタホロ
ワを構成するトランジスタのコレクタとエミッタの間に
レベルシフト素子を備えて構成される。
実施例
次に、本発明をその好ましい各実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明による第１の実施例を示す回路構成図で
ある。
ある。
第１図を参照するに、トランジスタ５，６、定電流源９
よりなるＥＣＬの１つの入力であるトランジスタ６のベ
ースには参照電圧（Ｖｒａｒ）７が印加され、もう１つ
の入力であるトランジスタ５のべ一スに本発明に俤るレ
ベル変換回路の出力である端子２の電圧が印加される。
よりなるＥＣＬの１つの入力であるトランジスタ６のベ
ースには参照電圧（Ｖｒａｒ）７が印加され、もう１つ
の入力であるトランジスタ５のべ一スに本発明に俤るレ
ベル変換回路の出力である端子２の電圧が印加される。
トランジスタ３と定電流源８よりなるエミッタホロワに
おいて、トランジスタ３のベースにはＣ！４０Ｓレベル
の信号が印加される。トランジスタ３のコレクタエミッ
タ間にはレベルシフト素子４が並列に接続されている。
おいて、トランジスタ３のベースにはＣ！４０Ｓレベル
の信号が印加される。トランジスタ３のコレクタエミッ
タ間にはレベルシフト素子４が並列に接続されている。
レベルシフト素子４として、本実施例においては、直列
接続された４つのダイオードが使用されている。ここで
、第１図の回路の動作を第３図、第４図に示す。
接続された４つのダイオードが使用されている。ここで
、第１図の回路の動作を第３図、第４図に示す。
第３図、第４図を参照するに、第３図、第４図が第５図
、第６図と異なる点は、入力電圧Ｏｖのときにも端子２
の電圧がＯＶとはならず、レベルシフト素子４の両端電
圧をＶｔＳとしたときに、（Ｖｃｃ−Ｖｔ、ｓ）Ｖとな
る点である。このようにすれば入力電圧がＯＶのときに
もトランジスタ５のペースエミッタ間逆バイアスは［Ｖ
、−ｒ−Ｖａｔ−（Ｖｃｃ−ＶＬｓ） ］Ｖとなり、第
５図にくらべて大幅に改善される。
、第６図と異なる点は、入力電圧Ｏｖのときにも端子２
の電圧がＯＶとはならず、レベルシフト素子４の両端電
圧をＶｔＳとしたときに、（Ｖｃｃ−Ｖｔ、ｓ）Ｖとな
る点である。このようにすれば入力電圧がＯＶのときに
もトランジスタ５のペースエミッタ間逆バイアスは［Ｖ
、−ｒ−Ｖａｔ−（Ｖｃｃ−ＶＬｓ） ］Ｖとなり、第
５図にくらべて大幅に改善される。
第４図の場合にもトランジスタ６のペースエミッタ間逆
バイアスも改善されていることかわかる６つまり、トラ
ンジスタ５．６の逆バイアス電圧は、ｖｒ□７とレベル
シフト素子４の端子間電圧を適正に設定することにより
、最小限にとどめることが可能となる。
バイアスも改善されていることかわかる６つまり、トラ
ンジスタ５．６の逆バイアス電圧は、ｖｒ□７とレベル
シフト素子４の端子間電圧を適正に設定することにより
、最小限にとどめることが可能となる。
第２図は本発明による第２の実施例を示す回路構成図で
あり、レベルシフト素子として抵抗を用いた場合の実施
例である。動作は第１図に示した前記第１の実施例と同
じである。
あり、レベルシフト素子として抵抗を用いた場合の実施
例である。動作は第１図に示した前記第１の実施例と同
じである。
ここで、レベルシフト素子４の両端電圧Ｖ＋、ｓが最大
となるのは入力端子１の電圧がＯＶのときであり、 第１図に示した第１の実施例は、ダイオードの順方向電
圧をｖＦ、ダイオードの数をｎとすると、ＶＬｓ＝ｎＶ
ｐ ｒ ア’）、 第２図に示した第２の実施例は、抵抗値をＲ１定電流源
８の電流値をＩ。とすると、ＶＬＳ＝ＩＯＲとなる。
となるのは入力端子１の電圧がＯＶのときであり、 第１図に示した第１の実施例は、ダイオードの順方向電
圧をｖＦ、ダイオードの数をｎとすると、ＶＬｓ＝ｎＶ
ｐ ｒ ア’）、 第２図に示した第２の実施例は、抵抗値をＲ１定電流源
８の電流値をＩ。とすると、ＶＬＳ＝ＩＯＲとなる。
このことは、第１図に示された第１の実施例は離散的に
、第２図に示された第２の実施例は連続的にレベルシフ
ト素子の端子間電圧を設計する二とができることを示し
ている。
、第２図に示された第２の実施例は連続的にレベルシフ
ト素子の端子間電圧を設計する二とができることを示し
ている。
発明の詳細
な説明したように、本発明によれば、Ｃ１４０Ｓ レベ
ルの信号をＥＣＬレベルの信号に変換する回路において
、エミッタホロワを構成するトランジスタのコレクタエ
ミッタ間にレベルシフト素子を並列に接続することによ
り、エミッタホロワのロウレベルをＯＶではなく、（Ｖ
ｃｃ−ＶＬｓ）Ｖ（ＶＬｓニレベルシフト素子の両端電
圧）となり、ＥＣＬを構成するトランジスタのペースエ
ミッタ闇逆バイアス電圧を最小限におさえることができ
るという効果が得られる。
ルの信号をＥＣＬレベルの信号に変換する回路において
、エミッタホロワを構成するトランジスタのコレクタエ
ミッタ間にレベルシフト素子を並列に接続することによ
り、エミッタホロワのロウレベルをＯＶではなく、（Ｖ
ｃｃ−ＶＬｓ）Ｖ（ＶＬｓニレベルシフト素子の両端電
圧）となり、ＥＣＬを構成するトランジスタのペースエ
ミッタ闇逆バイアス電圧を最小限におさえることができ
るという効果が得られる。
今後トランジスタの高速化が進み、トランジスタサイズ
の微細化が進むと、トランジスタのべ〜スエミッタ間逆
耐圧の低下は避けられない問題であり、本発明に係る回
路は高速ＬＳＩを実現する上で重要なものとなる。
の微細化が進むと、トランジスタのべ〜スエミッタ間逆
耐圧の低下は避けられない問題であり、本発明に係る回
路は高速ＬＳＩを実現する上で重要なものとなる。
第１図は本発明による第１の実施例を示す回路構成図、
第２図は本発明による第２の実施例を示す回路構成図、
第３図は本発明による第１の実施例の動作を示す図（そ
の１）、第４図は本発明による第１の実施例の動作を示
す図（その２）、第５図は第７図に示した従来回路（１
）の動作を示す図（その１）、第６図は第７図に示した
従来回路（１）の動作を示す図（その２）、第７図は従
来回路（１）の回路図、第８図は従来回路〈２）の回路
図、第９図は従来回路（３）の回路図である。 １・・・ＣＭＯＳ入力端子、２・・・ＥＣＬ入力端子、
３．５．６・・・トランジスタ、４・・・レベルシフト
素子、７・・・参照電圧（し。ｆ）、８．９・・・定電
流源、１０・・・ＥＣＬ出力端子、１１・・・電源端子 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷 雄太部 第 図 第 図 入力Ｑ品＋１のｔ迂（Ｖ） 第 図 入力Ｓ：＋１の電ａ＜Ｖ＞ 第 図 入力Ｑ−Ｆｌのｔ角（Ｖ） 第 図 入力＠＋１の電位（Ｖ） 第 図 第 図 第 図 第 図
第２図は本発明による第２の実施例を示す回路構成図、
第３図は本発明による第１の実施例の動作を示す図（そ
の１）、第４図は本発明による第１の実施例の動作を示
す図（その２）、第５図は第７図に示した従来回路（１
）の動作を示す図（その１）、第６図は第７図に示した
従来回路（１）の動作を示す図（その２）、第７図は従
来回路（１）の回路図、第８図は従来回路〈２）の回路
図、第９図は従来回路（３）の回路図である。 １・・・ＣＭＯＳ入力端子、２・・・ＥＣＬ入力端子、
３．５．６・・・トランジスタ、４・・・レベルシフト
素子、７・・・参照電圧（し。ｆ）、８．９・・・定電
流源、１０・・・ＥＣＬ出力端子、１１・・・電源端子 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷 雄太部 第 図 第 図 入力Ｑ品＋１のｔ迂（Ｖ） 第 図 入力Ｓ：＋１の電ａ＜Ｖ＞ 第 図 入力Ｑ−Ｆｌのｔ角（Ｖ） 第 図 入力＠＋１の電位（Ｖ） 第 図 第 図 第 図 第 図
Claims (2)
- （１）、一方の入力に参照電圧が印加されたＥＣＬ（Ｅ
ｍｉｔｔｅｒＣｏｕｐｉｅｄＬｏｇｉｃ）を構成する差
動増輻回路のもう一つの入力に印加される電圧を生成す
るエミッタホロワよりなるレベル変換回路において、コ
レクタが電流に接続され、エミッタが定電流源を介して
グランドに接続され、ベースにＣＭＯＳレベルの信号が
入力される第１のトランジスタよりなる前記エミッタホ
ロワは、前記第１のトランジスタのコレクタとエミッタ
の間にレベルシフト素子を並列に接続されて備えられ、
該レベルシフト素子は１つ又は２つ以上の直列に接続さ
れたダイオードよりなり、前記ダイオードのアノード側
が前記第１のトランジスタのコレクタに接続され、前記
ダイオードのカソード側が前記第１のトランジスタのエ
ミッタに接続されていることを特徴とするレベル変換回
路。 - （２）、前記第１のトランジスタのコレクタとエミッタ
間に接続されたレベルシフト素子は前記ダイオードの代
りに抵抗により構成されることを更に特徴とする請求項
（１）に記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217559A JP2570480B2 (ja) | 1990-08-17 | 1990-08-17 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217559A JP2570480B2 (ja) | 1990-08-17 | 1990-08-17 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100314A true JPH04100314A (ja) | 1992-04-02 |
| JP2570480B2 JP2570480B2 (ja) | 1997-01-08 |
Family
ID=16706159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217559A Expired - Lifetime JP2570480B2 (ja) | 1990-08-17 | 1990-08-17 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570480B2 (ja) |
-
1990
- 1990-08-17 JP JP2217559A patent/JP2570480B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570480B2 (ja) | 1997-01-08 |
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