JPH0584599B2 - - Google Patents
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- JPH0584599B2 JPH0584599B2 JP62033001A JP3300187A JPH0584599B2 JP H0584599 B2 JPH0584599 B2 JP H0584599B2 JP 62033001 A JP62033001 A JP 62033001A JP 3300187 A JP3300187 A JP 3300187A JP H0584599 B2 JPH0584599 B2 JP H0584599B2
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- emitter
- diode
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- circuit
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- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000005669 field effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアナログ信号の瞬時値を標本化しこれ
を保持するサンプルホールド回路に関し、特に高
速のアナログ信号を取り扱い、集積回路に適用し
て有効な技術に関する。
を保持するサンプルホールド回路に関し、特に高
速のアナログ信号を取り扱い、集積回路に適用し
て有効な技術に関する。
（従来の技術）
従来、この種のサンプルホールド回路として、
第２図に示すような回路があるが、その動作を以
下に述べる。
第２図に示すような回路があるが、その動作を以
下に述べる。
いま、第２図において、サンプルホールド制御
入力端子３および４（通常、入力端子４は入力端
子３に対して位相が180度異なる矩形波の反転入
力が入力される。）の制御入力電圧SH，がそ
れぞれハイレベル状態“Ｈ”、ロウレベル状態
“Ｌ”（以下、単に“Ｈ”および“Ｌ”と示す。）
にある場合には、差動トランジスタ対Ｑ４，Ｑ５
および差動トランジスタ対Ｑ６，Ｑ７のうちトラ
ンジスタＱ４，Ｑ７が共に導通状態、トランジス
タＱ５，Ｑ６は共にしや断状態となり本回路の状
態はサンプルモードとなる。すなわち、入力端子
１から入力されるアナログ入力信号Vioはトラン
ジスタＱ１のベースに印加され、Ｑ１はエミツタ
フオロワ動作をする。Ｑ１のエミツタに接続され
たダイオードD1ないしD3はレベルシフト回路と
して動作し、その電流は定電流源I4により供給さ
れる。Ｑ１のベースエミツタ間電圧をVBE1、ダイ
オードD1ないしD3の順方向電圧をすべて等しい
と仮定しVDとおくと、トランジスタＱ２のベー
スに印加される電圧はVio−VBE1＋3VDとなる。
定電流源I4の電流とＱ１の動作電流とを加え合せ
た電流はＱ４を介して定電流源I1の電流となる。
エミツタにホールド容量CHが接続されエミツタ
フオロワ動作をするＱ２は上記Vio−VBE1＋3VD
の電圧をベースに受けCHを充電する。この時の
Q2のベースエミツタ間電圧をVBE2とおくとCHの
電位はVio−（VBE1＋VBE2）＋3VDとなり、Vioに対
して電位が3VD−（VBE1＋VBE2）レベルシフトさ
れて追従する。さらに、第２図に示すようにQ2
のエミツタにベースが接続されたトランジスタ
Q8および定電流源I3とからなるエミツタフオロワ
回路を接続し、Q8のエミツタすなわち出力端子
２より出力信号V0を取り出すようにした場合に
は、Q8のベースエミツタ間電圧がVBE8の時、V0
はVio−（VBE1＋VBE2＋VBE8）＋3VDとなる。ここ
で、Q1，Q2，Q8，D1ないしD3の各素子の電流密
度が等しくなるよう設定するとVBE1＋VBE2＋VBE8
≒3VDとおくことができ、その結果Vio≒V0とす
ることが可能となる。すなわち、サンプルモード
においては出力信号V0は入力信号Vioに等しく追
従することになる。
入力端子３および４（通常、入力端子４は入力端
子３に対して位相が180度異なる矩形波の反転入
力が入力される。）の制御入力電圧SH，がそ
れぞれハイレベル状態“Ｈ”、ロウレベル状態
“Ｌ”（以下、単に“Ｈ”および“Ｌ”と示す。）
にある場合には、差動トランジスタ対Ｑ４，Ｑ５
および差動トランジスタ対Ｑ６，Ｑ７のうちトラ
ンジスタＱ４，Ｑ７が共に導通状態、トランジス
タＱ５，Ｑ６は共にしや断状態となり本回路の状
態はサンプルモードとなる。すなわち、入力端子
１から入力されるアナログ入力信号Vioはトラン
ジスタＱ１のベースに印加され、Ｑ１はエミツタ
フオロワ動作をする。Ｑ１のエミツタに接続され
たダイオードD1ないしD3はレベルシフト回路と
して動作し、その電流は定電流源I4により供給さ
れる。Ｑ１のベースエミツタ間電圧をVBE1、ダイ
オードD1ないしD3の順方向電圧をすべて等しい
と仮定しVDとおくと、トランジスタＱ２のベー
スに印加される電圧はVio−VBE1＋3VDとなる。
定電流源I4の電流とＱ１の動作電流とを加え合せ
た電流はＱ４を介して定電流源I1の電流となる。
エミツタにホールド容量CHが接続されエミツタ
フオロワ動作をするＱ２は上記Vio−VBE1＋3VD
の電圧をベースに受けCHを充電する。この時の
Q2のベースエミツタ間電圧をVBE2とおくとCHの
電位はVio−（VBE1＋VBE2）＋3VDとなり、Vioに対
して電位が3VD−（VBE1＋VBE2）レベルシフトさ
れて追従する。さらに、第２図に示すようにQ2
のエミツタにベースが接続されたトランジスタ
Q8および定電流源I3とからなるエミツタフオロワ
回路を接続し、Q8のエミツタすなわち出力端子
２より出力信号V0を取り出すようにした場合に
は、Q8のベースエミツタ間電圧がVBE8の時、V0
はVio−（VBE1＋VBE2＋VBE8）＋3VDとなる。ここ
で、Q1，Q2，Q8，D1ないしD3の各素子の電流密
度が等しくなるよう設定するとVBE1＋VBE2＋VBE8
≒3VDとおくことができ、その結果Vio≒V0とす
ることが可能となる。すなわち、サンプルモード
においては出力信号V0は入力信号Vioに等しく追
従することになる。
次に、SH，がそれぞれ“Ｌ”，“Ｈ”の場
合、Q4，Q7が共にしや断状態、Q5，Q6が共に導
通状態になり、本回路はホールドモードとなる。
すなわち、Q7，Q2がしや断状態となるためCHの
充電動作は停止され、ベースがCHの接地側でな
い一端に接続されたトランジスタQ3の動作を開
始して、CHの電位Vio＋VDの値は保持される。こ
の時、定電流源I1，I2の電流はダイオードD4およ
びQ5，Q6を介して定電流源I4からと、Q3および
Q5，Q6を介して電源線５より供給される。
合、Q4，Q7が共にしや断状態、Q5，Q6が共に導
通状態になり、本回路はホールドモードとなる。
すなわち、Q7，Q2がしや断状態となるためCHの
充電動作は停止され、ベースがCHの接地側でな
い一端に接続されたトランジスタQ3の動作を開
始して、CHの電位Vio＋VDの値は保持される。こ
の時、定電流源I1，I2の電流はダイオードD4およ
びQ5，Q6を介して定電流源I4からと、Q3および
Q5，Q6を介して電源線５より供給される。
以上に述べるように、サンプルモードにおいて
は入力信号Vioに出力信号V0が追従（V0＝Vio）
し、ホールドモードに状態が切り換わるとVioの
瞬時値を保持するというサンプルホールド回路の
機能が実行される。
は入力信号Vioに出力信号V0が追従（V0＝Vio）
し、ホールドモードに状態が切り換わるとVioの
瞬時値を保持するというサンプルホールド回路の
機能が実行される。
（発明が解決しようとする問題点）
上述した従来のサンプルホールド回路において
はホールドモードの際、ホールド容量CHに接続
されたトランジスタのバイアス電流（ベース電
流）IBが原因で、出力信号V0がIB／CHなる率で漸
時減少傾向を呈する、いわゆるドループ特性を示
す。
はホールドモードの際、ホールド容量CHに接続
されたトランジスタのバイアス電流（ベース電
流）IBが原因で、出力信号V0がIB／CHなる率で漸
時減少傾向を呈する、いわゆるドループ特性を示
す。
これに対して、高速の入力信号を扱う場合に
は、一般に素子の動作電流を大きく設定する必要
があり、バイアス電流も大きくなるため第２図に
示すような従来例においてはドループが大きくな
りすぎ、サンプルホールド回路本来の保持機能を
失う。
は、一般に素子の動作電流を大きく設定する必要
があり、バイアス電流も大きくなるため第２図に
示すような従来例においてはドループが大きくな
りすぎ、サンプルホールド回路本来の保持機能を
失う。
また、ドループを小さくするため、バイアス電
流IBを小さくする意図でホールド容量CHに接続さ
れるトランジスタに接合形電界効果トランジスタ
あるいは電流増幅率の大きなトランジスタが用い
られることがしばしばあるが、集積回路化を考慮
すると、標準的な集積回路プロセスに加え上記の
特殊なトランジスタを同時に作り込むためのプロ
セスを要し、このドループの問題に対処するため
だけの理由でプロセスが複雑すなわち高価なもの
になるという不都合が生ずる。
流IBを小さくする意図でホールド容量CHに接続さ
れるトランジスタに接合形電界効果トランジスタ
あるいは電流増幅率の大きなトランジスタが用い
られることがしばしばあるが、集積回路化を考慮
すると、標準的な集積回路プロセスに加え上記の
特殊なトランジスタを同時に作り込むためのプロ
セスを要し、このドループの問題に対処するため
だけの理由でプロセスが複雑すなわち高価なもの
になるという不都合が生ずる。
さらに、CHに接続されるトランジスタをダー
リントン接続形式とすること、あるいはバイアス
電流補償回路を新たに設けること等の回路技術を
用いる場合やCHの値を大きくした場合のように、
複雑かつ高価な集積回路プロセスを必要としない
場合を考慮しても、これらは本質的に高速化には
適当ではなく、サンプルモードにおける速い変化
の入力信号に回路の応答が追従できなくなるとい
う問題を生ずる。
リントン接続形式とすること、あるいはバイアス
電流補償回路を新たに設けること等の回路技術を
用いる場合やCHの値を大きくした場合のように、
複雑かつ高価な集積回路プロセスを必要としない
場合を考慮しても、これらは本質的に高速化には
適当ではなく、サンプルモードにおける速い変化
の入力信号に回路の応答が追従できなくなるとい
う問題を生ずる。
（問題点を解決するための手段）
本発明のサンプルホールド回路は、入力信号が
ベースに入力されコレクタが電源に接続された第
１のトランジスタと、前記第１のトランジスタの
エミツタにカソード側に接続された単一若しくは
複数のダイオード又はダイオード接続されたトラ
ンジスタからなる第１のダイオード素子と、前記
第１のダイオード素子のアノード側に接続された
定電流源と、一方のトランジスタのコレクタが前
記第１のトランジスタのエミツタと接続され他方
のトランジスタのコレクタが前記第１のダイオー
ド素子のアノード側に接続された第１の差動回路
と、アノード側がバイアス電圧に接続されカソー
ド側が前記第１のダイオード素子のアノード側に
接続された単一若しくは複数のダイオード又はダ
イオード接続されたトランジスタからなる第２の
ダイオード素子と、ベースが前記第１及び第２の
ダイオード素子の接続点に接続されコレクタが電
源に接続されエミツタにホールド容量が接続され
た第２のトランジスタと、一方のトランジスタの
コレクタが電源に接続され他方のトランジスタの
コレクタが前記第２のトランジスタのエミツタに
接続された第２の差動回路とを有してなる。
ベースに入力されコレクタが電源に接続された第
１のトランジスタと、前記第１のトランジスタの
エミツタにカソード側に接続された単一若しくは
複数のダイオード又はダイオード接続されたトラ
ンジスタからなる第１のダイオード素子と、前記
第１のダイオード素子のアノード側に接続された
定電流源と、一方のトランジスタのコレクタが前
記第１のトランジスタのエミツタと接続され他方
のトランジスタのコレクタが前記第１のダイオー
ド素子のアノード側に接続された第１の差動回路
と、アノード側がバイアス電圧に接続されカソー
ド側が前記第１のダイオード素子のアノード側に
接続された単一若しくは複数のダイオード又はダ
イオード接続されたトランジスタからなる第２の
ダイオード素子と、ベースが前記第１及び第２の
ダイオード素子の接続点に接続されコレクタが電
源に接続されエミツタにホールド容量が接続され
た第２のトランジスタと、一方のトランジスタの
コレクタが電源に接続され他方のトランジスタの
コレクタが前記第２のトランジスタのエミツタに
接続された第２の差動回路とを有してなる。
（作用）
本発明は、動作電流を差動スイツチにより制御
する形式のアナログスイツチを入力回路として用
い、ホールドモードにおける差動対の動作電流
を、定電流源およびダイオードスイツチを介して
バイアス電圧源から、また直接電源線から供給
し、ダイオードスイツチによりホールド容量充電
用トランジスタをしや断することによりバイアス
電流に起因するドループを無くするものである。
する形式のアナログスイツチを入力回路として用
い、ホールドモードにおける差動対の動作電流
を、定電流源およびダイオードスイツチを介して
バイアス電圧源から、また直接電源線から供給
し、ダイオードスイツチによりホールド容量充電
用トランジスタをしや断することによりバイアス
電流に起因するドループを無くするものである。
（実施例）
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。い
ま、サンプルホールド制御入力端子１３およびそ
の反転入力端子１４の入力電圧SH，がそれぞ
れ“Ｈ”，“Ｌ”の状態、すなわち本回路の状態が
サンプルモードの場合には、差動トランジスタ対
Q14，Q15および差動トランジスタ対Q16，Q17の
うちトランジスタQ14，Q17が共に導通状態、ト
ランジスタQ15，Q16が共にしや断状態となり、
入力端子１１から入力されるアナログ信号Vioは
トランジスタQ11のベースに印加され、Q11はエ
ミツタフオロワ動作をする。Q11のエミツタに接
続されたダイオードD11ないしD13は定電流源I14
より電流を供給されレベルシフト回路として動作
する。この時、定電流源I11の電流はI14の電流と
Q11の動作電流を加えたものとなる。エミツタに
ホールド容量CHが接続されたトランジスタQ12は
エミツタフオロワ動作をし、CHを充電する。
Q11，Q12のベースエミツタ間電圧をそれぞれ
VBE11，VBE12、ダイオードD11ないしD13の順方向
電圧をすべて等しくVDと仮定できるとすればCH
の電位は、Vio−（VBE11＋VBE12）＋3VDとおくこと
ができ、Vioに対して3VD−（VBE11＋VBE12）だけ
レベルシフトして入力に追従する。さらに、第１
図に示すようにQ12のエミツタにベースが接続さ
れたトランジスタQ18および定電流源I13とからな
るエミツタフオロワ回路を付加し、Q18のエミツ
タすなわち出力端子１２から出力信号V0を取り
出すようにした場合、Q18のベースエミツタ間電
圧がVBE18であるとするとV0＝Vio−（VBE11＋
VBE12＋VBE18）＋3VDとなる。ここでQ11，Q12，
Q18，D11ないしD13の各素子の電流密度を等しく
設定するとVBE11＋VBE12≒2VD，VBE11＋VBE12＋
VBE18≒3VDとすることが可能であり、従つてCH
の電位はVio＋VD、出力電圧V0＝Vioとなり、そ
れぞれサンプルモードにおいては入力信号Vioに
追従する。
ま、サンプルホールド制御入力端子１３およびそ
の反転入力端子１４の入力電圧SH，がそれぞ
れ“Ｈ”，“Ｌ”の状態、すなわち本回路の状態が
サンプルモードの場合には、差動トランジスタ対
Q14，Q15および差動トランジスタ対Q16，Q17の
うちトランジスタQ14，Q17が共に導通状態、ト
ランジスタQ15，Q16が共にしや断状態となり、
入力端子１１から入力されるアナログ信号Vioは
トランジスタQ11のベースに印加され、Q11はエ
ミツタフオロワ動作をする。Q11のエミツタに接
続されたダイオードD11ないしD13は定電流源I14
より電流を供給されレベルシフト回路として動作
する。この時、定電流源I11の電流はI14の電流と
Q11の動作電流を加えたものとなる。エミツタに
ホールド容量CHが接続されたトランジスタQ12は
エミツタフオロワ動作をし、CHを充電する。
Q11，Q12のベースエミツタ間電圧をそれぞれ
VBE11，VBE12、ダイオードD11ないしD13の順方向
電圧をすべて等しくVDと仮定できるとすればCH
の電位は、Vio−（VBE11＋VBE12）＋3VDとおくこと
ができ、Vioに対して3VD−（VBE11＋VBE12）だけ
レベルシフトして入力に追従する。さらに、第１
図に示すようにQ12のエミツタにベースが接続さ
れたトランジスタQ18および定電流源I13とからな
るエミツタフオロワ回路を付加し、Q18のエミツ
タすなわち出力端子１２から出力信号V0を取り
出すようにした場合、Q18のベースエミツタ間電
圧がVBE18であるとするとV0＝Vio−（VBE11＋
VBE12＋VBE18）＋3VDとなる。ここでQ11，Q12，
Q18，D11ないしD13の各素子の電流密度を等しく
設定するとVBE11＋VBE12≒2VD，VBE11＋VBE12＋
VBE18≒3VDとすることが可能であり、従つてCH
の電位はVio＋VD、出力電圧V0＝Vioとなり、そ
れぞれサンプルモードにおいては入力信号Vioに
追従する。
SH，がそれぞれ“Ｌ”，“Ｈ”の場合、すな
わちQ14，Q17が共にしや断状態、Q15，Q16が共
に導通状態になると、本回路はホールドモードと
なる。サンプルモードにおいてはエミツタフオロ
ワ動作をし、CHの充電を行なつていたQ12がダイ
オードD14の導通によりしや断状態となり、充電
動作を停止し、CHの電位Vio＋VDの瞬時値が保持
される。この時、Q12をしや断状態にするための
条件は、CHの電位Vio＋VDにQ12のベースエミツ
タ間電圧を加えた電位Vio＋2VDすなわちQ12のベ
ース電位が、バイアス電圧端子１７の電位からダ
イオードD14の順方向電圧を減じた電位より大き
ければ良いため、バイアス電圧端子１７の電位を
VBIとおき、ダイオードD14の順方向電圧をQ11，
Q12，Q11ないしD13に電流密度を等しくしてVDと
設定すると、VBI−VD＜Vio＋2VDとなる。一例と
して、Vioが０〜−２［Ｖ］の範囲の値をとるもの
と仮定すると、VDは一般に0.7〜0.8［Ｖ］である
からVBIとしては０［Ｖ］程度の値で十分となる。
あるいは、バイアス電圧端子１７は電源線１５と
共通にして、D14を複数のダイオードにより構成
して上記の条件を満足させることも考えられる。
わちQ14，Q17が共にしや断状態、Q15，Q16が共
に導通状態になると、本回路はホールドモードと
なる。サンプルモードにおいてはエミツタフオロ
ワ動作をし、CHの充電を行なつていたQ12がダイ
オードD14の導通によりしや断状態となり、充電
動作を停止し、CHの電位Vio＋VDの瞬時値が保持
される。この時、Q12をしや断状態にするための
条件は、CHの電位Vio＋VDにQ12のベースエミツ
タ間電圧を加えた電位Vio＋2VDすなわちQ12のベ
ース電位が、バイアス電圧端子１７の電位からダ
イオードD14の順方向電圧を減じた電位より大き
ければ良いため、バイアス電圧端子１７の電位を
VBIとおき、ダイオードD14の順方向電圧をQ11，
Q12，Q11ないしD13に電流密度を等しくしてVDと
設定すると、VBI−VD＜Vio＋2VDとなる。一例と
して、Vioが０〜−２［Ｖ］の範囲の値をとるもの
と仮定すると、VDは一般に0.7〜0.8［Ｖ］である
からVBIとしては０［Ｖ］程度の値で十分となる。
あるいは、バイアス電圧端子１７は電源線１５と
共通にして、D14を複数のダイオードにより構成
して上記の条件を満足させることも考えられる。
導通状態にあるQ15，Q16の動作電流は、Q15に
関しては定電流源I14の電流およびD14を介してバ
イアス電圧端子１７から供給され、またQ16に関
しては直接電源線１５より供給される。
関しては定電流源I14の電流およびD14を介してバ
イアス電圧端子１７から供給され、またQ16に関
しては直接電源線１５より供給される。
第１図に示すように、負荷を駆動するため実用
上出力部にエミツタフオロワを付加した例におい
ては、トランジスタQ18とホールド容量CHの漏れ
電流は無視し得るものとしてQ18の電流増幅率を
hFEとおくと、ドループレイトdV0／dtはI13／hFE／CHと なる。これに対して従来例においては、トランジ
スタQ3，Q8の電流増幅率をhFEと仮定すると dV0／dt＝I1−I4＋I2＋I3／hFE／CH となるため、各定電流源の値を仮にI1＝I2＝I3＝
I13，I1＝２・I4と設定すると dV0／dt＝５・I4／hFE／CH となる。第１図の実施例のドループレイトは dV0／dt２・I4／hFE／CH となるから、本発明の回路によればドループレイ
トを従来例の２／５と大幅に低減することが可能と なる。
上出力部にエミツタフオロワを付加した例におい
ては、トランジスタQ18とホールド容量CHの漏れ
電流は無視し得るものとしてQ18の電流増幅率を
hFEとおくと、ドループレイトdV0／dtはI13／hFE／CHと なる。これに対して従来例においては、トランジ
スタQ3，Q8の電流増幅率をhFEと仮定すると dV0／dt＝I1−I4＋I2＋I3／hFE／CH となるため、各定電流源の値を仮にI1＝I2＝I3＝
I13，I1＝２・I4と設定すると dV0／dt＝５・I4／hFE／CH となる。第１図の実施例のドループレイトは dV0／dt２・I4／hFE／CH となるから、本発明の回路によればドループレイ
トを従来例の２／５と大幅に低減することが可能と なる。
（発明の効果）
以上説明したように、本発明によれば、アナロ
グ信号の瞬時値を標本化し、さらにこれを保持す
る回路すなわちサンプルホールド回路において、
特に集積回路化を考慮した場合、標本化時の追従
速度を損わずに、かつ接合形電界効果トランジス
タ等の特殊な素子を同時に作り込むための複雑
な、ひいては高価な集積回路プロセスを要するこ
とがなく、標準的なプロセスにより、その保持特
性を従来の回路に比較して２倍以上向上させるこ
とが可能となる効果がある。
グ信号の瞬時値を標本化し、さらにこれを保持す
る回路すなわちサンプルホールド回路において、
特に集積回路化を考慮した場合、標本化時の追従
速度を損わずに、かつ接合形電界効果トランジス
タ等の特殊な素子を同時に作り込むための複雑
な、ひいては高価な集積回路プロセスを要するこ
とがなく、標準的なプロセスにより、その保持特
性を従来の回路に比較して２倍以上向上させるこ
とが可能となる効果がある。
第１図は本発明の一実施例を示す回路図、第２
図は従来例の回路図である。 １，１１……入力端子、２，１２……出力端
子、３，４，１３，１４……制御入力端子、５，
６，１５，１６……電源線、１７……バイアス電
圧端子、Q1〜Q8，Q11〜Q18……トランジスタ、
D1〜D4，D11〜D14……ダイオード、CH……ホー
ルド容量、I1〜I4，I11〜I14……定電流源。
図は従来例の回路図である。 １，１１……入力端子、２，１２……出力端
子、３，４，１３，１４……制御入力端子、５，
６，１５，１６……電源線、１７……バイアス電
圧端子、Q1〜Q8，Q11〜Q18……トランジスタ、
D1〜D4，D11〜D14……ダイオード、CH……ホー
ルド容量、I1〜I4，I11〜I14……定電流源。
Claims (1)
- １ 入力信号がベースに入力されコレクタが電源
に接続された第１のトランジスタと、前記第１の
トランジスタのエミツタにカソード側が接続され
た単一若しくは複数のダイオード又はダイオード
接続されたトランジスタからなる第１のダイオー
ド素子と、前記第１のダイオード素子のアノード
側に接続された定電流源と、一方のトランジスタ
のコレクタが前記第１のトランジスタのエミツタ
と接続され他方のトランジスタのコレクタが前記
第１のダイオード素子のアノード側に接続された
第１の差動回路と、アノード側がバイアス電圧に
接続されカソード側が前記第１のダイオード素子
のアノード側に接続された単一若しくは複数のダ
イオード又はダイオード接続されたトランジスタ
からなる第２のダイオード素子と、ベースが前記
第１及び第２のダイオード素子の接続点に接続さ
れコレクタが電源に接続されエミツタにホールド
容量が接続された第２のトランジスタと、一方の
トランジスタのコレクタが電源に接続され他方の
トランジスタのコレクタが前記第２のトランジス
タのエミツタに接続された第２の差動回路とを具
備してなることを特徴とするサンプルホールド回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033001A JPS63200397A (ja) | 1987-02-16 | 1987-02-16 | サンプルホ−ルド回路 |
| US07/155,251 US4806790A (en) | 1987-02-16 | 1988-02-12 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033001A JPS63200397A (ja) | 1987-02-16 | 1987-02-16 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200397A JPS63200397A (ja) | 1988-08-18 |
| JPH0584599B2 true JPH0584599B2 (ja) | 1993-12-02 |
Family
ID=12374606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033001A Granted JPS63200397A (ja) | 1987-02-16 | 1987-02-16 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200397A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2642213A1 (fr) * | 1989-01-24 | 1990-07-27 | Thomson Composants Militaires | Echantillon-bloqueur precis et rapide |
| JP2003518858A (ja) * | 1999-12-24 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トラックアンドホールド増幅器用のダブル入力バッファ |
-
1987
- 1987-02-16 JP JP62033001A patent/JPS63200397A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63200397A (ja) | 1988-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |