JPH0584600B2 - - Google Patents
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- JPH0584600B2 JPH0584600B2 JP62267003A JP26700387A JPH0584600B2 JP H0584600 B2 JPH0584600 B2 JP H0584600B2 JP 62267003 A JP62267003 A JP 62267003A JP 26700387 A JP26700387 A JP 26700387A JP H0584600 B2 JPH0584600 B2 JP H0584600B2
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- transistor
- circuit
- emitter
- diode
- whose
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- 239000003990 capacitor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 230000000717 retained effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアナログ信号の瞬時値を標本化し保持
するサンプルホールド回路に関し、特に高速のア
ナログ信号を取り扱い、集積回路化に適したサン
プルホールド回路に関する。
するサンプルホールド回路に関し、特に高速のア
ナログ信号を取り扱い、集積回路化に適したサン
プルホールド回路に関する。
（従来の技術）
従来、この種のサンプルホールド回路として、
第２図に示すような回路があるが、その動作を以
下に述べる。
第２図に示すような回路があるが、その動作を以
下に述べる。
いま、第２図において、サンプルホールド制御
入力端子３および４（通常、入力端子４は入力端
子３に対して位相が180度異なる矩形波の反転入
力が入力される。）の制御入力電圧SH，がそ
れぞれハイレベル状態“Ｈ”、ロウレベル状態
“Ｌ”（以下、単に“Ｈ”および“Ｌ”と示す。）
にある場合には差動トランジスタ対Q4，Q5およ
び差動トランジスタ対Q6，Q7のうちトランジス
タQ4，Q7が共に導通状態、トランジスタQ5，Q6
は共にしや断状態となり本回路の状態はサンプル
モードとなる。すなわち、入力端子１から入力さ
れるアナログ入力信号VioはトランジスタQ1のベ
ースに印加され、Q1はエミツタフオロワ動作を
する。Q1のエミツタに接続されたダイオードD1
ないしD3はレベルシフト回路として動作し、そ
の電流は定電流源I4により供給される。Q1のベー
スエミツタ間電圧をVBE1、ダイオードD1ないし
D3の順方向電圧をすべて等しいと仮定しVDとお
くと、トランジスタQ2のベースに印加される電
圧はVio−VBE1＋3VDとなる。定電流源I4の電流と
Q1の動作電流とを加え合せた電流はQ4を介して
定電流源I1の電流となる。エミツタにホールド容
量CHが接続されエミツタフオロワ動作をするQ2
は上記Vio−VBE1＋3VDの電圧をベースに受けCH
を充電する。この時のQ2のベースエミツタ間電
圧をVBE2とおくとCHの電位はVio−（VBE1＋VBE2）
＋3VDとなり、Vioに対して電位が3VD−（VBE1＋
VBE2）レベルシフトされて追従する。さらに、第
２図に示すようにQ2のエミツタにベースが接続
されたトランジスタQ8および定電流源I3とからな
るエミツタフオロワ回路を接続し、Q8のエミツ
タすなわち出力端子２より出力信号V0を取り出
すようにした場合には、Q8のベースエミツタ間
電圧がVBE8の時、V0はVio−（VBE1＋VBE2＋VBE8）
＋3VDとなる。ここで、Q1，Q2，Q8，D1ないし
D3の各素子の電流密度が等しくなるよう設定す
るとVBE1＋VBE2＋VBE8≒3VDとおくことができ、
その結果Vio≒V0とすることことが可能となる。
すなわち、サンプルモードにおいては出力信号
V0は入力信号Vioに等しく追従することになる。
入力端子３および４（通常、入力端子４は入力端
子３に対して位相が180度異なる矩形波の反転入
力が入力される。）の制御入力電圧SH，がそ
れぞれハイレベル状態“Ｈ”、ロウレベル状態
“Ｌ”（以下、単に“Ｈ”および“Ｌ”と示す。）
にある場合には差動トランジスタ対Q4，Q5およ
び差動トランジスタ対Q6，Q7のうちトランジス
タQ4，Q7が共に導通状態、トランジスタQ5，Q6
は共にしや断状態となり本回路の状態はサンプル
モードとなる。すなわち、入力端子１から入力さ
れるアナログ入力信号VioはトランジスタQ1のベ
ースに印加され、Q1はエミツタフオロワ動作を
する。Q1のエミツタに接続されたダイオードD1
ないしD3はレベルシフト回路として動作し、そ
の電流は定電流源I4により供給される。Q1のベー
スエミツタ間電圧をVBE1、ダイオードD1ないし
D3の順方向電圧をすべて等しいと仮定しVDとお
くと、トランジスタQ2のベースに印加される電
圧はVio−VBE1＋3VDとなる。定電流源I4の電流と
Q1の動作電流とを加え合せた電流はQ4を介して
定電流源I1の電流となる。エミツタにホールド容
量CHが接続されエミツタフオロワ動作をするQ2
は上記Vio−VBE1＋3VDの電圧をベースに受けCH
を充電する。この時のQ2のベースエミツタ間電
圧をVBE2とおくとCHの電位はVio−（VBE1＋VBE2）
＋3VDとなり、Vioに対して電位が3VD−（VBE1＋
VBE2）レベルシフトされて追従する。さらに、第
２図に示すようにQ2のエミツタにベースが接続
されたトランジスタQ8および定電流源I3とからな
るエミツタフオロワ回路を接続し、Q8のエミツ
タすなわち出力端子２より出力信号V0を取り出
すようにした場合には、Q8のベースエミツタ間
電圧がVBE8の時、V0はVio−（VBE1＋VBE2＋VBE8）
＋3VDとなる。ここで、Q1，Q2，Q8，D1ないし
D3の各素子の電流密度が等しくなるよう設定す
るとVBE1＋VBE2＋VBE8≒3VDとおくことができ、
その結果Vio≒V0とすることことが可能となる。
すなわち、サンプルモードにおいては出力信号
V0は入力信号Vioに等しく追従することになる。
次に、SH，がそれぞれ“Ｌ”，“Ｈ”の場
合、Q4，Q7が共にしや断状態、Q5，Q6が共に導
通状態になり、本回路はホールドモードとなるす
なわち、Q7，Q2がしや断状態となるためCHの充
電動作は停止され、ベースがCHの接地側でない
一端に接続されたトランジスタQ3が動作を開始
して、CHの電位Vio＋VDの値は保持される。この
時、定電流源I1，I2の電流はダイオードD4および
Q5，Q6を介して定電流源I4からと、Q3およびQ5，
Q6を介して電源線５より供給される。
合、Q4，Q7が共にしや断状態、Q5，Q6が共に導
通状態になり、本回路はホールドモードとなるす
なわち、Q7，Q2がしや断状態となるためCHの充
電動作は停止され、ベースがCHの接地側でない
一端に接続されたトランジスタQ3が動作を開始
して、CHの電位Vio＋VDの値は保持される。この
時、定電流源I1，I2の電流はダイオードD4および
Q5，Q6を介して定電流源I4からと、Q3およびQ5，
Q6を介して電源線５より供給される。
以上に述べるように、サンプルモードにおいて
は入力信号Vioに出力信号V0が追従（V0＝Vio）
し、ホールドモードに状態が切り換わるとVioの
瞬時値を保持するというサンプルホールド回路の
機能が実行される。
は入力信号Vioに出力信号V0が追従（V0＝Vio）
し、ホールドモードに状態が切り換わるとVioの
瞬時値を保持するというサンプルホールド回路の
機能が実行される。
（発明が解決しようとする問題点）
上述した従来のサンプルホールド回路において
はホールドモードの際、ホールド容量CHに接続
されたトランジスタのバイアス電流（ベース電
流）IBが原因で、出力信号V0がIB／CHなる率で漸
時減少傾向を呈する、いわゆるドループ特性を示
す。
はホールドモードの際、ホールド容量CHに接続
されたトランジスタのバイアス電流（ベース電
流）IBが原因で、出力信号V0がIB／CHなる率で漸
時減少傾向を呈する、いわゆるドループ特性を示
す。
これに対して、高速の入力信号を扱う場合に
は、一般に素子の動作電流を大きく設定する必要
があり、バイアス電流も大きくなるため第２図に
示すような従来例においてはドループが大きくな
りすぎ、サンプルホールド回路本来の保持機能を
失う。
は、一般に素子の動作電流を大きく設定する必要
があり、バイアス電流も大きくなるため第２図に
示すような従来例においてはドループが大きくな
りすぎ、サンプルホールド回路本来の保持機能を
失う。
また、ドループを小さくするため、バイアス電
流IBを小さくする意図でホールド容量CHに接続さ
れるトランジスタに接合形電界効果トランジスタ
あるいは電流増幅率の大きなトランジスタが用い
られることがしばしばあるが、集積回路化を考慮
すると、標準的な集積回路プロセスに加え上記の
特殊なトランジスタを同時に作り込むためのプロ
セスを要し、このドループの問題に対処するため
だけの理由でプロセスが複雑すなわち高価なもの
になるという不都合が生ずる。
流IBを小さくする意図でホールド容量CHに接続さ
れるトランジスタに接合形電界効果トランジスタ
あるいは電流増幅率の大きなトランジスタが用い
られることがしばしばあるが、集積回路化を考慮
すると、標準的な集積回路プロセスに加え上記の
特殊なトランジスタを同時に作り込むためのプロ
セスを要し、このドループの問題に対処するため
だけの理由でプロセスが複雑すなわち高価なもの
になるという不都合が生ずる。
さらに、CHに接続されるトランジスタをダー
リントン接続形式とすること、あるいはバイアス
電流補償回路を新たに設けること等の回路技術を
用いる場合やCHの値を大きくした場合のように、
複雑かつ高価な集積回路プロセスを必要としない
場合を考慮しても、これらは本質的に高速化には
適当ではなく、サンプルモードにおける速い変化
の入力信号に回路の応答が追従できなくなるとい
う問題を生ずる。
リントン接続形式とすること、あるいはバイアス
電流補償回路を新たに設けること等の回路技術を
用いる場合やCHの値を大きくした場合のように、
複雑かつ高価な集積回路プロセスを必要としない
場合を考慮しても、これらは本質的に高速化には
適当ではなく、サンプルモードにおける速い変化
の入力信号に回路の応答が追従できなくなるとい
う問題を生ずる。
（問題点を解決するための手段）
本発明のサンプルホールド回路は、カレントミ
ラー回路と、入力信号がベースに入力されコレク
タが前記カレントミラー回路のダイオード形式接
続に接続された第１のトランジスタと、前記第１
のトランジスタのエミツタにカソード側が接続さ
れアノード側が前記カレントミラー回路の出力点
に接続された単一若しくは複数のダイオード又は
ダイオード接続されたトランジスタからなる第１
のダイオード素子と、アノード側がバイアス電圧
に接続されカソード側が前記第１のダイオード素
子のアノード側に接続された単一若しくは複数の
ダイオード又はダイオード接続されたトランジス
タからなる第２のダイオード素子と、一方のトラ
ンジスタのコレクタが前記第１のトランジスタの
エミツタに接続され他方のトランジスタのコレク
タが前記第１のダイオード素子のアノード側に接
続された第１の差動回路と、ベースが前記第１の
ダイオード素子のアノード側に接続されコレクタ
が電源に接続されエミツタにホールド容量が接続
された第２のトランジスタと、一方のトランジス
タのコレクタが電源に接続され他方のトランジス
タのコレクタが前記第２のトランジスタのエミツ
タに接続された第２の差動回路とを備えてなる。
ラー回路と、入力信号がベースに入力されコレク
タが前記カレントミラー回路のダイオード形式接
続に接続された第１のトランジスタと、前記第１
のトランジスタのエミツタにカソード側が接続さ
れアノード側が前記カレントミラー回路の出力点
に接続された単一若しくは複数のダイオード又は
ダイオード接続されたトランジスタからなる第１
のダイオード素子と、アノード側がバイアス電圧
に接続されカソード側が前記第１のダイオード素
子のアノード側に接続された単一若しくは複数の
ダイオード又はダイオード接続されたトランジス
タからなる第２のダイオード素子と、一方のトラ
ンジスタのコレクタが前記第１のトランジスタの
エミツタに接続され他方のトランジスタのコレク
タが前記第１のダイオード素子のアノード側に接
続された第１の差動回路と、ベースが前記第１の
ダイオード素子のアノード側に接続されコレクタ
が電源に接続されエミツタにホールド容量が接続
された第２のトランジスタと、一方のトランジス
タのコレクタが電源に接続され他方のトランジス
タのコレクタが前記第２のトランジスタのエミツ
タに接続された第２の差動回路とを備えてなる。
（作用）
本発明は、動作電流を差動スイツチにより制御
する形式のアナログスイツチを入力回路として用
いてサンプルモード、ホールドモードの切り換え
を行ない、ホールドモードにおける一方の差動対
の動作電流を、ダイオードスイツチを介してバイ
アス電圧源から、また他方は直接電源線から供給
することによりホールド容量充電用トランジスタ
をしや断して、バイアス電流に起因するドループ
を無くするものである。
する形式のアナログスイツチを入力回路として用
いてサンプルモード、ホールドモードの切り換え
を行ない、ホールドモードにおける一方の差動対
の動作電流を、ダイオードスイツチを介してバイ
アス電圧源から、また他方は直接電源線から供給
することによりホールド容量充電用トランジスタ
をしや断して、バイアス電流に起因するドループ
を無くするものである。
（実施例）
次に、本発明について図面を参照して説明す
る。第１図は本発明の一実施例を示す回路図であ
る。いま、サンプルホールド制御入力端子１３お
よびその反転入力端子１４の入力電圧SH，が
それぞれ“Ｈ”，“Ｌ”状態、すなわち本回路の状
態がサンプルモードの場合には、差動トランジス
タ対Q14，Q15および差動トランジスタ対Q16，
Q17のうちトランジスタQ14，Q17が共に導通状
態、トランジスタQ15，Q16が共にしや断状態と
なり、入力端子１１から入力されるアナログ信号
VioはトランジスタQ11のベースに印加され、Q11
はエミツタフオロワ動作をする。Q11のエミツタ
に接続されたダイオードD11ないしD13は、トラ
ンジスタQ19，Q20からなるカレントミラー回路
の出力電流がその動作電流となり、レベルシフト
回路として動作する。
る。第１図は本発明の一実施例を示す回路図であ
る。いま、サンプルホールド制御入力端子１３お
よびその反転入力端子１４の入力電圧SH，が
それぞれ“Ｈ”，“Ｌ”状態、すなわち本回路の状
態がサンプルモードの場合には、差動トランジス
タ対Q14，Q15および差動トランジスタ対Q16，
Q17のうちトランジスタQ14，Q17が共に導通状
態、トランジスタQ15，Q16が共にしや断状態と
なり、入力端子１１から入力されるアナログ信号
VioはトランジスタQ11のベースに印加され、Q11
はエミツタフオロワ動作をする。Q11のエミツタ
に接続されたダイオードD11ないしD13は、トラ
ンジスタQ19，Q20からなるカレントミラー回路
の出力電流がその動作電流となり、レベルシフト
回路として動作する。
エミツタにホールド容量CHが接続されたトラ
ンジスタQ12はエミツタフオロワ動作をし、CHを
充電する。Q11，Q12のベースエミツタ間電圧を
それぞれVBE11，VBE12、ダイオードD11ないしD13
の順方向電圧をすべて等しくVDと仮定できると
すればCHの電位は、Vio−（VBE11＋VBE12）＋3VDと
おくことができ、Vioに対して3VD−（VBE11＋
VBE12）だけレベルシフトして入力に追従する。
さらに、第１図に示すようにQ12のエミツタにベ
ースが接続されたトランジスタQ18および定電流
源I13とからなるエミツタフオロワ回路を付加し、
Q18のエミツタすなわち出力端子１２から出力信
号V0を取り出すようにした場合、Q18のベースエ
ミツタ間電圧がVBE18であるとするとV0＝Vio−
（VBE11＋VBE12＋VBE18）＋3VDとなる。ここでQ11，
Q12，Q18，D11ないしD13の各素子の電流密度を
等しく設定するとVBE11＋VBE12≒2VD，VBE11＋
VBE12＋VBE18≒3VDとすることが可能であり、従
つてCHの電位はVio＋VD、出力電圧V0＝Vioとな
り、それぞれサンプルモードにおいては入力信号
Vioに追従する。
ンジスタQ12はエミツタフオロワ動作をし、CHを
充電する。Q11，Q12のベースエミツタ間電圧を
それぞれVBE11，VBE12、ダイオードD11ないしD13
の順方向電圧をすべて等しくVDと仮定できると
すればCHの電位は、Vio−（VBE11＋VBE12）＋3VDと
おくことができ、Vioに対して3VD−（VBE11＋
VBE12）だけレベルシフトして入力に追従する。
さらに、第１図に示すようにQ12のエミツタにベ
ースが接続されたトランジスタQ18および定電流
源I13とからなるエミツタフオロワ回路を付加し、
Q18のエミツタすなわち出力端子１２から出力信
号V0を取り出すようにした場合、Q18のベースエ
ミツタ間電圧がVBE18であるとするとV0＝Vio−
（VBE11＋VBE12＋VBE18）＋3VDとなる。ここでQ11，
Q12，Q18，D11ないしD13の各素子の電流密度を
等しく設定するとVBE11＋VBE12≒2VD，VBE11＋
VBE12＋VBE18≒3VDとすることが可能であり、従
つてCHの電位はVio＋VD、出力電圧V0＝Vioとな
り、それぞれサンプルモードにおいては入力信号
Vioに追従する。
SH，がそれぞれ“Ｌ”，“Ｈ”の場合、すな
わちQ14，Q17が共にしや断状態、Q15，Q16が共
に導通状態になると、本回路はホールドモードと
なる。サンプルモードにおいてはエミツタフオロ
ワ動作をし、CHの充電を行なつていたQ12がダイ
オードD14の導通によりしや断状態となり、充電
動作を停止し、CHの電位Vio＋VDの瞬時値が保持
される。この時、Q12をしや断状態にするための
条件は、CHの電位Vio＋VDにQ12のベースエミツ
タ間電圧を加えた電位Vio＋2VDすなわちQ12のベ
ース電位が、バイアス電圧端子１７の電位からダ
イオードD14の順方向電圧を減じた電位より大き
ければ良いためバイアス電圧端子１７の電位を
VBIとおき、ダイオードD14の順方向電圧をQ11，
Q12，D11ないしD13に電流密度を等しくしてVDと
設定すると、VBI−VD＜Vio＋2VDとなる。一例と
して、Vioが０〜−２〔Ｖ〕の範囲の値をとるもの
と仮定すると、VDは一般に0.7〜0.8〔Ｖ〕である
からVBIとしては０〔Ｖ〕程度の値で十分となる。
あるいは、バイアス電圧端子１７は電源線と共通
にして、D14を複数のダイオードにより構成して
上記の条件を満足させることも考えられる。
わちQ14，Q17が共にしや断状態、Q15，Q16が共
に導通状態になると、本回路はホールドモードと
なる。サンプルモードにおいてはエミツタフオロ
ワ動作をし、CHの充電を行なつていたQ12がダイ
オードD14の導通によりしや断状態となり、充電
動作を停止し、CHの電位Vio＋VDの瞬時値が保持
される。この時、Q12をしや断状態にするための
条件は、CHの電位Vio＋VDにQ12のベースエミツ
タ間電圧を加えた電位Vio＋2VDすなわちQ12のベ
ース電位が、バイアス電圧端子１７の電位からダ
イオードD14の順方向電圧を減じた電位より大き
ければ良いためバイアス電圧端子１７の電位を
VBIとおき、ダイオードD14の順方向電圧をQ11，
Q12，D11ないしD13に電流密度を等しくしてVDと
設定すると、VBI−VD＜Vio＋2VDとなる。一例と
して、Vioが０〜−２〔Ｖ〕の範囲の値をとるもの
と仮定すると、VDは一般に0.7〜0.8〔Ｖ〕である
からVBIとしては０〔Ｖ〕程度の値で十分となる。
あるいは、バイアス電圧端子１７は電源線と共通
にして、D14を複数のダイオードにより構成して
上記の条件を満足させることも考えられる。
導通状態にあるQ15，Q16の動作電流は、Q15に
関してはD14を介してバイアス電圧端子１７から
供給され、またQ16に関しては電源線１５より供
給される。
関してはD14を介してバイアス電圧端子１７から
供給され、またQ16に関しては電源線１５より供
給される。
第１図に示すように、負荷を駆動するため実用
上出力部にエミツタフオロワを付加した例におい
ては、トランジスタQ18とホールド容量CHの漏れ
電流は無視し得るものとしてQ18の電流増幅率を
hFEとおくと、ドループレイトdV0／dtはI13／hFE／CHと なる。これに対して従来例においては、トランジ
スタＱ３，Ｑ８の電流増加幅率をhFEと仮定する
と dV0／dt＝I1−I4＋I2＋I3／hFE／CHとなるため、各定電
流 源の値を仮にI1＝I2＝I3＝I13，I1＝２・I4と設定す
ると dV0／dt＝５・I4／hFE／CHとなる。
上出力部にエミツタフオロワを付加した例におい
ては、トランジスタQ18とホールド容量CHの漏れ
電流は無視し得るものとしてQ18の電流増幅率を
hFEとおくと、ドループレイトdV0／dtはI13／hFE／CHと なる。これに対して従来例においては、トランジ
スタＱ３，Ｑ８の電流増加幅率をhFEと仮定する
と dV0／dt＝I1−I4＋I2＋I3／hFE／CHとなるため、各定電
流 源の値を仮にI1＝I2＝I3＝I13，I1＝２・I4と設定す
ると dV0／dt＝５・I4／hFE／CHとなる。
第１図の実施例のドループレイトは
dV0／dt＝２・I4／hFE／CHとなるから、本実施例の回
路によればドループレイトを従来例の２／５と大幅
に低減することが可能となる。
（発明の効果）
以上説明したように、本発明によれば、アナロ
グ信号の瞬時値を標本化し、さらにこれを保持す
る回路すなわちサンプルホールド回路において、
特に集積回線路化を考慮した場合、標本化時の追
従速度を損わずに、かつ接合形電界効果トランジ
スタ等の特殊な素子を同時に作り込むための複雑
すなわち高価な集積回路製造プロセスを要するこ
とがなく、標準的な製造プロセスにより、その保
持特性を従来の回路に比較して２倍以上向上させ
ることを可能となる効果がある。
グ信号の瞬時値を標本化し、さらにこれを保持す
る回路すなわちサンプルホールド回路において、
特に集積回線路化を考慮した場合、標本化時の追
従速度を損わずに、かつ接合形電界効果トランジ
スタ等の特殊な素子を同時に作り込むための複雑
すなわち高価な集積回路製造プロセスを要するこ
とがなく、標準的な製造プロセスにより、その保
持特性を従来の回路に比較して２倍以上向上させ
ることを可能となる効果がある。
第１図は本発明の一実施例を示す回路図、第２
図は従来例の回路図である。 １，１１……入力端子、２，１２……出力端
子、３，４，１３，１４……制御入力端子、５，
６，１５，１６……電源線、１７……バイアス電
圧端子、Q1〜Q8，Q11，Q12，Q14〜Q20……トラ
ンジスタ、D1〜D4，D11〜D14……ダイオード、
CH……ホールド容量、I1〜I4，I11〜I13……定電流
源。
図は従来例の回路図である。 １，１１……入力端子、２，１２……出力端
子、３，４，１３，１４……制御入力端子、５，
６，１５，１６……電源線、１７……バイアス電
圧端子、Q1〜Q8，Q11，Q12，Q14〜Q20……トラ
ンジスタ、D1〜D4，D11〜D14……ダイオード、
CH……ホールド容量、I1〜I4，I11〜I13……定電流
源。
Claims (1)
- １ カレントミラー回路と、入力信号がベースに
入力されコレクタが前記カレントミラー回路のダ
イオード形式接続点に接続された第１のトランジ
スタと、前記第１のトランジスタのエミツタにカ
ソード側が接続されアノード側が前記カレントミ
ラー回路の出力点に接続された単一若しくは複数
のダイオード又はダイオード接続されたトランジ
スタからなる第１のダイオード素子と、アノード
側がバイアス電圧に接続されカソード側が前記第
１のダイオード素子のアノード側に接続された単
一若しくは複数のダイオード又はダイオード接続
されたトランジスタからなる第２のダイオード素
子と、一方のトランジスタのコレクタが前記第１
のトランジスタのエミツタに接続され他方のトラ
ンジスタのコレクタが前記第１のダイオード素子
のアノード側に接続された第１の差動回路と、ベ
ースが前記第１のダイオード素子のアノード側に
接続されコレクタが電源に接続されエミツタにホ
ールド容量が接続された第２のトランジスタと、
一方のトランジスタのコレクタが電源に接続され
他方のトランジスタのコレクタが前記第２のトラ
ンジスタのエミツタに接続された第２の差動回路
とを備えてなることを特徴とするサンプルホール
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267003A JPH01109806A (ja) | 1987-10-22 | 1987-10-22 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267003A JPH01109806A (ja) | 1987-10-22 | 1987-10-22 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109806A JPH01109806A (ja) | 1989-04-26 |
| JPH0584600B2 true JPH0584600B2 (ja) | 1993-12-02 |
Family
ID=17438709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267003A Granted JPH01109806A (ja) | 1987-10-22 | 1987-10-22 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109806A (ja) |
-
1987
- 1987-10-22 JP JP62267003A patent/JPH01109806A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109806A (ja) | 1989-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |