JP3052344B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JP3052344B2 JP3052344B2 JP2191741A JP19174190A JP3052344B2 JP 3052344 B2 JP3052344 B2 JP 3052344B2 JP 2191741 A JP2191741 A JP 2191741A JP 19174190 A JP19174190 A JP 19174190A JP 3052344 B2 JP3052344 B2 JP 3052344B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルホールド回路に関し、特にアナログ
信号の瞬時値を標本化し保持するサンプルホールド回路
に関する。
信号の瞬時値を標本化し保持するサンプルホールド回路
に関する。
従来、この種のサンプルホールド回路として、第５図
に示すような回路がある。以下、この回路の動作につい
て説明する。同図に示すように、サンプルホールド制御
入力端子３および４（通常、入力端子４は入力端子３に
対して位相が180゜異なる矩形波の反転入力が入力され
る。）の制御入力信号がそれぞれハイレベル状態“H"及
びロウレベル状態“L"（以下、単に“H"および“L"と称
す）にある場合には、１つの差動対を形成しているトラ
ンジスタQ4,Q5およびもう１つの差動対を形成している
トランジスタQ6,Q7のうち、トランジスタQ4,Q7が導通状
態，トランジスタQ5,Q6がしゃ断状態となり、本回路の
状態はサンプルモードとなる。
に示すような回路がある。以下、この回路の動作につい
て説明する。同図に示すように、サンプルホールド制御
入力端子３および４（通常、入力端子４は入力端子３に
対して位相が180゜異なる矩形波の反転入力が入力され
る。）の制御入力信号がそれぞれハイレベル状態“H"及
びロウレベル状態“L"（以下、単に“H"および“L"と称
す）にある場合には、１つの差動対を形成しているトラ
ンジスタQ4,Q5およびもう１つの差動対を形成している
トランジスタQ6,Q7のうち、トランジスタQ4,Q7が導通状
態，トランジスタQ5,Q6がしゃ断状態となり、本回路の
状態はサンプルモードとなる。
即ち、入力端子１から入力されるアナログ入力信号I
inはトランジスタQ1のベースに印加され、このトランジ
スタQ1がエミッタフォロワ動作をする。トランジスタQ1
のエミッタに接続されたダイオードD1乃至D3はレベルシ
フト回路として動作し、その電流は定電流源I4により供
給される。
inはトランジスタQ1のベースに印加され、このトランジ
スタQ1がエミッタフォロワ動作をする。トランジスタQ1
のエミッタに接続されたダイオードD1乃至D3はレベルシ
フト回路として動作し、その電流は定電流源I4により供
給される。
トランジスタQ1のベース・エミっタ間電圧をVBE1,ダ
イオードD1乃至D3の順方向電圧をすべて等しいと仮定し
VDとおくと、トランジスタQ2のベースに印加される電圧
はVin−VBE1＋3VDとなる。又、定電流源I4の電流とQ1の
動作電流とを加え合せた電流はQ4を介して定電流源I1の
電流となる。
イオードD1乃至D3の順方向電圧をすべて等しいと仮定し
VDとおくと、トランジスタQ2のベースに印加される電圧
はVin−VBE1＋3VDとなる。又、定電流源I4の電流とQ1の
動作電流とを加え合せた電流はQ4を介して定電流源I1の
電流となる。
エミッタにホールド容量CHが接続されエミッタフォロ
ワ動作をするトランジスタQ2は上記Vin−VBE1＋3VDの電
圧をベースに受けCHを充電する。この時のトランジスタ
Q2のベース・エミッタ間電圧をVBE2とおくと、CHの電位
はVin−（VBE1＋VBE2）＋3VDとなり、Vinに対して電位
が3VD−（VBE1＋VBE2）レベルシフトされて追従する。
ワ動作をするトランジスタQ2は上記Vin−VBE1＋3VDの電
圧をベースに受けCHを充電する。この時のトランジスタ
Q2のベース・エミッタ間電圧をVBE2とおくと、CHの電位
はVin−（VBE1＋VBE2）＋3VDとなり、Vinに対して電位
が3VD−（VBE1＋VBE2）レベルシフトされて追従する。
さらに、第５図に示すようにトランジスタQ2のエミッ
タにベースが接続されたトランジスタQ8および定電流源
I3とからなるエミッタフォロワ回路を接続し、トランジ
スタQ8のエミッタ、即ち出力端子２より出力信号V0を取
り出すようにした場合には、トランジスタQ8のベース・
エミッタ間電圧がVBE8の時位,V0＝Vin−（VBE1＋VBE2＋
VBE8）＋3VDとなる。
タにベースが接続されたトランジスタQ8および定電流源
I3とからなるエミッタフォロワ回路を接続し、トランジ
スタQ8のエミッタ、即ち出力端子２より出力信号V0を取
り出すようにした場合には、トランジスタQ8のベース・
エミッタ間電圧がVBE8の時位,V0＝Vin−（VBE1＋VBE2＋
VBE8）＋3VDとなる。
ここで、トランジスタQ1,Q2,Q8及びD1乃至D3の各素子
の電流密度が等しくなるよう設定すると、VBE1＋VBE2＋
VBE8≒3VDとおくことができ、その結果Vin≒VDとするこ
とが可能となる。即ち、サンプルホールドにおいては出
力信号V0は入力信号Vinに等しく追従することになる。
の電流密度が等しくなるよう設定すると、VBE1＋VBE2＋
VBE8≒3VDとおくことができ、その結果Vin≒VDとするこ
とが可能となる。即ち、サンプルホールドにおいては出
力信号V0は入力信号Vinに等しく追従することになる。
次に、SH,▲▼がそれぞれ“L",“H"の場合、トラ
ンジスタQ4,Q7がしゃ断状態，トランジスタQ5,Q6が導通
状態となり、本回路はホールドモードとなる。
ンジスタQ4,Q7がしゃ断状態，トランジスタQ5,Q6が導通
状態となり、本回路はホールドモードとなる。
即ち、トランジスタQ7,Q2がしゃ断状態となるため、C
Hの充電動作は停止され、ベースがCHの接地側でない一
端に接続されたトランジスタQ3が動作を開始して、CHの
電位Vin＋VDの値は保持される。この時、定電流源I1,I2
の電流はダイオードD4およびトランジスタQ5,Q6を介し
て定電流源I4からと、トランジスタQ3およびQ5,Q6を介
して電源線５より供給される。
Hの充電動作は停止され、ベースがCHの接地側でない一
端に接続されたトランジスタQ3が動作を開始して、CHの
電位Vin＋VDの値は保持される。この時、定電流源I1,I2
の電流はダイオードD4およびトランジスタQ5,Q6を介し
て定電流源I4からと、トランジスタQ3およびQ5,Q6を介
して電源線５より供給される。
以上に述べたように、サンプルモードにおいては、入
力信号Vinに出力信号V0が追従（V0＝Vinし、ホールドモ
ードに状態が切り換わるとVinの瞬時値を保持するとい
うサンプルホールド回路の機能が実行される。
力信号Vinに出力信号V0が追従（V0＝Vinし、ホールドモ
ードに状態が切り換わるとVinの瞬時値を保持するとい
うサンプルホールド回路の機能が実行される。
上述した従来のサンプルホールド回路において、ホー
ルドモードの際、ホールド容量CHに接続されたトランジ
スタのバイアス電流（ベース電流）IBに起因して出力信
号V0がIB/CHの率で漸次減少傾向を呈する，いわゆるド
ループ特性を示す。
ルドモードの際、ホールド容量CHに接続されたトランジ
スタのバイアス電流（ベース電流）IBに起因して出力信
号V0がIB/CHの率で漸次減少傾向を呈する，いわゆるド
ループ特性を示す。
これに対して、高速の入力信号を扱う場合には、一般
に素子の動作電流を大きく設定する必要があり、バイア
ス電流も大きくなるため第５図に示すような従来例にお
いてはドループが大きくなりすぎ、サンプルホールド回
路本体の保持機能を失う。
に素子の動作電流を大きく設定する必要があり、バイア
ス電流も大きくなるため第５図に示すような従来例にお
いてはドループが大きくなりすぎ、サンプルホールド回
路本体の保持機能を失う。
また、ドループを小さくするため、バイアス電流IBを
小さくする意図でホールド容量CHに接続されるトランジ
スタに接合形電界効果トランジスタあるいは電流増幅率
の大きなトランジスタが用いられることがしばしばある
が、集積回路化を考慮すると、標準的な集積回路製造プ
ロセスに加え上記の特殊なトランジスタを同時に作り込
むためのプロセスを要し、このドループの問題に対処す
るためだけの理由でプロセスが複雑、即ち高価なものに
なるという不都合が生ずる。
小さくする意図でホールド容量CHに接続されるトランジ
スタに接合形電界効果トランジスタあるいは電流増幅率
の大きなトランジスタが用いられることがしばしばある
が、集積回路化を考慮すると、標準的な集積回路製造プ
ロセスに加え上記の特殊なトランジスタを同時に作り込
むためのプロセスを要し、このドループの問題に対処す
るためだけの理由でプロセスが複雑、即ち高価なものに
なるという不都合が生ずる。
さらに、CHに接続されるトランジスタをダーリントン
接続形式とすること、あるいはバイアス電流補償回路を
新たに設けること等の回路技術を用いる場合や、CHの値
を大きくした場合のように、複雑かつ高価な集積回路製
造プロセスを必要としない場合を考慮しても、これらは
本質的に高速化には適当ではなく、サンプルモードにお
ける速い変化の入力信号に回路の応答が追従できなくな
るという問題を生ずる。
接続形式とすること、あるいはバイアス電流補償回路を
新たに設けること等の回路技術を用いる場合や、CHの値
を大きくした場合のように、複雑かつ高価な集積回路製
造プロセスを必要としない場合を考慮しても、これらは
本質的に高速化には適当ではなく、サンプルモードにお
ける速い変化の入力信号に回路の応答が追従できなくな
るという問題を生ずる。
本発明の目的は、標本化時の追従速度を損わずに、し
かも標準的なプロセスにより製造可能であって、保持特
性が向上可能なサンプルホールド回路を提供することに
ある。
かも標準的なプロセスにより製造可能であって、保持特
性が向上可能なサンプルホールド回路を提供することに
ある。
本発明のサンプルホールド回路は、ベースに入力端子
が接続された第１のトランジスタとベースが出力端子に
接続された第２のトランジスタが差動式に接続されてな
る第１の差動回路と、第１の電源と前記第１の差動回路
の出力端間に設けられた定電流源と、前記第１の差動回
路の出力端又は所定電圧源と共通エミッタ間に設けられ
た電圧降下手段と、前記第１の差動回路の出力端にベー
スが接続されエミッタが容量の一端に接続された第３の
トランジスタと、第１及び第２の制御入力端がそれぞれ
第１及び第２の入力端に接続され第１の出力端が前記第
１の差動回路の共通エミッタ間に接続され第２の出力端
が前記第３のトランジスタのベースに接続された第２の
差動回路と、前記第１及び第２の制御入力端がそれぞれ
第１及び第２の入力端に接続され出力端が前記容量の一
端に接続された第３の差動回路と、前記容量の一端が入
力端に接続され出力端が前記出力端子に接続されたエミ
ッタフォロワ回路とを含むことを特徴とする。
が接続された第１のトランジスタとベースが出力端子に
接続された第２のトランジスタが差動式に接続されてな
る第１の差動回路と、第１の電源と前記第１の差動回路
の出力端間に設けられた定電流源と、前記第１の差動回
路の出力端又は所定電圧源と共通エミッタ間に設けられ
た電圧降下手段と、前記第１の差動回路の出力端にベー
スが接続されエミッタが容量の一端に接続された第３の
トランジスタと、第１及び第２の制御入力端がそれぞれ
第１及び第２の入力端に接続され第１の出力端が前記第
１の差動回路の共通エミッタ間に接続され第２の出力端
が前記第３のトランジスタのベースに接続された第２の
差動回路と、前記第１及び第２の制御入力端がそれぞれ
第１及び第２の入力端に接続され出力端が前記容量の一
端に接続された第３の差動回路と、前記容量の一端が入
力端に接続され出力端が前記出力端子に接続されたエミ
ッタフォロワ回路とを含むことを特徴とする。
次に、本発明について図面を参照して説明する。第１
図は本発明の第１の実施例を示す回路図である。いま、
サンプルホールド制御入力端子13およびその反転入力端
子14の入力信号SH,▲▼がそれぞれ“H",“L"の状
態，即ち、本回路の状態がサンプルモードの場合には、
第２の差動回路を形成しているトランジスタQ14,Q15お
よび、第３の差動回路を形成しているトランジスタ対Q
16,Q17のうちトランジスタQ14,Q17が導通状態，トラン
ジスタQ15,Q16がしゃ断状態となる。
図は本発明の第１の実施例を示す回路図である。いま、
サンプルホールド制御入力端子13およびその反転入力端
子14の入力信号SH,▲▼がそれぞれ“H",“L"の状
態，即ち、本回路の状態がサンプルモードの場合には、
第２の差動回路を形成しているトランジスタQ14,Q15お
よび、第３の差動回路を形成しているトランジスタ対Q
16,Q17のうちトランジスタQ14,Q17が導通状態，トラン
ジスタQ15,Q16がしゃ断状態となる。
第１の差動回路を形成しているQ11,Q12のうち、トラ
ンジスタQ11のベースに入力される入力信号Vinがトラン
ジスタQ12のベースに入力される信号，即ち、出力端子1
2の信号V0より大きくなった場合，トランジスタQ11はQ
12より大きな電流を流そうとする。トランジスタQ11の
電流は電源線15より供給される。トランジスタQ12はQ11
と同じだけの電流は流せないため、定電流源I14の電流
とトランジスタQ12の電流の差分がトランジスタQ13のベ
ースに流れ込む。
ンジスタQ11のベースに入力される入力信号Vinがトラン
ジスタQ12のベースに入力される信号，即ち、出力端子1
2の信号V0より大きくなった場合，トランジスタQ11はQ
12より大きな電流を流そうとする。トランジスタQ11の
電流は電源線15より供給される。トランジスタQ12はQ11
と同じだけの電流は流せないため、定電流源I14の電流
とトランジスタQ12の電流の差分がトランジスタQ13のベ
ースに流れ込む。
これを受けてトランジスタQ13はエミッタフォロワ動
作をし、エミッタに接続されたホールド容量CHを充電す
る。トランジスタQ18はベースがCHに接続され、エミッ
タフォロワ動作をし、エミッタは出力端子12として出力
信号V0が取り出される。CHの電位は充電されるにつれ上
昇し、従って、出力信号V0も上昇する。上記の一連の動
作に示すように、サンプルモードの場合には、出力信号
Vinに追従（V0＝Vin）する。
作をし、エミッタに接続されたホールド容量CHを充電す
る。トランジスタQ18はベースがCHに接続され、エミッ
タフォロワ動作をし、エミッタは出力端子12として出力
信号V0が取り出される。CHの電位は充電されるにつれ上
昇し、従って、出力信号V0も上昇する。上記の一連の動
作に示すように、サンプルモードの場合には、出力信号
Vinに追従（V0＝Vin）する。
一方、SH,▲▼がそれぞれ“L",“H"の場合，即ち
トランジスタQ14,Q17がしゃ断状態、Q15,Q16が導通状態
になると、本回路はホールドモードとなる。
トランジスタQ14,Q17がしゃ断状態、Q15,Q16が導通状態
になると、本回路はホールドモードとなる。
サンプルモードにおいてはエミッタフォロワ動作を
し、CHの充電を行なっていたトランジスタQ13がダイオ
ードD11の導通によりしゃ断状態となり、充電動作を停
止し、CHの電位の瞬時値が保持される。
し、CHの充電を行なっていたトランジスタQ13がダイオ
ードD11の導通によりしゃ断状態となり、充電動作を停
止し、CHの電位の瞬時値が保持される。
この時、Q13をしゃ断状態にするための条件は、トラ
ンジスタQ11,Q13,Q18のベース・エミッタ間電圧をそれ
ぞれ、VBE11,VBE13,VBE18とし，ダイオードD11の順方向
電圧をVDと仮定すると、 V0＋VBE18＋VBE13＝Vin＋VBE18＋VBE13＞Vin−VBE11
−VDとなる。
ンジスタQ11,Q13,Q18のベース・エミッタ間電圧をそれ
ぞれ、VBE11,VBE13,VBE18とし，ダイオードD11の順方向
電圧をVDと仮定すると、 V0＋VBE18＋VBE13＝Vin＋VBE18＋VBE13＞Vin−VBE11
−VDとなる。
従って、VBE11＋VBE13＋VBE18＋ VD＞０であれば良
く、通常、上記不等式は成立する。
く、通常、上記不等式は成立する。
ホールドモードにおいて、トランジスタQ15,Q16は導
通状態にあり、トランジスタQ15はトランジスタQ11の電
流がダイオードD11を介しておよびI14の電流がその動作
電流となり、また、トランジスタQ16に関しては電源線1
5より供給される。
通状態にあり、トランジスタQ15はトランジスタQ11の電
流がダイオードD11を介しておよびI14の電流がその動作
電流となり、また、トランジスタQ16に関しては電源線1
5より供給される。
第１図に示す実施例において、ホールド容量CHの漏れ
電流を無視し得るものとして、トランジスタQ18の電流
増幅率をhFEとおくと、ドループレイト となる。これに対して従来例は、トランジスタQ3,Q8の
電流増幅率をhFEと仮定すると、 となるため、各定電流源の値を仮にI1＝I2＝I3＝I13,I1
＝２・I4と設定すると となる。
電流を無視し得るものとして、トランジスタQ18の電流
増幅率をhFEとおくと、ドループレイト となる。これに対して従来例は、トランジスタQ3,Q8の
電流増幅率をhFEと仮定すると、 となるため、各定電流源の値を仮にI1＝I2＝I3＝I13,I1
＝２・I4と設定すると となる。
第１図に示す実施例のドループレイトは であり、ドループレイトを従来例の2/5と大幅に低減す
ることが可能となる。
ることが可能となる。
第２図は本発明の第２の実施例を示す回路図である。
本実施例と第１図に示す第１の実施例の構成上の違い
は、ダイオード素子D11の入力端側を第１の差動回路に
接続するのではなく、ダイオード素子D11の入力端をバ
イアス電圧端子17としたことにあり、他は同じである。
は、ダイオード素子D11の入力端側を第１の差動回路に
接続するのではなく、ダイオード素子D11の入力端をバ
イアス電圧端子17としたことにあり、他は同じである。
本回路において、サンプルホールド制御入力端子13及
び反転入力端子14の入力信号SH,▲▼がそれぞれ
“H",“L"の時にサンプルモードとなる。
び反転入力端子14の入力信号SH,▲▼がそれぞれ
“H",“L"の時にサンプルモードとなる。
又、ホールトモード状態においては、エミッタフォロ
ワ動作をしてCHの充電を行なっていたトランジスタQ13
がダイオードの導通によりしゃ断状態となり、充電状態
を停止し、CHの電位の瞬間値が保持される。
ワ動作をしてCHの充電を行なっていたトランジスタQ13
がダイオードの導通によりしゃ断状態となり、充電状態
を停止し、CHの電位の瞬間値が保持される。
この時、トランジスタQ13をしゃ断状態にするための
条件は、トランジスタQ13,Q18のベース・エミッタ間電
圧をそれぞれVBE13,VBE18とし、バイアス電圧端子17の
電位をVBI,ダイオードD11の順方向電圧をVDと仮定する
と、V0＋VBE18＋VBE13＝Vin＋VBE18＋VBE13がVBI−VDよ
り大きければ良い。
条件は、トランジスタQ13,Q18のベース・エミッタ間電
圧をそれぞれVBE13,VBE18とし、バイアス電圧端子17の
電位をVBI,ダイオードD11の順方向電圧をVDと仮定する
と、V0＋VBE18＋VBE13＝Vin＋VBE18＋VBE13がVBI−VDよ
り大きければ良い。
また、D11,Q13,およびQ18の電流密度を等しくして、V
BE13＝VBE18＝VDとすることが可能であれば、上記の条
件はVBI＜Vin＋3VDとなる。
BE13＝VBE18＝VDとすることが可能であれば、上記の条
件はVBI＜Vin＋3VDとなる。
一例として、Vinが０〜−２〔Ｖ〕の範囲の値をとる
ものと仮定すると、VDは一般に0.7〜0.8〔Ｖ〕であるか
らVBIとしては２〔Ｖ〕程度以下の値で十分となる。あ
るいは、バイアス電圧端子17は電源線15と共通にして、
D11を複数のダイオードにより構成して上記の条件を満
足させることも当然考えられる。さらに、D11に直列に
抵抗を接続して条件を満足させることもある。
ものと仮定すると、VDは一般に0.7〜0.8〔Ｖ〕であるか
らVBIとしては２〔Ｖ〕程度以下の値で十分となる。あ
るいは、バイアス電圧端子17は電源線15と共通にして、
D11を複数のダイオードにより構成して上記の条件を満
足させることも当然考えられる。さらに、D11に直列に
抵抗を接続して条件を満足させることもある。
ホールドモード状態においては、SH、▲▼がそれ
ぞれ“L",“H"のであるため、トランジスタQ15,Q16は導
通状態となり、トランジスタQ15に関してはバイアス端
子17からD11を介しての電流およびI14の電流がその動作
電流となり、またトランジスタQ16に関しては電源線15
より供給される。
ぞれ“L",“H"のであるため、トランジスタQ15,Q16は導
通状態となり、トランジスタQ15に関してはバイアス端
子17からD11を介しての電流およびI14の電流がその動作
電流となり、またトランジスタQ16に関しては電源線15
より供給される。
本実施例においても、ホールド容量CHの漏れ電流は無
視し得るものとして、トランジスタQ18の電流増幅率をh
FEとおくと、ドループレイト となる。
視し得るものとして、トランジスタQ18の電流増幅率をh
FEとおくと、ドループレイト となる。
第３図及び第４図はそれぞれ本発明の第３及び第４の
実施例を示す回路図である。第３図に示す、第３の実施
例は第１図に示す第１の実施例において、出力端子12が
抵抗Rf,Rsを介して第１の差動回路を構成するトランジ
スタQ12のベースに接続されている構成となっている。
実施例を示す回路図である。第３図に示す、第３の実施
例は第１図に示す第１の実施例において、出力端子12が
抵抗Rf,Rsを介して第１の差動回路を構成するトランジ
スタQ12のベースに接続されている構成となっている。
第４図に示す第４の実施例は、第２図に示す第２の実
施例において同様に出力端子12が抵抗Rf,Rsを介してト
ランジスタQ12のベースに接続されている。
施例において同様に出力端子12が抵抗Rf,Rsを介してト
ランジスタQ12のベースに接続されている。
これら第３及び第４の実施例は共に、入力信号VinがR
f,Rsにより決定される増幅度 だけ増幅されて出力信号V0となる。
f,Rsにより決定される増幅度 だけ増幅されて出力信号V0となる。
ホールドモードにおいては、前記と同様にして の瞬時値が保持される。
両実施例では、帰還抵抗Rf,Rsの効果により入力信号
が 倍されるため、微小な信号を取り扱う際にもサンプルホ
ールドが可能となる利点がある。
が 倍されるため、微小な信号を取り扱う際にもサンプルホ
ールドが可能となる利点がある。
以上説明したように、本発明によればアナログ信号の
瞬時値を標本化し、さらにこれを保持するサンプルホー
ルド回路において、特に集積回路化を考慮した場合、標
本化時の追従速度を損わずに、かつ接合形電界効果トラ
ンジスタ等の特殊な素子を同時に作り込むための複雑即
ち高価な集積回路製造プロセスを要することがなく、標
準的な製造プロセスにより、その保持特性を従来の回路
に比較して、２倍以上向上させることが可能となる効果
がある。
瞬時値を標本化し、さらにこれを保持するサンプルホー
ルド回路において、特に集積回路化を考慮した場合、標
本化時の追従速度を損わずに、かつ接合形電界効果トラ
ンジスタ等の特殊な素子を同時に作り込むための複雑即
ち高価な集積回路製造プロセスを要することがなく、標
準的な製造プロセスにより、その保持特性を従来の回路
に比較して、２倍以上向上させることが可能となる効果
がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第２の実施例を示す回路図、第３図は第３の実施例を示
す回路図、第４図は第４の実施例を示す回路図、第５図
は従来例の回路図である。 1,11……入力端子、2,12……出力端子、3,4,13,14……
制御入力端子、5,6,15,16……電源線、Q1〜Q8,Q11〜Q18
……トランジスタ、D1〜D4,D11……ダイオード、CH……
ホールド容量、Rs,Rf……抵抗、I1〜I4,I11〜I14……定
電流源。
第２の実施例を示す回路図、第３図は第３の実施例を示
す回路図、第４図は第４の実施例を示す回路図、第５図
は従来例の回路図である。 1,11……入力端子、2,12……出力端子、3,4,13,14……
制御入力端子、5,6,15,16……電源線、Q1〜Q8,Q11〜Q18
……トランジスタ、D1〜D4,D11……ダイオード、CH……
ホールド容量、Rs,Rf……抵抗、I1〜I4,I11〜I14……定
電流源。
Claims (3)
- 【請求項１】ベースに入力端子が接続された第１のトラ
ンジスタとベースが出力端子に接続された第２のトラン
ジスタが差動式に接続されてなる第１の差動回路と、第
１の電源と前記第１の差動回路の出力端間に設けられた
定電流源と、前記第１の差動回路の出力端と共通エミッ
タ間に設けられた電圧降下手段と、前記第１の差動回路
の出力端にベースが接続されエミッタが容量の一端に接
続された第３のトランジスタと、第１及び第２の制御入
力端がそれぞれ第１及び第２の入力端に接続され第１の
出力端が前記第１の差動回路の共通エミッタ間に接続さ
れ第２の出力端が前記第３のトランジスタのベースに接
続された第２の差動回路と、前記第１及び第２の制御入
力端がそれぞれ第１及び第２の入力端に接続され出力端
が前記容量の一端に接続された第３の差動回路と、前記
容量の一端が入力端に接続され出力端が前記出力端子に
接続されたエミッタフォロワ回路とを含むことを特徴と
するサンプルホールド回路。 - 【請求項２】ベースに入力端子が接続された第１のトラ
ンジスタとベースが出力端子に接続された第２のトラン
ジスタが差動式に接続されてなる第１の差動回路と、第
１の電源と前記第１の差動回路の出力端間に設けられた
定電流源と、前記第１の差動回路の出力端と所定電圧源
間に設けられた電圧降下手段と、前記第１の差動回路の
出力端にベースが接続されエミッタが容量の一端に接続
された第３のトランジスタと、第１及び第２の制御入力
端がそれぞれ第１及び第２の入力端に接続され第１の出
力端が前記第１の差動回路の共通エミッタ間に接続され
第２の出力端が前記第３のトランジスタのベースに接続
された第２の差動回路と、前記第１及び第２の制御入力
端がそれぞれ第１及び第２の入力端に接続され出力端が
前記容量の一端に接続された第３の差動回路と、前記容
量の一端が入力端に接続され出力端が前記出力端子に接
続されたエミッタフォロワ回路とを含むことを特徴とす
るサンプルホールド回路。 - 【請求項３】前記出力端子と前記第２のトランジスタの
ベース間に設けられた第１の負荷素子と、前記第１の負
荷素子の一端と第２の電源間に設けられた第２の負荷素
子とを含むことを特徴とする請求項１または２記載のサ
ンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191741A JP3052344B2 (ja) | 1990-07-19 | 1990-07-19 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191741A JP3052344B2 (ja) | 1990-07-19 | 1990-07-19 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476900A JPH0476900A (ja) | 1992-03-11 |
| JP3052344B2 true JP3052344B2 (ja) | 2000-06-12 |
Family
ID=16279730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191741A Expired - Fee Related JP3052344B2 (ja) | 1990-07-19 | 1990-07-19 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052344B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289656B2 (en) | 2003-12-02 | 2007-10-30 | The Boeing Company | Systems and methods for determining inconsistency characteristics of a composite structure |
-
1990
- 1990-07-19 JP JP2191741A patent/JP3052344B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476900A (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
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