JP2522084B2 - サンプルホ―ルド回路 - Google Patents
サンプルホ―ルド回路Info
- Publication number
- JP2522084B2 JP2522084B2 JP2084010A JP8401090A JP2522084B2 JP 2522084 B2 JP2522084 B2 JP 2522084B2 JP 2084010 A JP2084010 A JP 2084010A JP 8401090 A JP8401090 A JP 8401090A JP 2522084 B2 JP2522084 B2 JP 2522084B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- collector
- sample
- hold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルホールド回路に係り、特にアナログ
信号の瞬時値を標本化して保持する機能を有し、高速の
アナログ信号を取り扱い、集積回路化に適したサンプル
ホールドに関する。
信号の瞬時値を標本化して保持する機能を有し、高速の
アナログ信号を取り扱い、集積回路化に適したサンプル
ホールドに関する。
従来のこの種のサンプルホールド回路として、第４図
に示すような回路があるが、その動作を以下に述べる。
に示すような回路があるが、その動作を以下に述べる。
いま、第４図において、サンプルホールド制御入力端
子13および14（通常、入力端子14は入力端子13に対して
位相が180゜異なる矩形波の反転入力が入力される）の
制御入力信号SH,▲▼がそれぞれハイレベル状態
“H",ロウレベル“L"（以下、単に“H"および“L"と示
す）にある場合には差動トランジスタ対4,5および差動
トランジスタ対6,7のうちトランジスタ4,7が共に導通状
態、トランジスタ5,6は共にしゃ断状態となり、本回路
の状態はサンプルモードとなる。即ち、入力端子11から
入力されるアナログ入力信号Vinはトランジスタ１のベ
ースに印加され、トランジスタ１はエミッタフォロワ動
作をする。トランジスタ１のエミッタに接続されたダイ
オード21,22,23は、レベルシフト回路として動作し、そ
の電流は定電流源34により供給される。トランジスタ１
のベース・エミッタ間電圧をVBE1、ダイオード21,22,23
の順方向電圧VDをすべて等しいと仮定し、トランジスタ
２のベースに印加される電圧は、〔Vin−VBE1＋3VD〕と
なる。定電流源34の電流とトランジスタ１の動作電流と
を加え合せた電流は、トランジスタ４を介して、定電流
源31の電流となる。エミッタにホールド容量40の容量値
CHが接続されエミッタフォロワ動作をするトランジスタ
２は、前記〔Vin−VBE1＋3VD〕の電圧をベースに受け、
容量40を充電する。この時のトランジスタ２のベース・
エミッタ間電圧をVBE2とおくと、容量40の電位は〔Vin
−（VBE1＋VBE2）＋3VD〕となり、Vinに対して電位が
〔3VD−（VBE1＋VBE2）〕だけ、レベルシフトされて、
追従する。
子13および14（通常、入力端子14は入力端子13に対して
位相が180゜異なる矩形波の反転入力が入力される）の
制御入力信号SH,▲▼がそれぞれハイレベル状態
“H",ロウレベル“L"（以下、単に“H"および“L"と示
す）にある場合には差動トランジスタ対4,5および差動
トランジスタ対6,7のうちトランジスタ4,7が共に導通状
態、トランジスタ5,6は共にしゃ断状態となり、本回路
の状態はサンプルモードとなる。即ち、入力端子11から
入力されるアナログ入力信号Vinはトランジスタ１のベ
ースに印加され、トランジスタ１はエミッタフォロワ動
作をする。トランジスタ１のエミッタに接続されたダイ
オード21,22,23は、レベルシフト回路として動作し、そ
の電流は定電流源34により供給される。トランジスタ１
のベース・エミッタ間電圧をVBE1、ダイオード21,22,23
の順方向電圧VDをすべて等しいと仮定し、トランジスタ
２のベースに印加される電圧は、〔Vin−VBE1＋3VD〕と
なる。定電流源34の電流とトランジスタ１の動作電流と
を加え合せた電流は、トランジスタ４を介して、定電流
源31の電流となる。エミッタにホールド容量40の容量値
CHが接続されエミッタフォロワ動作をするトランジスタ
２は、前記〔Vin−VBE1＋3VD〕の電圧をベースに受け、
容量40を充電する。この時のトランジスタ２のベース・
エミッタ間電圧をVBE2とおくと、容量40の電位は〔Vin
−（VBE1＋VBE2）＋3VD〕となり、Vinに対して電位が
〔3VD−（VBE1＋VBE2）〕だけ、レベルシフトされて、
追従する。
さらに、第４図に示すように、トランジスタ２のエミ
ッタにベースが接続されたトランジスタ８、および定電
流源33とからなるエミッタフォロワ回路を接続し、トラ
ンジスタ８のエミッタ即ち出力端子12より出力信号Voを
取り出すようにした場合には、トランジスタ８のベース
・エミッタ間電圧がVBE8の時、〔Vo＝Vin−（VBE1＋V
BE2＋VBE8）＋3VD〕となる。ここで、トランジスタ１、
トランジスタ2,8、ダイオード21,22,23の各素子の電流
密度が等しくなるよう設定すると、〔VBE1＋VBE2＋VBE8
≒3VD〕とおくことができ、その結果〔Vin≒VD〕とする
ことが可能となる。即ち、サンプルモードにおいては、
出力信号Voは入力信号Vinに等しく追従することにな
る。
ッタにベースが接続されたトランジスタ８、および定電
流源33とからなるエミッタフォロワ回路を接続し、トラ
ンジスタ８のエミッタ即ち出力端子12より出力信号Voを
取り出すようにした場合には、トランジスタ８のベース
・エミッタ間電圧がVBE8の時、〔Vo＝Vin−（VBE1＋V
BE2＋VBE8）＋3VD〕となる。ここで、トランジスタ１、
トランジスタ2,8、ダイオード21,22,23の各素子の電流
密度が等しくなるよう設定すると、〔VBE1＋VBE2＋VBE8
≒3VD〕とおくことができ、その結果〔Vin≒VD〕とする
ことが可能となる。即ち、サンプルモードにおいては、
出力信号Voは入力信号Vinに等しく追従することにな
る。
次に、入力信号SH,▲▼が、それぞれ“L",“H"の
場合、トランジスタ4,7が共にしゃ断状態、トランジス
タ5,6が共に導通状態となり、本回路はホールドモード
となる。即ち、トランジスタ7,2がしゃ断状態となるた
め、容量40の充電動作は停止され、ベースが容量40の接
地側でない一端に接続されたトランジスタ３が動作を開
始して、容量40の電位〔Vin＋VD〕の値は保持される。
この時、定電流源31,32の電流は、ダイオード24および
トランジスタ5,6を介して定電流源34からと、トランジ
スタ3,5,6を介して電源線15より供給される。
場合、トランジスタ4,7が共にしゃ断状態、トランジス
タ5,6が共に導通状態となり、本回路はホールドモード
となる。即ち、トランジスタ7,2がしゃ断状態となるた
め、容量40の充電動作は停止され、ベースが容量40の接
地側でない一端に接続されたトランジスタ３が動作を開
始して、容量40の電位〔Vin＋VD〕の値は保持される。
この時、定電流源31,32の電流は、ダイオード24および
トランジスタ5,6を介して定電流源34からと、トランジ
スタ3,5,6を介して電源線15より供給される。
以上述べるように、サンプルモードにおいては入力信
号Vinに出力信号Voが追従（Vo＝Vin）し、ホールドモー
ドに状態が切り換わると、入力信号Vinの瞬時値を保持
するというサンプルホールド回路の機能が実行される。
号Vinに出力信号Voが追従（Vo＝Vin）し、ホールドモー
ドに状態が切り換わると、入力信号Vinの瞬時値を保持
するというサンプルホールド回路の機能が実行される。
前述した従来のサンプルホールド回路においては、ホ
ールドモードの際、ホールド容量40に接続されたトラン
ジスタのバイアス電流（ベース電流）IBが原因で、出力
信号VoがIB/CHなる率で、漸次減少傾向を呈するいわす
るドループ特性を示す。
ールドモードの際、ホールド容量40に接続されたトラン
ジスタのバイアス電流（ベース電流）IBが原因で、出力
信号VoがIB/CHなる率で、漸次減少傾向を呈するいわす
るドループ特性を示す。
これに対して、高速の入力信号を扱う場合には、一般
に素子の動作電流を大きく設定する必要があり、バイア
ス電流も大きくなるため、第４図に示すような従来例に
おいてはドループが大きくなりすぎ、サンプルホールド
回路本来の保持機能を失う。
に素子の動作電流を大きく設定する必要があり、バイア
ス電流も大きくなるため、第４図に示すような従来例に
おいてはドループが大きくなりすぎ、サンプルホールド
回路本来の保持機能を失う。
また、ドループを小さくするため、バイアス電流IBを
小さくする意図で、ホールド容量40に接続されるトラン
ジスタに接合形電界効果トランジスタあるいは電流増幅
率の大きなトランジスタが用いられることがしばしばあ
るが、集積回路化を考慮すると、標準的な集積回路製造
プロセスに加え前記のような特殊なトランジスタを同時
に作り込むためのプロセスを要し、このドループの問題
に対処するためだけの理由で、プロセスが複雑即ち高価
なものになるという不都合が生ずる。
小さくする意図で、ホールド容量40に接続されるトラン
ジスタに接合形電界効果トランジスタあるいは電流増幅
率の大きなトランジスタが用いられることがしばしばあ
るが、集積回路化を考慮すると、標準的な集積回路製造
プロセスに加え前記のような特殊なトランジスタを同時
に作り込むためのプロセスを要し、このドループの問題
に対処するためだけの理由で、プロセスが複雑即ち高価
なものになるという不都合が生ずる。
さらに、容量40に接続されるトランジスタをダーリン
トン接続形式とすることや、バイアス電流補償回路を新
たに設けること等の回路技術を用いる場合や、容量値CH
の値を大きくした場合のように、特に複雑かつ高価な集
積回路製造プロセスを必要としない場合を考慮しても、
これらは本質的に高速化には適当ではなく、サンプルモ
ードにおける速い変化の入力信号に回路の応答が追従で
きなくなるという問題を生ずる。
トン接続形式とすることや、バイアス電流補償回路を新
たに設けること等の回路技術を用いる場合や、容量値CH
の値を大きくした場合のように、特に複雑かつ高価な集
積回路製造プロセスを必要としない場合を考慮しても、
これらは本質的に高速化には適当ではなく、サンプルモ
ードにおける速い変化の入力信号に回路の応答が追従で
きなくなるという問題を生ずる。
本発明の目的は、前記欠点が解決され、サンプルホー
ルド本来の機能をそこなうことなく、製造プロセスが簡
単で、高速性能を良好にしたサンプルホールド回路を提
供することにある。
ルド本来の機能をそこなうことなく、製造プロセスが簡
単で、高速性能を良好にしたサンプルホールド回路を提
供することにある。
本発明のサンプルホールド回路の構成は、カレントミ
ラー回路と、ベースが一定電圧にバイアスされコレクタ
が前記カレントミラー回路のダイオード形式接続点に接
続された第１のトランジスタとコレクタが前記カレント
ミラー回路の出力点に接続された第２のトランジスタと
を有する第１の差動回路と、ベースが前記カレントミラ
ー回路の出力点に接続されコレクタが電源に接続されエ
ミッタがホールド容量に接続された第３のトランジスタ
と、アノード側がバイアス電圧に接続されカソード側が
前記カレントミラー回路の出力点に接続された単一若し
くは複数のダイオード又はダイオード接続されたトラン
ジスタからなるダイオード性素子と、コレクタが前記第
１の差動回路の共通エミッタに接続された第４のトラン
ジスタとコレクタが前記カレントミラー回路の出力点に
接続された第５のトランジスタとを有する第２の差動回
路と、コレクタが前記電源に接続され第６のトランジス
タとコレクタが前記第３のトランジスタのエミッタに接
続された第７のトランジスタとを有する第３の差動回路
と、ベースが前記ホールド容量の電圧を受け動作するエ
ミッタフォロワとを具備し、前記エミッタフォロワの出
力が前記第１の差動回路の第２のトランジスタのベース
に、第１の抵抗を介して、帰還すると共に、第２の抵抗
を介して、入力信号が入力されるようになっていること
を特徴とする。
ラー回路と、ベースが一定電圧にバイアスされコレクタ
が前記カレントミラー回路のダイオード形式接続点に接
続された第１のトランジスタとコレクタが前記カレント
ミラー回路の出力点に接続された第２のトランジスタと
を有する第１の差動回路と、ベースが前記カレントミラ
ー回路の出力点に接続されコレクタが電源に接続されエ
ミッタがホールド容量に接続された第３のトランジスタ
と、アノード側がバイアス電圧に接続されカソード側が
前記カレントミラー回路の出力点に接続された単一若し
くは複数のダイオード又はダイオード接続されたトラン
ジスタからなるダイオード性素子と、コレクタが前記第
１の差動回路の共通エミッタに接続された第４のトラン
ジスタとコレクタが前記カレントミラー回路の出力点に
接続された第５のトランジスタとを有する第２の差動回
路と、コレクタが前記電源に接続され第６のトランジス
タとコレクタが前記第３のトランジスタのエミッタに接
続された第７のトランジスタとを有する第３の差動回路
と、ベースが前記ホールド容量の電圧を受け動作するエ
ミッタフォロワとを具備し、前記エミッタフォロワの出
力が前記第１の差動回路の第２のトランジスタのベース
に、第１の抵抗を介して、帰還すると共に、第２の抵抗
を介して、入力信号が入力されるようになっていること
を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のサンプルホールド回
路を示す回路図である。第１図において、本実施例のサ
ンプルホールド回路は、トランジスタ１乃至10と、ダイ
オード25と、容量40と、定電流源31,32,33と、SH信号の
入力端子13と、▲▼信号の入力端子14と、Vin入力
端子11と、抵抗50,51と、VBI端子17と、出力端子12と、
電源線15,16とを含み、構成される。
路を示す回路図である。第１図において、本実施例のサ
ンプルホールド回路は、トランジスタ１乃至10と、ダイ
オード25と、容量40と、定電流源31,32,33と、SH信号の
入力端子13と、▲▼信号の入力端子14と、Vin入力
端子11と、抵抗50,51と、VBI端子17と、出力端子12と、
電源線15,16とを含み、構成される。
いま、サンプルホールド制御入力端子13、およびその
反転入力端子14の入力信号SH,▲▼が、それぞれ
“H",“L"の状態、即ち本回路の状態がサンプルモード
の場合には、差動トランジスタ対4,5および差動トラン
ジスタ対6,7のうち、トランジスタ4,7が共に導通状態、
トランジスタ5,6が共にしゃ断状態となる。
反転入力端子14の入力信号SH,▲▼が、それぞれ
“H",“L"の状態、即ち本回路の状態がサンプルモード
の場合には、差動トランジスタ対4,5および差動トラン
ジスタ対6,7のうち、トランジスタ4,7が共に導通状態、
トランジスタ5,6が共にしゃ断状態となる。
この場合、本回路は、差動トランジスタ対1,2と、ト
ランジスタ8,9からなるカレントミラー回路と、トラン
ジスタと、定電流源31,32,33と、抵抗値Rs,Rfを各々有
する抵抗50,51とを備え、反転増幅器として動作する。
入力信号Vinと出力信号Voとの関係は、 となる。ここで、〔Rf＝Rs〕と仮定すれば、〔Vo＝
Vin〕となり、利得が〔−１〕の反転増幅器として動作
する。
ランジスタ8,9からなるカレントミラー回路と、トラン
ジスタと、定電流源31,32,33と、抵抗値Rs,Rfを各々有
する抵抗50,51とを備え、反転増幅器として動作する。
入力信号Vinと出力信号Voとの関係は、 となる。ここで、〔Rf＝Rs〕と仮定すれば、〔Vo＝
Vin〕となり、利得が〔−１〕の反転増幅器として動作
する。
次に、SH,▲▼が、それぞれ“L",“H"の場合、即
ちトランジスタ4,7が共にしゃ断状態、トランジスタ5,6
共に導通状態になると、本回路はホールドモードとな
る。このサンプルモードにおいては、エミッタフォロワ
動作をし、容量40の充放電を行なっていたトランジスタ
３がダイオード25の導通により、しゃ断状態となり、充
放電動作を停止し、容量40の電位の瞬時値が保持され
る。この時、トランジスタ３をしゃ断状態にするための
条件は、トランジスタ3,10のベース・エミッタ間電圧を
それぞれVBE3,VBE10とし、バイアス電圧端子17の電位を
VBI,ダイオード25の順方向電圧をVDと仮定すると、〔Vo
＋VBE10＋VBE3＝−Vin＋VBE10＋VBE3〕が〔VBI−VD〕よ
り大きければ良い。また、ダイオード25,トランジスタ
３よおびトランジスタ10の電流密度を等しくして、〔V
BE3＝VBE10＝VD〕とすることが可能であれば、上記の条
件は〔VBI＜−Vin＋3VD〕となる。
ちトランジスタ4,7が共にしゃ断状態、トランジスタ5,6
共に導通状態になると、本回路はホールドモードとな
る。このサンプルモードにおいては、エミッタフォロワ
動作をし、容量40の充放電を行なっていたトランジスタ
３がダイオード25の導通により、しゃ断状態となり、充
放電動作を停止し、容量40の電位の瞬時値が保持され
る。この時、トランジスタ３をしゃ断状態にするための
条件は、トランジスタ3,10のベース・エミッタ間電圧を
それぞれVBE3,VBE10とし、バイアス電圧端子17の電位を
VBI,ダイオード25の順方向電圧をVDと仮定すると、〔Vo
＋VBE10＋VBE3＝−Vin＋VBE10＋VBE3〕が〔VBI−VD〕よ
り大きければ良い。また、ダイオード25,トランジスタ
３よおびトランジスタ10の電流密度を等しくして、〔V
BE3＝VBE10＝VD〕とすることが可能であれば、上記の条
件は〔VBI＜−Vin＋3VD〕となる。
一例として、Vinが０乃至２〔Ｖ〕の範囲の値をとる
ものと仮定すると、VDは一般に0.7乃至0.8〔Ｖ〕である
から、VBIとしては２〔Ｖ〕程度以下の値で十分とな
る。あるいは、バイアス電圧端子17は電源線15と共通に
して、ダイオード25を複数のダイオードにより構成し
て、前記の条件を満足させることも当然考えられる。ホ
ールドモードにおいて、導通状態にあるトランジスタ5,
6の動作電流は、トランジスタに関してはダイオード25
を介してバイアス電圧端子17から供給され、またトラン
ジスタ６に関しては電源線15より供給される。
ものと仮定すると、VDは一般に0.7乃至0.8〔Ｖ〕である
から、VBIとしては２〔Ｖ〕程度以下の値で十分とな
る。あるいは、バイアス電圧端子17は電源線15と共通に
して、ダイオード25を複数のダイオードにより構成し
て、前記の条件を満足させることも当然考えられる。ホ
ールドモードにおいて、導通状態にあるトランジスタ5,
6の動作電流は、トランジスタに関してはダイオード25
を介してバイアス電圧端子17から供給され、またトラン
ジスタ６に関しては電源線15より供給される。
なお、以上の説明において〔Rf＝Rs〕と仮定したが、
当然〔Rf≠Rs〕として、サンプルモードにおける利得を
〔−１〕でなくして使用することも考えられる。
当然〔Rf≠Rs〕として、サンプルモードにおける利得を
〔−１〕でなくして使用することも考えられる。
第１図の実施例では、ホールド容量40の漏れ電流は無
視し得るものとして、トランジスタ10の電流増幅率をh
FEとおくと、ドループレイト となる。これに対して従来例においては、トランジスタ
3,8の電流増幅率をhFEと仮定すると、 となるため、各定電流源の値を仮にI1＝I2＝I3＝I13,I1
＝２・I4と設定すると、 となる。第１図の実施例のドループレイトは となるから、ドループレイトを従来例の2/5と大幅に低
減することが可能となる。
視し得るものとして、トランジスタ10の電流増幅率をh
FEとおくと、ドループレイト となる。これに対して従来例においては、トランジスタ
3,8の電流増幅率をhFEと仮定すると、 となるため、各定電流源の値を仮にI1＝I2＝I3＝I13,I1
＝２・I4と設定すると、 となる。第１図の実施例のドループレイトは となるから、ドループレイトを従来例の2/5と大幅に低
減することが可能となる。
第２図は本発明の第２の実施例のサンプルホールド回
路を示す回路図である。第２図において、本実施例のサ
ンプルホールド回路は、第１図の回路に抵抗52,53が追
加された回路となっている。
路を示す回路図である。第２図において、本実施例のサ
ンプルホールド回路は、第１図の回路に抵抗52,53が追
加された回路となっている。
電源線15の電位降下の影響で、差動トランジスタ対1,
2の平衡がくずれるのを防ぐため、抵抗52,53を追加した
ものである。
2の平衡がくずれるのを防ぐため、抵抗52,53を追加した
ものである。
第３図は本発明の第３の実施例のサンプルホールド回
路である。第３図において、本実施例のサンプルホール
ド回路は、第２図の回路のトランジスタ８のベース・コ
レクタ間短絡を開放し、トランジスタ８のベースをコレ
クタ，トランジスタのコレクタをベース、接地をコレク
タとしたトランジスタ60を追加しており、その他は第２
図と同様である。本実施例では差動トランジスタ対1,2
の平衡状態を良くするため、第３図に示すように、トラ
ンジスタ60を付加した。
路である。第３図において、本実施例のサンプルホール
ド回路は、第２図の回路のトランジスタ８のベース・コ
レクタ間短絡を開放し、トランジスタ８のベースをコレ
クタ，トランジスタのコレクタをベース、接地をコレク
タとしたトランジスタ60を追加しており、その他は第２
図と同様である。本実施例では差動トランジスタ対1,2
の平衡状態を良くするため、第３図に示すように、トラ
ンジスタ60を付加した。
以上、本発明の第1,第2,第３のサンプルホールド回路
は、動作電流を差動スイッチにより制御する形式の回路
を用いてサンプルモード，ホールドモードの切り換えを
行ない、ホールドモードにおける一方の差動対の動作電
流を、ダイオードスイッチを介してバイアス電圧源か
ら、また他方の差動対の動作電流は直接電源線から供給
することによりホールド容量充電用トランジスタをしゃ
断して、バイアス電流に起因するドループを無くする構
成を採っている。
は、動作電流を差動スイッチにより制御する形式の回路
を用いてサンプルモード，ホールドモードの切り換えを
行ない、ホールドモードにおける一方の差動対の動作電
流を、ダイオードスイッチを介してバイアス電圧源か
ら、また他方の差動対の動作電流は直接電源線から供給
することによりホールド容量充電用トランジスタをしゃ
断して、バイアス電流に起因するドループを無くする構
成を採っている。
〔発明の効果〕 以上説明したように、本発明によれば、特に集積回路
化を考慮した場合、標本化時の追従速度を損わずに、か
つ接合形電界効果トランジスタ等の特殊な素子を同時に
作り込むための複雑即ち高価な集積回路製造プロセスを
要することがなく、標準的な製造プロセスにより、その
保持特性を従来の回路に比較して２倍以上向上させるこ
とができるという効果がある。
化を考慮した場合、標本化時の追従速度を損わずに、か
つ接合形電界効果トランジスタ等の特殊な素子を同時に
作り込むための複雑即ち高価な集積回路製造プロセスを
要することがなく、標準的な製造プロセスにより、その
保持特性を従来の回路に比較して２倍以上向上させるこ
とができるという効果がある。
第１図は本発明の第１の実施例のサンプルホールド回路
を示す回路図、第２図，第３図はそれぞれ、本発明の第
2,第３の実施例のサンプルホールド回路を示す回路図、
第４図は従来例のサンプルホールド回路を示す回路図で
ある。 11……入力端子、12……出力端子、13,14……制御入力
端子、15,16……電源線、17……バイアス電圧端子、１
乃至11,60……トランジスタ、21,22,23,24,25……ダイ
オード、40……ホールド容量、50,51,52,53……抵抗、3
1,32,33,34……定電流源。
を示す回路図、第２図，第３図はそれぞれ、本発明の第
2,第３の実施例のサンプルホールド回路を示す回路図、
第４図は従来例のサンプルホールド回路を示す回路図で
ある。 11……入力端子、12……出力端子、13,14……制御入力
端子、15,16……電源線、17……バイアス電圧端子、１
乃至11,60……トランジスタ、21,22,23,24,25……ダイ
オード、40……ホールド容量、50,51,52,53……抵抗、3
1,32,33,34……定電流源。
Claims (1)
- 【請求項１】カレントミラー回路と、ベースが一定電圧
にバイアスされコレクタが前記カレントミラー回路のダ
イオード形式接続点に接続された第１のトランジスタと
コレクタが前記カレントミラー回路の出力点に接続され
た第２のトランジスタを有する第１の差動回路と、ベー
スが前記カレントミラー回路の出力点に接続されコレク
タが電源に接続されエミッタがホールド容量に接続され
た第３のトランジスタと、アノード側がバイアス電圧に
接続されカソード側が前記カレントミラー回路の出力点
に接続された単一若しくは複数のダイオード、又はダイ
オード接続されたトランジスタからなるダイオード性素
子と、コレクタが前記第１の差動回路の共通エミッタに
接続された第４のトランジスタとコレクタが前記カレン
トミラー回路の出力点に接続された第５のトランジスタ
とを有する第２の差動回路とコレクタが前記電源に接続
された第６のトランジスタとコレクタが前記第３のトラ
ンジスタのエミッタに接続された第７のトランジスタと
を有する第３の差動回路と、ベースが前記ホールド容量
の電圧を受け動作するエミッタフォロワとを具備し、前
記エミッタフォロワの出力が前記第１の差動回路の第２
のトランジスタのベースに、第１の抵抗を介して、帰還
されると共に、第２の抵抗を介して、入力信号が入力さ
れるようになっていることを特徴とするサンプルホール
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084010A JP2522084B2 (ja) | 1989-11-02 | 1990-03-30 | サンプルホ―ルド回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620689 | 1989-11-02 | ||
| JP1-286206 | 1989-11-02 | ||
| JP2084010A JP2522084B2 (ja) | 1989-11-02 | 1990-03-30 | サンプルホ―ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219498A JPH03219498A (ja) | 1991-09-26 |
| JP2522084B2 true JP2522084B2 (ja) | 1996-08-07 |
Family
ID=26425098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084010A Expired - Fee Related JP2522084B2 (ja) | 1989-11-02 | 1990-03-30 | サンプルホ―ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522084B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1198798B1 (en) * | 2000-03-28 | 2009-11-25 | Nxp B.V. | Track and hold amplifier with controllable feedback between hold capacitor and input buffer |
-
1990
- 1990-03-30 JP JP2084010A patent/JP2522084B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03219498A (ja) | 1991-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2510996B2 (ja) | 単一利得緩衝増幅器 | |
| EP0056809B1 (en) | Cascode current source | |
| US4268789A (en) | Limiter circuit | |
| US4574233A (en) | High impedance current source | |
| US4221979A (en) | Non-inverting buffer circuits | |
| JP2522084B2 (ja) | サンプルホ―ルド回路 | |
| US4808858A (en) | Dual limit programmable linear signal limiter | |
| US5844433A (en) | Sample/hold circuit with current mirror circuits | |
| JP2522083B2 (ja) | サンプルホ―ルド回路 | |
| EP0691656B1 (en) | Sample hold circuit | |
| US5394080A (en) | Universal signal converter using multiple current mirrors | |
| EP0343731B1 (en) | Unity-gain current-limiting circuit | |
| JP2518393B2 (ja) | 出力切り換え機能を有する電圧・電流変換回路 | |
| US4140926A (en) | Inverted transistor circuits for monolithic integrated circuit application | |
| JP2541003B2 (ja) | サンプルホ―ルド回路 | |
| US4554468A (en) | Latching comparator with hysteresis | |
| GB2240442A (en) | Threshold voltage generating circuit for integrated circuit | |
| JPH0721959B2 (ja) | サンプルホールド回路 | |
| US4829231A (en) | Current mirror having a high output voltage | |
| JP3052344B2 (ja) | サンプルホールド回路 | |
| JPH0584599B2 (ja) | ||
| US5506536A (en) | Differential amplifier with exponential gain characteristic | |
| JP3103104B2 (ja) | バッファ回路 | |
| JPH061639B2 (ja) | サンプルホ−ルド回路 | |
| JP2568690B2 (ja) | 定電流回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |