JPH0721959B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0721959B2 JPH0721959B2 JP63220107A JP22010788A JPH0721959B2 JP H0721959 B2 JPH0721959 B2 JP H0721959B2 JP 63220107 A JP63220107 A JP 63220107A JP 22010788 A JP22010788 A JP 22010788A JP H0721959 B2 JPH0721959 B2 JP H0721959B2
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- JP
- Japan
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- transistor
- circuit
- collector
- transistors
- emitter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプルホールド回路に関し、特にアナログ信
号の瞬時値を標本化し保持するサンプルホールド回路に
関する。
号の瞬時値を標本化し保持するサンプルホールド回路に
関する。
従来、この種のサンプルホールド回路として、第５図に
示すような回路があるが、その動作について以下に述べ
る。
示すような回路があるが、その動作について以下に述べ
る。
いま、第５図において、制御信号入力端子３及び４（通
常、制御信号入力端子４には制御信号入力端子３に対し
て位相が180°異なる矩形波の反転入力が入力される）
への制御入力信号SH及び▲▼がそれぞれ高レベル状
態（以下、“H"と記す）及び低レベル状態（以下、“L"
と記す）にある場合には差動型の１対のトランジスタ
Q4,Q5及び差動型の１対のトランジスタQ6,Q7のうちトラ
ンジスタQ4,Q7は共に導通状態となり、トランジスタQ5,
Q6は共に非導通状態となり、本回路の状態はサンプルモ
ードとなる。
常、制御信号入力端子４には制御信号入力端子３に対し
て位相が180°異なる矩形波の反転入力が入力される）
への制御入力信号SH及び▲▼がそれぞれ高レベル状
態（以下、“H"と記す）及び低レベル状態（以下、“L"
と記す）にある場合には差動型の１対のトランジスタ
Q4,Q5及び差動型の１対のトランジスタQ6,Q7のうちトラ
ンジスタQ4,Q7は共に導通状態となり、トランジスタQ5,
Q6は共に非導通状態となり、本回路の状態はサンプルモ
ードとなる。
即ち、入力端子１から入力されるアナログ入力信号Vin
はトランジスタQ1のベースに印加され、トランジスタQ1
はエミッタフォロワ動作をする。トランジスタQ1のエミ
ッタに接続されたダイオードD1〜D3はレベルシフト回路
として動作し、その電流は定電流源I4により供給され
る。
はトランジスタQ1のベースに印加され、トランジスタQ1
はエミッタフォロワ動作をする。トランジスタQ1のエミ
ッタに接続されたダイオードD1〜D3はレベルシフト回路
として動作し、その電流は定電流源I4により供給され
る。
トランジスタQ1のベースエミッタ間電圧VBE1、ダイオー
ドD1〜D3の順方向電圧をすべて等しいと仮定しVDとする
と、トランジスタQ2のベースに印加される電圧は（Vin
−VBE1＋3VD）となる。定電流源I4の電流ヒトランジス
タQ1の動作電流とを加え合せた電流はトランジスタQ4を
介して定電流源I1の電流となる。エミッタにホールド容
量CHが接続されエミッタフォロワ動作をするトランジス
タQ2は上記した（Vin−VBE1＋3VD）の電圧をベースに受
けホールド容量CHを充電する。この時のトランジスタQ2
のベースエミッタ間電圧をVBE2とすると、ホールド容量
CHの電位は〔Vin−（VBE1＋VBE2）＋3VD〕となり、アナ
ログ入力信号Vinに対して電位が3VD−（VBE1＋VBE2）レ
ベルシフトされて追従する。
ドD1〜D3の順方向電圧をすべて等しいと仮定しVDとする
と、トランジスタQ2のベースに印加される電圧は（Vin
−VBE1＋3VD）となる。定電流源I4の電流ヒトランジス
タQ1の動作電流とを加え合せた電流はトランジスタQ4を
介して定電流源I1の電流となる。エミッタにホールド容
量CHが接続されエミッタフォロワ動作をするトランジス
タQ2は上記した（Vin−VBE1＋3VD）の電圧をベースに受
けホールド容量CHを充電する。この時のトランジスタQ2
のベースエミッタ間電圧をVBE2とすると、ホールド容量
CHの電位は〔Vin−（VBE1＋VBE2）＋3VD〕となり、アナ
ログ入力信号Vinに対して電位が3VD−（VBE1＋VBE2）レ
ベルシフトされて追従する。
更に、第５図に示すように、トランジスタQ2のエミッタ
にベースが接続されたトランジスタQ3及び定電流源I3と
から成るエミッタフォロワ回路を接続し、トランジスタ
Q8のエミッタ、即ち、出力端子２から出力信号V0を取出
すようにした場合には、トランジスタQ8のベースエミッ
タ間電圧がVBE8の時、出力信号V0は式（１）で示され
る。
にベースが接続されたトランジスタQ3及び定電流源I3と
から成るエミッタフォロワ回路を接続し、トランジスタ
Q8のエミッタ、即ち、出力端子２から出力信号V0を取出
すようにした場合には、トランジスタQ8のベースエミッ
タ間電圧がVBE8の時、出力信号V0は式（１）で示され
る。
V0＝Vin-(VBE1+VBE2+VBE8)+3VD …（１） ここで、トランジスタQ1,Q2,Q8，ダイオードD1〜D3の各
素子の電流密度が等しくなるよう設定すると、（VBE1＋
VBE2＋VBE8）≒3VDとおくことができ、その結果Vin≒V0
とすることが可能となる。即ち、サンプルモードにおい
ては出力信号V0は入力信号Vinに等しく追従することに
なる。
素子の電流密度が等しくなるよう設定すると、（VBE1＋
VBE2＋VBE8）≒3VDとおくことができ、その結果Vin≒V0
とすることが可能となる。即ち、サンプルモードにおい
ては出力信号V0は入力信号Vinに等しく追従することに
なる。
次に、制御入力信号SH及び▲▼がそれぞれ“L"及び
“H"の場合は、トランジスタQ4,Q7は共に非導通状態と
なり、トランジスタQ5,Q6は共に導通状態となって、本
回路はホールドモードとなる。従って、トランジスタ
Q7,Q2が非導通状態となるため、ホールド容量CHの充電
動作は停止され、ベースがホールド容量CHの非接地側の
電極に接続されたトランジスタQ3が動作を開始して、ホ
ールド容量CHの電位（Vin＋V0）の値は保持される。こ
の時、定電流源I1,I2の電流はダイオードD4及びトラン
ジスタQ5,Q6を介して定電流源I4からと、トランジスタQ
3,Q5,Q6を介して電源端子５から供給される。
“H"の場合は、トランジスタQ4,Q7は共に非導通状態と
なり、トランジスタQ5,Q6は共に導通状態となって、本
回路はホールドモードとなる。従って、トランジスタ
Q7,Q2が非導通状態となるため、ホールド容量CHの充電
動作は停止され、ベースがホールド容量CHの非接地側の
電極に接続されたトランジスタQ3が動作を開始して、ホ
ールド容量CHの電位（Vin＋V0）の値は保持される。こ
の時、定電流源I1,I2の電流はダイオードD4及びトラン
ジスタQ5,Q6を介して定電流源I4からと、トランジスタQ
3,Q5,Q6を介して電源端子５から供給される。
以上説明したように、サンプルモードにおいてはアナロ
グ入力信号Vinに出力信号V0が追従（V0＝Vin）し、ホー
ルドモードに状態が切換わるとアナログ入力信号Vinの
瞬時値を保持するというサンプルホールド回路の動作が
実行される。
グ入力信号Vinに出力信号V0が追従（V0＝Vin）し、ホー
ルドモードに状態が切換わるとアナログ入力信号Vinの
瞬時値を保持するというサンプルホールド回路の動作が
実行される。
上述した従来のサンプルホールド回路は、ホールドモー
ドの際、ホールド容量CHに接続されたトランジスタのバ
イアス電流（ベース電流）IBが原因で、出力信号がIB／
CHなる率で漸時減少傾向を呈する、いわゆるドループ特
性を示す。
ドの際、ホールド容量CHに接続されたトランジスタのバ
イアス電流（ベース電流）IBが原因で、出力信号がIB／
CHなる率で漸時減少傾向を呈する、いわゆるドループ特
性を示す。
高速の入力信号を扱う場合には、一般に素子の動作電流
を大きく設定する必要があり、バイアス電流も大きくな
るため、第５図に示すようなサンプルホールド回路で
は、ドループが大きくなりすぎ、サンプルホールド回路
本来の保持機能を失うという欠点がある。
を大きく設定する必要があり、バイアス電流も大きくな
るため、第５図に示すようなサンプルホールド回路で
は、ドループが大きくなりすぎ、サンプルホールド回路
本来の保持機能を失うという欠点がある。
又、ドループを小さくするため、バイアス電流IBを小さ
くする意図でホールド容量CHに接続されるトランジスタ
に接合形電界効果トランジスタあるいは電流増幅率の大
きなトランジスタが用いられることがしばしばあるが、
集積回路化を考慮すると、標準的な集積回路製造プロセ
スに加え上記の特殊なトランジスタを同時に作り込むた
めのプロセスを要し、このドループの問題に対処するた
めだけの理由でプロセスが複雑になり、コスト高になる
という欠点がある。
くする意図でホールド容量CHに接続されるトランジスタ
に接合形電界効果トランジスタあるいは電流増幅率の大
きなトランジスタが用いられることがしばしばあるが、
集積回路化を考慮すると、標準的な集積回路製造プロセ
スに加え上記の特殊なトランジスタを同時に作り込むた
めのプロセスを要し、このドループの問題に対処するた
めだけの理由でプロセスが複雑になり、コスト高になる
という欠点がある。
更に、ホールド容量CHに接続されるトランジスタをダー
リントン接続形式とすること、あるいはバイアス電流補
償回路を新たに設けること等の回路技術を用いる場合
や、ホールド容量CHの値を大きくした場合のように、複
雑かつ高価な集積回路製造プロセスを必要としない場合
を考慮しても、これらは本質的に高速化には適当ではな
く、サンプルモードにおける速い変化のアナログ入力信
号に回路の応答が追従できなくなるという欠点がある。
リントン接続形式とすること、あるいはバイアス電流補
償回路を新たに設けること等の回路技術を用いる場合
や、ホールド容量CHの値を大きくした場合のように、複
雑かつ高価な集積回路製造プロセスを必要としない場合
を考慮しても、これらは本質的に高速化には適当ではな
く、サンプルモードにおける速い変化のアナログ入力信
号に回路の応答が追従できなくなるという欠点がある。
本発明のサンプルホールド回路は、カレントミラー回路
と、ベースに入力信号が入力されコレクタが前記カレン
トミラー回路のダイオード形式接続点に接続された第１
のトランジスタとコレクタが前記カレントミラー回路の
出力点に接続された第２のトランジスタから成る第１の
差動回路と、ベースが前記カレントミラー回路の出力点
に接続されコレクタが電源端子に接続されエミッタがホ
ールド容量の非接地側の電極に接続された第３のトラン
ジスタと、アノード側が前記第１及び第２のトランジス
タの共通エミッタに接続されカソード側が前記カレント
ミラー回路の出力点に接続されたダイオード回路と、コ
レクタが前記第１及び第２のトランジスタの共通エミッ
タに接続された第４のトランジスタとコレクタが前記カ
レントミラー回路の出力点に接続された第５のトランジ
スタから成る第２の差動回路と、コレクタが電源端子に
接続された第６のトランジスタとコレクタが前記第３の
トランジスタのエミッタに接続された第７のトランジス
タから成る第３の差動回路と、ベースが前記ホールド容
量の非接地側の電極に接続されコレクタが電源端子に接
続されエミッタが出力端子と前記第２のトランジスタの
ベースに接続された第８のトランジスタとを含んで構成
される。
と、ベースに入力信号が入力されコレクタが前記カレン
トミラー回路のダイオード形式接続点に接続された第１
のトランジスタとコレクタが前記カレントミラー回路の
出力点に接続された第２のトランジスタから成る第１の
差動回路と、ベースが前記カレントミラー回路の出力点
に接続されコレクタが電源端子に接続されエミッタがホ
ールド容量の非接地側の電極に接続された第３のトラン
ジスタと、アノード側が前記第１及び第２のトランジス
タの共通エミッタに接続されカソード側が前記カレント
ミラー回路の出力点に接続されたダイオード回路と、コ
レクタが前記第１及び第２のトランジスタの共通エミッ
タに接続された第４のトランジスタとコレクタが前記カ
レントミラー回路の出力点に接続された第５のトランジ
スタから成る第２の差動回路と、コレクタが電源端子に
接続された第６のトランジスタとコレクタが前記第３の
トランジスタのエミッタに接続された第７のトランジス
タから成る第３の差動回路と、ベースが前記ホールド容
量の非接地側の電極に接続されコレクタが電源端子に接
続されエミッタが出力端子と前記第２のトランジスタの
ベースに接続された第８のトランジスタとを含んで構成
される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図において、制御信号入力端子13及び14への制御入
力信号SH及び▲▼がそれぞれ“H"及び“Ｌ“の状
態、即ち、本回路の状態がサンプルモードの場合には、
第２の差動回路を構成する第４及び第５のトランジスタ
Q14,Q15及び第３の差動回路を構成する第６及び第７の
トランジスタQ16,Q17のうちトランジスタQ14,Q17が共に
導通状態となり、トランジスタQ15,Q16が共に非導通状
態となる。
力信号SH及び▲▼がそれぞれ“H"及び“Ｌ“の状
態、即ち、本回路の状態がサンプルモードの場合には、
第２の差動回路を構成する第４及び第５のトランジスタ
Q14,Q15及び第３の差動回路を構成する第６及び第７の
トランジスタQ16,Q17のうちトランジスタQ14,Q17が共に
導通状態となり、トランジスタQ15,Q16が共に非導通状
態となる。
第１の差動回路を構成する第１及び第２のトランジスタ
Q11,Q12のうちトランジスタQ11のベースに入力されるア
ナログ入力信号VinがトランジスタQ12のベースに入力さ
れる信号、即ち、出力端子12の信号V0より大きくなった
場合、トランジスタQ11はトランジスタQ12より大きな電
流を流そうとする。この電流はカレントミラー回路を構
成するトランジスタQ18,Q19のうちダイオード形式接続
のトランジスタQ18を流れ、従って、トランジスタQ19に
はトランジスタQ18と同じ電流が流れる。
Q11,Q12のうちトランジスタQ11のベースに入力されるア
ナログ入力信号VinがトランジスタQ12のベースに入力さ
れる信号、即ち、出力端子12の信号V0より大きくなった
場合、トランジスタQ11はトランジスタQ12より大きな電
流を流そうとする。この電流はカレントミラー回路を構
成するトランジスタQ18,Q19のうちダイオード形式接続
のトランジスタQ18を流れ、従って、トランジスタQ19に
はトランジスタQ18と同じ電流が流れる。
トランジスタQ12はトランジスタQ11と同じだけの電流は
流せないため、トランジスタQ19の電流とトランジスタQ
12の電流の差分が第３のトランジスタQ13のベースに流
れ込む。これを受けてトランジスタQ13はエミッタフォ
ロワ動作をし、エミッタに接続されたホールド容量CHを
充電する。第８のトランジスタQ20はベースがホールド
容量CHに接続されエミッタフォロワ動作をし、エミッタ
は出力端子12に接続されて出力端子12から出力信号V0が
取出される。ホールド容量CHの電位は充電されるにつれ
上昇し、従って、出力信号V0も上昇する。上記の一連の
動作に示すように、サンプルモードの場合には、出力信
号V0はアナログ入力信号Vinに追従（V0＝Vin）する。
流せないため、トランジスタQ19の電流とトランジスタQ
12の電流の差分が第３のトランジスタQ13のベースに流
れ込む。これを受けてトランジスタQ13はエミッタフォ
ロワ動作をし、エミッタに接続されたホールド容量CHを
充電する。第８のトランジスタQ20はベースがホールド
容量CHに接続されエミッタフォロワ動作をし、エミッタ
は出力端子12に接続されて出力端子12から出力信号V0が
取出される。ホールド容量CHの電位は充電されるにつれ
上昇し、従って、出力信号V0も上昇する。上記の一連の
動作に示すように、サンプルモードの場合には、出力信
号V0はアナログ入力信号Vinに追従（V0＝Vin）する。
制御入力信号SH及び▲▼がそれぞれ“L"及び“H"の
場合、即ち、トランジスタQ14及びQ17が共に非導通状態
となり、トランジスタQ15,Q16が共に導通状態になる
と、本回路はホールドモードとなる。
場合、即ち、トランジスタQ14及びQ17が共に非導通状態
となり、トランジスタQ15,Q16が共に導通状態になる
と、本回路はホールドモードとなる。
サンプルモードにおいては上述したようにエミッタフォ
ロワ動作をし、ホールド容量CHの充電を行っていたトラ
ンジスタQ13がダイオードD11の導通により非導通状態と
なり充電動作を停止し、ホールド容量CHの電位の瞬時値
が保持される。この時、トランジスタQ13を非導通状態
にするための条件は、トランジスタQ11,Q13,Q20のベー
スエミッタ間電圧をそれぞれVBE11,VBE13,VBE20とし、
ダイオードD11の順方向電圧をVDとすると式（２）に示
す関係になる。
ロワ動作をし、ホールド容量CHの充電を行っていたトラ
ンジスタQ13がダイオードD11の導通により非導通状態と
なり充電動作を停止し、ホールド容量CHの電位の瞬時値
が保持される。この時、トランジスタQ13を非導通状態
にするための条件は、トランジスタQ11,Q13,Q20のベー
スエミッタ間電圧をそれぞれVBE11,VBE13,VBE20とし、
ダイオードD11の順方向電圧をVDとすると式（２）に示
す関係になる。
V0+VBE20+VBE13 ＝Vin+VBE20+VBE13>Vin+VBE11-VD ……（２） 従って、（VBE11＋VBE13＋VBE20＋VD＞０）であれば良
く、通常、式（２）の不等式は成立する。
く、通常、式（２）の不等式は成立する。
ホールドモードにおいて、導通状態にあるトランジスタ
Q15,Q16の動作電流は、トランジスタQ15に関してはトラ
ンジスタQ18の電流がダイオードD11を介して及びトラン
ジスタQ19の電流がその動作電流となり、又、トランジ
スタQ16に関しては電源端子15から供給される。
Q15,Q16の動作電流は、トランジスタQ15に関してはトラ
ンジスタQ18の電流がダイオードD11を介して及びトラン
ジスタQ19の電流がその動作電流となり、又、トランジ
スタQ16に関しては電源端子15から供給される。
第１図の第１の実施例では、ホールド容量CHの漏れ電流
は無視し得るものとして、トランジスタQ18の電流増幅
率をhFEとおくと、ドループレイト は式（３）で示される。
は無視し得るものとして、トランジスタQ18の電流増幅
率をhFEとおくと、ドループレイト は式（３）で示される。
これに対して第５図に示すサンプルホールド回路では、
トランジスタQ3,Q8の電流増幅率hFE1と仮定すると、ド
ループレイト は式（４）で示される。
トランジスタQ3,Q8の電流増幅率hFE1と仮定すると、ド
ループレイト は式（４）で示される。
いま、各定電流源の値をI1＝I2＝I3＝I13,I1＝２・I4と
設定すると、式（４）は式（５）のように示される。
設定すると、式（４）は式（５）のように示される。
又、第１の実施例のドループレイト は式（６）のように示される。
従って、式（５）及び式（６）から第１の実施例のドル
ープレイトを従来のサンプルホールド回路のドループレ
イトの2/5に低減できる。
ープレイトを従来のサンプルホールド回路のドループレ
イトの2/5に低減できる。
第２図は本発明の第２の実施例の回路図である。
第２図に示すように、第２の実施例では、電源端子15の
電位降下の影響で、第１の差動回路としての１対のトラ
ンジスタQ11及びQ12の平衡がくずれるのを防ぐため抵抗
R1,R2を付加したものである。
電位降下の影響で、第１の差動回路としての１対のトラ
ンジスタQ11及びQ12の平衡がくずれるのを防ぐため抵抗
R1,R2を付加したものである。
第３図は本発明の第３の実施例の回路図である。
第３図に示すように、第３の実施例では、第２の実施例
と同様にトランジスタQ11,Q12の平衡状態を良くするた
め、第２図の第２の実施例にトランジスタQ21を付加し
ている。
と同様にトランジスタQ11,Q12の平衡状態を良くするた
め、第２図の第２の実施例にトランジスタQ21を付加し
ている。
第４図は本発明の第４の実施例の回路図である。
第４図に示すように、第４の実施例では、サンプルモー
ドにおける増幅度を上述したように１倍ではなく、第３
図の第３の実施例に抵抗Rs及びRfを追加して〔（Rs＋
Rf）／Rs〕倍としている。
ドにおける増幅度を上述したように１倍ではなく、第３
図の第３の実施例に抵抗Rs及びRfを追加して〔（Rs＋
Rf）／Rs〕倍としている。
以上説明したように本発明は、アナログ信号の瞬時値を
標本化し、更に、これを保持するサンプルホールド回路
において、特に集積回路化を考慮した場合、標本化時の
追従速度を損わずに、かつ、接合形電界効果トランジス
タ等の特殊な素子を同時に作込むための複雑かつ高価な
集積回路製造プロセスを必要とせずに、標準的な製造プ
ロセスにより、その保持特性を従来の回路に比較して２
倍以上向上させることが可能となる効果がある。
標本化し、更に、これを保持するサンプルホールド回路
において、特に集積回路化を考慮した場合、標本化時の
追従速度を損わずに、かつ、接合形電界効果トランジス
タ等の特殊な素子を同時に作込むための複雑かつ高価な
集積回路製造プロセスを必要とせずに、標準的な製造プ
ロセスにより、その保持特性を従来の回路に比較して２
倍以上向上させることが可能となる効果がある。
第１図〜第４図はそれぞれ本発明の第１〜第４の実施例
の回路図、第５図は従来のサープルホールド回路の一例
の回路図である。 1,11……入力端子、2,12……出力端子、3,4,13,14……
制御信号入力端子、5,6,15,16……電源端子、D1〜D4,D
11……ダイオード、CH……ホールド容量、Q1〜Q8,Q11〜
Q21……トランジスタ、R1,R2,Rf,Rs……抵抗、I1〜I4,I
11〜I13……定電流源。
の回路図、第５図は従来のサープルホールド回路の一例
の回路図である。 1,11……入力端子、2,12……出力端子、3,4,13,14……
制御信号入力端子、5,6,15,16……電源端子、D1〜D4,D
11……ダイオード、CH……ホールド容量、Q1〜Q8,Q11〜
Q21……トランジスタ、R1,R2,Rf,Rs……抵抗、I1〜I4,I
11〜I13……定電流源。
Claims (1)
- 【請求項１】カレントミラー回路と、ベースに入力信号
が入力されコレクタが前記カレントミラー回路のダイオ
ード形式接続点に接続された第１のトランジスタとコレ
クタが前記カレントミラー回路の出力点に接続された第
２のトランジスタから成る第１の差動回路と、ベースが
前記カレントミラー回路の出力点に接続されコレクタが
電源端子に接続されエミッタがホールド容量の非接地側
の電極に接続された第３のトランジスタと、アノード側
が前記第１及び第２のトランジスタの共通エミッタに接
続されカソード側が前記カレントミラー回路の出力点に
接続されたダイオード回路と、コレクタが前記第１及び
第２のトランジスタの共通エミッタに接続された第４の
トランジスタとコレクタが前記カレントミラー回路の出
力点に接続された第５のトランジスタから成る第２の差
動回路と、コレクタが電源端子に接続された第６のトラ
ンジスタとコレクタが前記第３のトランジスタのエミッ
タに接続された第７のトランジスタから成る第３の差動
回路と、ベースが前記ホールド容量の非接地側の電極に
接続されコレクタが電源端子に接続されエミッタが出力
端子と前記第２のトランジスタのベースに接続された第
８のトランジスタとを含むことを特徴とするサンプルホ
ールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220107A JPH0721959B2 (ja) | 1988-09-01 | 1988-09-01 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220107A JPH0721959B2 (ja) | 1988-09-01 | 1988-09-01 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268800A JPH0268800A (ja) | 1990-03-08 |
| JPH0721959B2 true JPH0721959B2 (ja) | 1995-03-08 |
Family
ID=16746022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220107A Expired - Lifetime JPH0721959B2 (ja) | 1988-09-01 | 1988-09-01 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721959B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570185B2 (ja) * | 1994-07-08 | 1997-01-08 | 日本電気株式会社 | サンプルホールド回路 |
| JP2790095B2 (ja) * | 1995-09-22 | 1998-08-27 | 日本電気株式会社 | サンプルホールド回路 |
-
1988
- 1988-09-01 JP JP63220107A patent/JPH0721959B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0268800A (ja) | 1990-03-08 |
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