JP2000269426A - ミラー回路 - Google Patents
ミラー回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】本発明は、定電流用トランジスタに、そのゲー
ト幅に比例した電流を流させるためのミラー回路におい
て、トランジスタのレイアウトに起因するマッチング不
良を回避できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、定電流発生用トランジスタＴ
ｒ．１，Ｔｒ．２の近傍には電圧発生用トランジスタＴ
ｒ．０１を、また、定電流発生用トランジスタＴｒ．３
の近傍には電圧発生用トランジスタＴｒ．０２を、それ
ぞれ設ける。そして、各電圧発生用トランジスタＴｒ．
０１，Ｔｒ．０２により、それぞれ、定電流用トランジ
スタＴｒ．１，Ｔｒ．２，Ｔｒ．３の各ゲートに供給す
る定電圧を発生させる。こうすることで、トランジスタ
Ｔｒ．１，Ｔｒ．２，Ｔｒ．３の方向の違いや距離によ
る、閾値や電流値のバラツキの改善を図る構成となって
いる。
ト幅に比例した電流を流させるためのミラー回路におい
て、トランジスタのレイアウトに起因するマッチング不
良を回避できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、定電流発生用トランジスタＴ
ｒ．１，Ｔｒ．２の近傍には電圧発生用トランジスタＴ
ｒ．０１を、また、定電流発生用トランジスタＴｒ．３
の近傍には電圧発生用トランジスタＴｒ．０２を、それ
ぞれ設ける。そして、各電圧発生用トランジスタＴｒ．
０１，Ｔｒ．０２により、それぞれ、定電流用トランジ
スタＴｒ．１，Ｔｒ．２，Ｔｒ．３の各ゲートに供給す
る定電圧を発生させる。こうすることで、トランジスタ
Ｔｒ．１，Ｔｒ．２，Ｔｒ．３の方向の違いや距離によ
る、閾値や電流値のバラツキの改善を図る構成となって
いる。
Description
【０００１】
【発明の属する技術分野】この発明は、定電流用トラン
ジスタに、そのゲート幅に比例した電流を流させるため
のミラー回路に関するもので、特に、定電流回路とその
出力を受けて一定電流で動作するトランジスタとを内蔵
するアナログ回路や高速の小信号用インターフェイス回
路（ＩＦ）に関するものである。
ジスタに、そのゲート幅に比例した電流を流させるため
のミラー回路に関するもので、特に、定電流回路とその
出力を受けて一定電流で動作するトランジスタとを内蔵
するアナログ回路や高速の小信号用インターフェイス回
路（ＩＦ）に関するものである。
【０００２】
【従来の技術】従来より、回路動作時に、トランジスタ
のゲート幅比（ディメンジョン比）に比例した一定電流
を発生させることが可能な回路として、ミラー回路が知
られている。
のゲート幅比（ディメンジョン比）に比例した一定電流
を発生させることが可能な回路として、ミラー回路が知
られている。
【０００３】図３は、従来のミラー回路の構成例を示す
ものである。
ものである。
【０００４】すなわち、このミラー回路は、たとえば、
定電圧Ｖｒｅｆを発生させる定電圧発生回路１０１と、
その定電圧Ｖｒｅｆを受けて、ゲート幅（Ｗ）比（ゲー
ト長（Ｌ）は同一）に比例した一定電流を流す、複数
（この場合、３個）のＮチャネル型ＭＯＳトランジスタ
Ｔｒ．１，Ｔｒ．２，Ｔｒ．３とを有して構成されてい
る。
定電圧Ｖｒｅｆを発生させる定電圧発生回路１０１と、
その定電圧Ｖｒｅｆを受けて、ゲート幅（Ｗ）比（ゲー
ト長（Ｌ）は同一）に比例した一定電流を流す、複数
（この場合、３個）のＮチャネル型ＭＯＳトランジスタ
Ｔｒ．１，Ｔｒ．２，Ｔｒ．３とを有して構成されてい
る。
【０００５】定電圧発生回路１０１は、たとえば、定電
流回路または外部端子から供給される定電流Ｉ０を受け
て、一定のバイアス電圧（定電圧Ｖｒｅｆ）を発生させ
るＮチャネル型ＭＯＳトランジスタＴｒ．０からなって
いる。
流回路または外部端子から供給される定電流Ｉ０を受け
て、一定のバイアス電圧（定電圧Ｖｒｅｆ）を発生させ
るＮチャネル型ＭＯＳトランジスタＴｒ．０からなって
いる。
【０００６】この場合、トランジスタＴｒ．１にはＷ１
／Ｗ０・Ｉ０の電流が、トランジスタＴｒ．２にはＷ２
／Ｗ０・Ｉ０の電流が、トランジスタＴｒ．３にはＷ３
／Ｗ０・Ｉ０の電流が、それぞれ流れる。
／Ｗ０・Ｉ０の電流が、トランジスタＴｒ．２にはＷ２
／Ｗ０・Ｉ０の電流が、トランジスタＴｒ．３にはＷ３
／Ｗ０・Ｉ０の電流が、それぞれ流れる。
【０００７】ところで、上記した構成のミラー回路の場
合、各トランジスタＴｒ．１，Ｔｒ．２，Ｔｒ．３に、
それぞれ、ゲート幅比に比例した一定電流を流させるた
めには、たとえば図４に示すように、各トランジスタＴ
ｒ．０，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３の方向（ソース
−ドレインの向き）を合わせる必要があった。
合、各トランジスタＴｒ．１，Ｔｒ．２，Ｔｒ．３に、
それぞれ、ゲート幅比に比例した一定電流を流させるた
めには、たとえば図４に示すように、各トランジスタＴ
ｒ．０，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３の方向（ソース
−ドレインの向き）を合わせる必要があった。
【０００８】それは、各トランジスタＴｒ．０，Ｔｒ．
１，Ｔｒ．２，Ｔｒ．３の、ソース−ドレインの向きが
異なる（図５参照）と、ウェーハの方向性やインプラン
テーション時のイオンの斜め打ちなどで、各トランジス
タＴｒ．０，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３の閾値（Ｖ
ｔｈ）や電流値（Ｉ０）が変動し、トランジスタＴｒ．
０，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３のマッチング性が悪
くなるためである。この特性劣化（マッチング不良）
は、回路特性や回路マージンの悪化を招く原因となる。
１，Ｔｒ．２，Ｔｒ．３の、ソース−ドレインの向きが
異なる（図５参照）と、ウェーハの方向性やインプラン
テーション時のイオンの斜め打ちなどで、各トランジス
タＴｒ．０，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３の閾値（Ｖ
ｔｈ）や電流値（Ｉ０）が変動し、トランジスタＴｒ．
０，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３のマッチング性が悪
くなるためである。この特性劣化（マッチング不良）
は、回路特性や回路マージンの悪化を招く原因となる。
【０００９】そこで、このような問題を回避するため
に、従来は、トランジスタの方向をできるだけ合わせ
て、レイアウトするようにしていた。
に、従来は、トランジスタの方向をできるだけ合わせ
て、レイアウトするようにしていた。
【００１０】しかしながら、近年、高速の小信号用ＩＦ
などに、このミラー回路が用いられるようになってきて
おり、たとえば図６に示すように、ＩＯエリア内に、定
電圧を受けるすべての定電流用トランジスタＴｒ．１，
Ｔｒ．２，Ｔｒ．３を、同一の方向にレイアウトするの
が困難になってきている。
などに、このミラー回路が用いられるようになってきて
おり、たとえば図６に示すように、ＩＯエリア内に、定
電圧を受けるすべての定電流用トランジスタＴｒ．１，
Ｔｒ．２，Ｔｒ．３を、同一の方向にレイアウトするの
が困難になってきている。
【００１１】なお、上記したマッチング不良に関して
は、定電流用のトランジスタが異なる方向にレイアウト
される場合に限らず、離れた場所に距離を有してレイア
ウトされたトランジスタについても同様な問題があっ
た。
は、定電流用のトランジスタが異なる方向にレイアウト
される場合に限らず、離れた場所に距離を有してレイア
ウトされたトランジスタについても同様な問題があっ
た。
【００１２】
【発明が解決しようとする課題】上記したように、従来
においては、定電流用のトランジスタを同一方向または
近接させてレイアウトするのが困難になりつつあり、そ
の場合、ソース−ドレインの向きの異なりなどによる、
トランジスタのマッチング不良を回避できないという問
題があった。
においては、定電流用のトランジスタを同一方向または
近接させてレイアウトするのが困難になりつつあり、そ
の場合、ソース−ドレインの向きの異なりなどによる、
トランジスタのマッチング不良を回避できないという問
題があった。
【００１３】そこで、この発明は、トランジスタのレイ
アウトに左右されることなく、トランジスタのマッチン
グ不良を回避でき、回路特性や回路マージンの悪化を抑
制することが可能なミラー回路を提供することを目的と
している。
アウトに左右されることなく、トランジスタのマッチン
グ不良を回避でき、回路特性や回路マージンの悪化を抑
制することが可能なミラー回路を提供することを目的と
している。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のミラー回路にあっては、離れた位置に
設けられた複数の定電流用トランジスタと、各定電流用
トランジスタのゲート端子に供給され、それぞれの定電
流用トランジスタのゲート幅に比例したソース−ドレイ
ン電流を流させるための定電圧を発生する複数の定電圧
用トランジスタとを具備し、前記定電圧を、各定電流用
トランジスタの位置ごとにそれぞれ発生させ、各定電流
用トランジスタの位置に応じて発生させた複数の定電圧
を選択的に各定電流用トランジスタのゲート端子に供給
する構成となっている。
めに、この発明のミラー回路にあっては、離れた位置に
設けられた複数の定電流用トランジスタと、各定電流用
トランジスタのゲート端子に供給され、それぞれの定電
流用トランジスタのゲート幅に比例したソース−ドレイ
ン電流を流させるための定電圧を発生する複数の定電圧
用トランジスタとを具備し、前記定電圧を、各定電流用
トランジスタの位置ごとにそれぞれ発生させ、各定電流
用トランジスタの位置に応じて発生させた複数の定電圧
を選択的に各定電流用トランジスタのゲート端子に供給
する構成となっている。
【００１５】また、この発明のミラー回路にあっては、
ソース−ドレインの向きが異なる方向に設けられた複数
の定電流用トランジスタと、各定電流用トランジスタの
ゲート端子に供給され、それぞれの定電流用トランジス
タのゲート幅に比例したソース−ドレイン電流を流させ
るための定電圧を発生する複数の定電圧用トランジスタ
とを具備し、前記定電圧用トランジスタのソース−ドレ
インの向きが、各定電流用トランジスタのソース−ドレ
インの向きと同じであり、前記各定電流用トランジスタ
のソース−ドレインの向きごとに、前記定電圧用トラン
ジスタが設けられる構成となっている。
ソース−ドレインの向きが異なる方向に設けられた複数
の定電流用トランジスタと、各定電流用トランジスタの
ゲート端子に供給され、それぞれの定電流用トランジス
タのゲート幅に比例したソース−ドレイン電流を流させ
るための定電圧を発生する複数の定電圧用トランジスタ
とを具備し、前記定電圧用トランジスタのソース−ドレ
インの向きが、各定電流用トランジスタのソース−ドレ
インの向きと同じであり、前記各定電流用トランジスタ
のソース−ドレインの向きごとに、前記定電圧用トラン
ジスタが設けられる構成となっている。
【００１６】この発明のミラー回路によれば、それぞれ
のトランジスタの方向や位置に応じて、適宜、ゲート幅
に比例したソース−ドレイン電流を流させるための定電
圧を発生できるようになる。これにより、トランジスタ
の方向の違いや距離による、閾値や電流値のバラツキを
改善することが可能となるものである。
のトランジスタの方向や位置に応じて、適宜、ゲート幅
に比例したソース−ドレイン電流を流させるための定電
圧を発生できるようになる。これにより、トランジスタ
の方向の違いや距離による、閾値や電流値のバラツキを
改善することが可能となるものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１８】図１は、本発明の一実施形態にかかる、ミ
ラー回路の概略を示すものである。なお、同図（ａ）は
回路構成図、同図（ｂ）は実際の回路（たとえば、高速
の小信号用ＩＦ）におけるトランジスタのレイアウト図
である。
ラー回路の概略を示すものである。なお、同図（ａ）は
回路構成図、同図（ｂ）は実際の回路（たとえば、高速
の小信号用ＩＦ）におけるトランジスタのレイアウト図
である。
【００１９】この場合、回路のＩ／Ｏエリアには、それ
ぞれのゲート幅に比例したソース−ドレイン電流を流
す、定電流発生用の３つのＮチャネル型ＭＯＳトランジ
スタＴｒ．１，Ｔｒ．２，Ｔｒ．３が配設されている。
ぞれのゲート幅に比例したソース−ドレイン電流を流
す、定電流発生用の３つのＮチャネル型ＭＯＳトランジ
スタＴｒ．１，Ｔｒ．２，Ｔｒ．３が配設されている。
【００２０】３つのトランジスタＴｒ．１，Ｔｒ．２，
Ｔｒ．３のうち、トランジスタＴｒ．１，Ｔｒ．２は、
ソース−ドレインの向きが同一の方向で、かつ、互いに
近接させて設けられている。
Ｔｒ．３のうち、トランジスタＴｒ．１，Ｔｒ．２は、
ソース−ドレインの向きが同一の方向で、かつ、互いに
近接させて設けられている。
【００２１】一方、トランジスタＴｒ．３は、ソース−
ドレインの向きが上記トランジスタＴｒ．１，Ｔｒ．２
と直交する方向で、かつ、上記トランジスタＴｒ．１，
Ｔｒ．２から少し離れた位置に設けられている。
ドレインの向きが上記トランジスタＴｒ．１，Ｔｒ．２
と直交する方向で、かつ、上記トランジスタＴｒ．１，
Ｔｒ．２から少し離れた位置に設けられている。
【００２２】そして、上記トランジスタＴｒ．１，Ｔ
ｒ．２の近傍には、定電流回路１１ａの出力（または、
外部端子から供給される出力）である定電流Ｉ０１を受
けて一定のバイアス電圧（定電圧Ｖｒｅｆ１）を発生
し、その定電圧Ｖｒｅｆ１を上記トランジスタＴｒ．
１，Ｔｒ．２の各ゲートに供給するための、定電圧発生
用のＮチャネル型ＭＯＳトランジスタＴｒ．０１が配設
されている。
ｒ．２の近傍には、定電流回路１１ａの出力（または、
外部端子から供給される出力）である定電流Ｉ０１を受
けて一定のバイアス電圧（定電圧Ｖｒｅｆ１）を発生
し、その定電圧Ｖｒｅｆ１を上記トランジスタＴｒ．
１，Ｔｒ．２の各ゲートに供給するための、定電圧発生
用のＮチャネル型ＭＯＳトランジスタＴｒ．０１が配設
されている。
【００２３】このトランジスタＴｒ．０１は、ソース−
ドレインの向きが、上記トランジスタＴｒ．１，Ｔｒ．
２と同一の方向とされている。
ドレインの向きが、上記トランジスタＴｒ．１，Ｔｒ．
２と同一の方向とされている。
【００２４】また、上記トランジスタＴｒ．３の近傍に
は、定電流回路１１ｂの出力（または、外部端子から供
給される出力）である定電流Ｉ０２を受けて一定のバイ
アス電圧（定電圧Ｖｒｅｆ２）を発生し、その定電圧Ｖ
ｒｅｆ２を上記トランジスタＴｒ．３のゲートに供給す
るための、定電圧発生用のＮチャネル型ＭＯＳトランジ
スタＴｒ．０２が配設されている。
は、定電流回路１１ｂの出力（または、外部端子から供
給される出力）である定電流Ｉ０２を受けて一定のバイ
アス電圧（定電圧Ｖｒｅｆ２）を発生し、その定電圧Ｖ
ｒｅｆ２を上記トランジスタＴｒ．３のゲートに供給す
るための、定電圧発生用のＮチャネル型ＭＯＳトランジ
スタＴｒ．０２が配設されている。
【００２５】このトランジスタＴｒ．０２は、ポリシリ
コンゲートのゲート幅（Ｗ）およびゲート長（Ｌ）が、
たとえば、上記トランジスタＴｒ．０１と略同一とされ
るとともに、ソース−ドレインの向きが、上記トランジ
スタＴｒ．３と同一の方向（上記トランジスタＴｒ．０
１とは直交する方向）とされている。
コンゲートのゲート幅（Ｗ）およびゲート長（Ｌ）が、
たとえば、上記トランジスタＴｒ．０１と略同一とされ
るとともに、ソース−ドレインの向きが、上記トランジ
スタＴｒ．３と同一の方向（上記トランジスタＴｒ．０
１とは直交する方向）とされている。
【００２６】ここで、上記各トランジスタＴｒ．０１，
Ｔｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３は、たとえ
ば、ポリシリコンゲートのゲート長が略一定（Ｌ０）と
なっている。
Ｔｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３は、たとえ
ば、ポリシリコンゲートのゲート長が略一定（Ｌ０）と
なっている。
【００２７】また、上記各トランジスタＴｒ．０１，Ｔ
ｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３は、それぞれ
のゲート幅が、たとえば、Ｗ０，Ｗ０，Ｗ１，Ｗ２，Ｗ
３となっている。
ｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３は、それぞれ
のゲート幅が、たとえば、Ｗ０，Ｗ０，Ｗ１，Ｗ２，Ｗ
３となっている。
【００２８】また、上記各トランジスタＴｒ．０１，Ｔ
ｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３は、それぞれ
のソースの拡散層が共通の端子（たとえば、接地電位）
に接続されている。
ｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ．３は、それぞれ
のソースの拡散層が共通の端子（たとえば、接地電位）
に接続されている。
【００２９】このような構成によれば、トランジスタＴ
ｒ．１，Ｔｒ．２は、それぞれのソース−ドレインの向
きが、トランジスタＴｒ．０１と同一方向とされてい
る。このため、トランジスタＴｒ．０１のゲート幅との
比（Ｗ比）によって、それぞれのトランジスタＴｒ．
１，Ｔｒ．２の電流値（Ｗ１／Ｗ０・Ｉ０１，Ｗ２／Ｗ
０・Ｉ０１）が決まる。
ｒ．１，Ｔｒ．２は、それぞれのソース−ドレインの向
きが、トランジスタＴｒ．０１と同一方向とされてい
る。このため、トランジスタＴｒ．０１のゲート幅との
比（Ｗ比）によって、それぞれのトランジスタＴｒ．
１，Ｔｒ．２の電流値（Ｗ１／Ｗ０・Ｉ０１，Ｗ２／Ｗ
０・Ｉ０１）が決まる。
【００３０】また、トランジスタＴｒ．３は、そのソー
ス−ドレインの向きが、トランジスタＴｒ．０２と同一
方向とされている。このため、トランジスタＴｒ．０２
のゲート幅との比によって、トランジスタＴｒ．３の電
流値（Ｗ３／Ｗ０・Ｉ０２）が決まる。
ス−ドレインの向きが、トランジスタＴｒ．０２と同一
方向とされている。このため、トランジスタＴｒ．０２
のゲート幅との比によって、トランジスタＴｒ．３の電
流値（Ｗ３／Ｗ０・Ｉ０２）が決まる。
【００３１】したがって、各トランジスタＴｒ．０１，
Ｔｒ．０２に供給される定電流Ｉ０１，Ｉ０２は等し
く、定電流Ｉ０１，Ｉ０２がミラーになる。また、トラ
ンジスタＴｒ．０１，Ｔｒ．１，Ｔｒ．２はミラー電流
が流れ、トランジスタＴｒ．０２，Ｔｒ．３もまたミラ
ー電流が流れる。そのため、ゲート幅比によってのみ、
それぞれのトランジスタＴｒ．１，Ｔｒ．２，Ｔｒ．３
の電流値が決まり、トランジスタの方向や位置の違いに
よるマッチング不良をなくすことができる。
Ｔｒ．０２に供給される定電流Ｉ０１，Ｉ０２は等し
く、定電流Ｉ０１，Ｉ０２がミラーになる。また、トラ
ンジスタＴｒ．０１，Ｔｒ．１，Ｔｒ．２はミラー電流
が流れ、トランジスタＴｒ．０２，Ｔｒ．３もまたミラ
ー電流が流れる。そのため、ゲート幅比によってのみ、
それぞれのトランジスタＴｒ．１，Ｔｒ．２，Ｔｒ．３
の電流値が決まり、トランジスタの方向や位置の違いに
よるマッチング不良をなくすことができる。
【００３２】図２は、定電圧用トランジスタＴｒ．０
１，Ｔｒ．０２に対して、ともに定電流Ｉ０を供給する
ように構成した場合の例を示すものである。
１，Ｔｒ．０２に対して、ともに定電流Ｉ０を供給する
ように構成した場合の例を示すものである。
【００３３】この場合、定電流回路１１と定電圧発生用
のＮチャネル型ＭＯＳトランジスタＴｒ．０１，Ｔｒ．
０２との間に、たとえば、ゲート幅がＷ０、ゲート長が
Ｌ０とされた２つのＮチャネル型ＭＯＳトランジスタＴ
ｒ．００１，Ｔｒ．００２、および、ゲート幅がＷｐ、
ゲート長がＬｐとされた３つのＰチャネル型ＭＯＳトラ
ンジスタＴｒ．００３，Ｔｒ．００４，Ｔｒ．００５
を、それぞれ設けてなる構成とされている。
のＮチャネル型ＭＯＳトランジスタＴｒ．０１，Ｔｒ．
０２との間に、たとえば、ゲート幅がＷ０、ゲート長が
Ｌ０とされた２つのＮチャネル型ＭＯＳトランジスタＴ
ｒ．００１，Ｔｒ．００２、および、ゲート幅がＷｐ、
ゲート長がＬｐとされた３つのＰチャネル型ＭＯＳトラ
ンジスタＴｒ．００３，Ｔｒ．００４，Ｔｒ．００５
を、それぞれ設けてなる構成とされている。
【００３４】すなわち、上記定電流回路１１からの定電
流Ｉ０が、Ｎチャネル型ＭＯＳトランジスタＴｒ．００
１のゲートとドレインとに供給される。すると、このト
ランジスタＴｒ．００１で定電圧Ｖｒｅｆ−ａが発生さ
れ、その定電圧Ｖｒｅｆ−ａはＮチャネル型ＭＯＳトラ
ンジスタＴｒ．００２のゲートに供給されることによ
り、該トランジスタＴｒ．００２に定電流Ｉ０が流れ
る。
流Ｉ０が、Ｎチャネル型ＭＯＳトランジスタＴｒ．００
１のゲートとドレインとに供給される。すると、このト
ランジスタＴｒ．００１で定電圧Ｖｒｅｆ−ａが発生さ
れ、その定電圧Ｖｒｅｆ−ａはＮチャネル型ＭＯＳトラ
ンジスタＴｒ．００２のゲートに供給されることによ
り、該トランジスタＴｒ．００２に定電流Ｉ０が流れ
る。
【００３５】このトランジスタＴｒ．００２に流れる定
電流Ｉ０はドレイン電流となって、Ｐチャネル型ＭＯＳ
トランジスタＴｒ．００３のゲートとドレインとに供給
される。これにより、該トランジスタＴｒ．００３に定
電流Ｉ０が流れ、Ｗｐ／Ｌｐのディメンジョンに応じ
て、Ｐチャネル型ＭＯＳトランジスタＴｒ．００４，Ｔ
ｒ．００５に定電流Ｉ０を流させるための定電圧Ｖｒｅ
ｆ−ｂが生じる。
電流Ｉ０はドレイン電流となって、Ｐチャネル型ＭＯＳ
トランジスタＴｒ．００３のゲートとドレインとに供給
される。これにより、該トランジスタＴｒ．００３に定
電流Ｉ０が流れ、Ｗｐ／Ｌｐのディメンジョンに応じ
て、Ｐチャネル型ＭＯＳトランジスタＴｒ．００４，Ｔ
ｒ．００５に定電流Ｉ０を流させるための定電圧Ｖｒｅ
ｆ−ｂが生じる。
【００３６】そして、その定電圧Ｖｒｅｆ−ｂが、Ｐチ
ャネル型ＭＯＳトランジスタＴｒ．００４，Ｔｒ．００
５の各ゲートに供給されることにより、該トランジスタ
Ｔｒ．００４，Ｔｒ．００５に定電流Ｉ０が流れる。
ャネル型ＭＯＳトランジスタＴｒ．００４，Ｔｒ．００
５の各ゲートに供給されることにより、該トランジスタ
Ｔｒ．００４，Ｔｒ．００５に定電流Ｉ０が流れる。
【００３７】こうして、Ｐチャネル型ＭＯＳトランジス
タＴｒ．００４を流れる定電流Ｉ０が、ドレインを介し
て、上記Ｎチャネル型ＭＯＳトランジスタＴｒ．０１の
ゲートとドレインとに、また、Ｐチャネル型ＭＯＳトラ
ンジスタＴｒ．００５を流れる定電流Ｉ０が、ドレイン
を介して、上記Ｎチャネル型ＭＯＳトランジスタＴｒ．
０２のゲートとドレインとに、それぞれ供給されるよう
になっている。
タＴｒ．００４を流れる定電流Ｉ０が、ドレインを介し
て、上記Ｎチャネル型ＭＯＳトランジスタＴｒ．０１の
ゲートとドレインとに、また、Ｐチャネル型ＭＯＳトラ
ンジスタＴｒ．００５を流れる定電流Ｉ０が、ドレイン
を介して、上記Ｎチャネル型ＭＯＳトランジスタＴｒ．
０２のゲートとドレインとに、それぞれ供給されるよう
になっている。
【００３８】なお、各トランジスタＴｒ．００１，Ｔ
ｒ．００２のソースは、トランジスタＴｒ．０１，Ｔ
ｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ，３と同様に、そ
れぞれ、共通の端子（たとえば、接地電位）に接続され
ている。
ｒ．００２のソースは、トランジスタＴｒ．０１，Ｔ
ｒ．０２，Ｔｒ．１，Ｔｒ．２，Ｔｒ，３と同様に、そ
れぞれ、共通の端子（たとえば、接地電位）に接続され
ている。
【００３９】このような構成により、Ｎチャネル型ＭＯ
ＳトランジスタＴｒ．０１，Ｔｒ．０２によってそれぞ
れ生成される定電圧Ｖｒｅｆ１，Ｖｒｅｆ２は、互いに
等しくなるため、マッチングのとれた定電流Ｉ０の供給
によるマッチング精度の向上が期待できるものである。
ＳトランジスタＴｒ．０１，Ｔｒ．０２によってそれぞ
れ生成される定電圧Ｖｒｅｆ１，Ｖｒｅｆ２は、互いに
等しくなるため、マッチングのとれた定電流Ｉ０の供給
によるマッチング精度の向上が期待できるものである。
【００４０】上記したように、それぞれのトランジスタ
の方向や位置に応じて、適宜、ゲート幅に比例したソー
ス−ドレイン電流を流させるための定電圧を発生できる
ようにしている。
の方向や位置に応じて、適宜、ゲート幅に比例したソー
ス−ドレイン電流を流させるための定電圧を発生できる
ようにしている。
【００４１】すなわち、定電流用トランジスタのゲート
幅に比例したソース−ドレイン電流を流させるための定
電圧を、各定電流用トランジスタの方向や位置に応じて
それぞれ発生させ、選択的に各定電流用トランジスタの
ゲート端子に供給するようにしている。
幅に比例したソース−ドレイン電流を流させるための定
電圧を、各定電流用トランジスタの方向や位置に応じて
それぞれ発生させ、選択的に各定電流用トランジスタの
ゲート端子に供給するようにしている。
【００４２】これにより、マッチングのとれた定電流を
供給できるようになるため、各定電流用トランジスタに
対して定電圧を供給するよりは、トランジスタの方向の
違いや距離による、閾値や電流値のバラツキを改善する
ことが可能となる。
供給できるようになるため、各定電流用トランジスタに
対して定電圧を供給するよりは、トランジスタの方向の
違いや距離による、閾値や電流値のバラツキを改善する
ことが可能となる。
【００４３】したがって、トランジスタのレイアウトに
左右されることなく、トランジスタのマッチング不良を
回避できるようになるものである。
左右されることなく、トランジスタのマッチング不良を
回避できるようになるものである。
【００４４】なお、上記した本発明の実施形態において
は、定電流用トランジスタとして、ディメンジョンが異
なる場合を例に説明したが、これに限らず、たとえばす
べてのトランジスタのディメンジョンが一定の場合にも
適用できる。
は、定電流用トランジスタとして、ディメンジョンが異
なる場合を例に説明したが、これに限らず、たとえばす
べてのトランジスタのディメンジョンが一定の場合にも
適用できる。
【００４５】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、トランジスタのレイアウトに左右されることなく、
トランジスタのマッチング不良を回避でき、回路特性や
回路マージンの悪化を抑制することが可能なミラー回路
を提供できる。
ば、トランジスタのレイアウトに左右されることなく、
トランジスタのマッチング不良を回避でき、回路特性や
回路マージンの悪化を抑制することが可能なミラー回路
を提供できる。
【図１】この発明の一実施形態にかかる、ミラー回路の
構成例を示す概略図。
構成例を示す概略図。
【図２】同じく、各定電圧用トランジスタに等しい定電
流を供給するようにした場合を例に示す回路構成図。
流を供給するようにした場合を例に示す回路構成図。
【図３】従来技術とその問題点を説明するために示す、
ミラー回路の構成図。
ミラー回路の構成図。
【図４】同じく、従来のミラー回路における、トランジ
スタのレイアウト例を示す概略図。
スタのレイアウト例を示す概略図。
【図５】同じく、従来のミラー回路における、トランジ
スタの他のレイアウト例を示す概略図。
スタの他のレイアウト例を示す概略図。
【図６】同じく、従来のミラー回路における、トランジ
スタの他のレイアウトを示す概略図。
スタの他のレイアウトを示す概略図。
１１，１１ａ，１１ｂ…定電流回路 Ｔｒ．１，Ｔｒ．２，Ｔｒ．３…Ｎチャネル型ＭＯＳト
ランジスタ（定電流発生用） Ｔｒ．０１，Ｔｒ．０２…Ｎチャネル型ＭＯＳトランジ
スタ（定電圧発生用） Ｔｒ．００１，Ｔｒ．００２…Ｎチャネル型ＭＯＳトラ
ンジスタ Ｔｒ．００３，Ｔｒ．００４，Ｔｒ．００５…Ｐチャネ
ル型ＭＯＳトランジスタ Ｉ０，Ｉ０１，Ｉ０２…定電流 Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ−ａ，Ｖｒｅｆ−ｂ
…定電圧
ランジスタ（定電流発生用） Ｔｒ．０１，Ｔｒ．０２…Ｎチャネル型ＭＯＳトランジ
スタ（定電圧発生用） Ｔｒ．００１，Ｔｒ．００２…Ｎチャネル型ＭＯＳトラ
ンジスタ Ｔｒ．００３，Ｔｒ．００４，Ｔｒ．００５…Ｐチャネ
ル型ＭＯＳトランジスタ Ｉ０，Ｉ０１，Ｉ０２…定電流 Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ−ａ，Ｖｒｅｆ−ｂ
…定電圧
Claims (5)
- 【請求項１】 離れた位置に設けられた複数の定電流用
トランジスタと、 各定電流用トランジスタのゲート端子に供給され、それ
ぞれの定電流用トランジスタのゲート幅に比例したソー
ス−ドレイン電流を流させるための定電圧を発生する複
数の定電圧用トランジスタとを具備し、 前記定電圧を、各定電流用トランジスタの位置ごとにそ
れぞれ発生させ、各定電流用トランジスタの位置に応じ
て発生させた複数の定電圧を選択的に各定電流用トラン
ジスタのゲート端子に供給するようにしたことを特徴と
するミラー回路。 - 【請求項２】 ソース−ドレインの向きが異なる方向に
設けられた複数の定電流用トランジスタと、 各定電流用トランジスタのゲート端子に供給され、それ
ぞれの定電流用トランジスタのゲート幅に比例したソー
ス−ドレイン電流を流させるための定電圧を発生する複
数の定電圧用トランジスタとを具備し、 前記定電圧用トランジスタのソース−ドレインの向き
が、各定電流用トランジスタのソース−ドレインの向き
と同じであり、前記各定電流用トランジスタのソース−
ドレインの向きごとに、前記定電圧用トランジスタが設
けられることを特徴とするミラー回路。 - 【請求項３】 前記定電圧用トランジスタは、各定電流
用トランジスタの近傍に設けられることを特徴とする請
求項１または請求項２のいずれかに記載のミラー回路。 - 【請求項４】 前記トランジスタは、ゲート長が一定で
あることを特徴とする請求項１または請求項２のいずれ
かに記載のミラー回路。 - 【請求項５】 前記定電圧用トランジスタは、ディメン
ジョンが同一であることを特徴とする請求項３に記載の
ミラー回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071608A JP2000269426A (ja) | 1999-03-17 | 1999-03-17 | ミラー回路 |
| US09/527,601 US6400215B1 (en) | 1999-03-17 | 2000-03-17 | Mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071608A JP2000269426A (ja) | 1999-03-17 | 1999-03-17 | ミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269426A true JP2000269426A (ja) | 2000-09-29 |
| JP2000269426A5 JP2000269426A5 (ja) | 2005-04-28 |
Family
ID=13465546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11071608A Pending JP2000269426A (ja) | 1999-03-17 | 1999-03-17 | ミラー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6400215B1 (ja) |
| JP (1) | JP2000269426A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010616A1 (fr) * | 2001-07-23 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Circuit mos integre a miroir de courant |
| WO2003012570A1 (fr) * | 2001-07-30 | 2003-02-13 | Niigata Seimitsu Co., Ltd. | Circuit d'alimentation electrique |
| WO2008023487A1 (fr) * | 2006-08-23 | 2008-02-28 | Nec Corporation | Circuit de polarisation de grille |
| JP2008543042A (ja) * | 2005-05-26 | 2008-11-27 | エヌエックスピー ビー ヴィ | 電子装置 |
| JP2012220928A (ja) * | 2011-04-14 | 2012-11-12 | Jvc Kenwood Corp | 液晶表示装置及びその駆動方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1910818B (zh) * | 2004-01-13 | 2010-06-23 | Nxp股份有限公司 | 高速比较器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470204A (ja) * | 1990-07-11 | 1992-03-05 | Sony Corp | バイアス電圧発生回路及び演算増幅器 |
| JPH05108182A (ja) | 1991-10-14 | 1993-04-30 | Oki Electric Ind Co Ltd | 電流ミラー回路 |
| US5332928A (en) * | 1992-12-10 | 1994-07-26 | Threepenny Electronics Corporation | Battery drain reducer |
| US5939933A (en) * | 1998-02-13 | 1999-08-17 | Adaptec, Inc. | Intentionally mismatched mirror process inverse current source |
| US6188270B1 (en) * | 1998-09-04 | 2001-02-13 | International Business Machines Corporation | Low-voltage reference circuit |
-
1999
- 1999-03-17 JP JP11071608A patent/JP2000269426A/ja active Pending
-
2000
- 2000-03-17 US US09/527,601 patent/US6400215B1/en not_active Expired - Fee Related
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| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
| JP2012220928A (ja) * | 2011-04-14 | 2012-11-12 | Jvc Kenwood Corp | 液晶表示装置及びその駆動方法 |
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| Publication number | Publication date |
|---|---|
| US6400215B1 (en) | 2002-06-04 |
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