JPH0233208A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0233208A JPH0233208A JP63183237A JP18323788A JPH0233208A JP H0233208 A JPH0233208 A JP H0233208A JP 63183237 A JP63183237 A JP 63183237A JP 18323788 A JP18323788 A JP 18323788A JP H0233208 A JPH0233208 A JP H0233208A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、「発明の目的」
〔産業上の利用分野〕
本発明は、計装増幅器等の直線性向上と低歪化に関する
ものである。
ものである。
第５図は従来の計装増幅器の構成例を示す構成回路図で
ある。差動入力端子１，２間に信号電圧Ｖ ｒｌが印加
されると、抵抗ＲＧを流れる電流Δ１は、Ｆ ＥＴＱ＋
、Ｑ２のゲート・ソース間電圧をそれぞれｖｏｓ＋＋
ｖｏｓ２とすると、Ａｉ＝ （Ｖａｎ Ｖｏ ｓ ＋
＋Ｖｏ ６２ ）／ＲＱ・・・（１） となる、その結果ＦＥＴＱ＋ 、Ｑ２のドレイン端子に
はそれぞれ定電流源７，８から電流ｉ＋Δｉ。
ある。差動入力端子１，２間に信号電圧Ｖ ｒｌが印加
されると、抵抗ＲＧを流れる電流Δ１は、Ｆ ＥＴＱ＋
、Ｑ２のゲート・ソース間電圧をそれぞれｖｏｓ＋＋
ｖｏｓ２とすると、Ａｉ＝ （Ｖａｎ Ｖｏ ｓ ＋
＋Ｖｏ ６２ ）／ＲＱ・・・（１） となる、その結果ＦＥＴＱ＋ 、Ｑ２のドレイン端子に
はそれぞれ定電流源７，８から電流ｉ＋Δｉ。
ｉ−Δ１がそれぞれ流れこむ、ベース端子に電圧ｖＢが
加わるトランジスタＱ５．Ｑ６からなる折返しカスコー
ド回路により、ＦＥＴＱ＋ 、Ｑ２のドレイン電圧は動
作範囲がとれるように一定に保たれる。また定電流源７
．８からの電流によりトランジスタＱ５．Ｑ６は常にオ
ンに保たれている。
加わるトランジスタＱ５．Ｑ６からなる折返しカスコー
ド回路により、ＦＥＴＱ＋ 、Ｑ２のドレイン電圧は動
作範囲がとれるように一定に保たれる。また定電流源７
．８からの電流によりトランジスタＱ５．Ｑ６は常にオ
ンに保たれている。
トランジスタＱ５．Ｑ６の出力電流はそれぞれトランジ
スタＱ？、Ｑ８を介してカレントミラー回路１０で等し
くされる。その結果、トランジスタＱ５．Ｑ６のコレク
タ端子間に接続する抵抗ＲＳにはｔ流Δｉが流れ、これ
が増幅器１１で電圧に変換される。このときの出力電圧
Ｖｏは、ＶＯ＝Δ１・Ｒ６ （ＶＬｒＬ−Ｖｏ ｓ ＋ ＋ＶＧ Ｓ ２ ） Ｒｓ
／Ｒ。
スタＱ？、Ｑ８を介してカレントミラー回路１０で等し
くされる。その結果、トランジスタＱ５．Ｑ６のコレク
タ端子間に接続する抵抗ＲＳにはｔ流Δｉが流れ、これ
が増幅器１１で電圧に変換される。このときの出力電圧
Ｖｏは、ＶＯ＝Δ１・Ｒ６ （ＶＬｒＬ−Ｖｏ ｓ ＋ ＋ＶＧ Ｓ ２ ） Ｒｓ
／Ｒ。
・・・ （２）
となる。
しかしながら、上記の回路において、ＦＢＴＱ７．Ｑ２
のソース電流は２Δｉだけ異なるので、ＶＯ６ｔ 〜Ｖ
ＧＳ２となり、ゲート・ソース間電圧の非線形性により
差動増幅回路の直線性および歪率が悪化するという問題
があった。また、Δ１を小さくするためにＲ，の値を大
きくすると、差動増幅回路の相互コンダクタンスが低下
し、オープンループゲインや周波数特性等が悪化してし
まつ。
のソース電流は２Δｉだけ異なるので、ＶＯ６ｔ 〜Ｖ
ＧＳ２となり、ゲート・ソース間電圧の非線形性により
差動増幅回路の直線性および歪率が悪化するという問題
があった。また、Δ１を小さくするためにＲ，の値を大
きくすると、差動増幅回路の相互コンダクタンスが低下
し、オープンループゲインや周波数特性等が悪化してし
まつ。
本発明は上記の問題を解決するなめになされたもので、
直線性の優れた低歪率の差動増幅回路を実現することを
目的とする。
直線性の優れた低歪率の差動増幅回路を実現することを
目的とする。
口、「発明の構成」
〔課題を解決するための手段〕
本発明に係る差動増幅回路の第１は入力電圧がゲート端
子に印加される同一チャンネル形の第１゜第２のＦ Ｂ
’Ｔ’と、この第１．第２のＦＥＴのソース端子がゲ
ート端子に接続する前記第１．第２のＦＦ、Ｔと異なる
同一チャンネル形の第３．第４のＦ Ｅ Ｔと、前記第
３゜第４のＦＥＴのソース端子に接続する定電流源と、
前記第３．第４のＦＥＴのドレイン電流を入力してそれ
ぞれ前記第１．第２のＦＥＴのソース電流に出力する第
１．第２のカレントミラー回路と、前記第１．第２のＦ
ＥＴまたは前記第３．第４のＦＥＴのドレイン電流の差
を電圧に変換する電流電圧変換回路とを備えたことを特
徴とする。
子に印加される同一チャンネル形の第１゜第２のＦ Ｂ
’Ｔ’と、この第１．第２のＦＥＴのソース端子がゲ
ート端子に接続する前記第１．第２のＦＦ、Ｔと異なる
同一チャンネル形の第３．第４のＦ Ｅ Ｔと、前記第
３゜第４のＦＥＴのソース端子に接続する定電流源と、
前記第３．第４のＦＥＴのドレイン電流を入力してそれ
ぞれ前記第１．第２のＦＥＴのソース電流に出力する第
１．第２のカレントミラー回路と、前記第１．第２のＦ
ＥＴまたは前記第３．第４のＦＥＴのドレイン電流の差
を電圧に変換する電流電圧変換回路とを備えたことを特
徴とする。
本発明にがかる差動増幅回路の第２は入力電圧がベース
端子に印加される同一導電特性の第１゜第２のトランジ
スタと、この第１．第２のトランジスタのエミッタ端子
がベース端子に接続する前記第１．第２のトランジスタ
と相補的な導電特性を有する第３．第４のトランジスタ
と、この第３゜第４のトランジスタのエミッタ端子に接
続する定電流源と、前記第３．第４のトランジスタのコ
レクタ電流をそれぞれ入力してそれぞれ前記第１゜第２
のトランジスタのエミッタ電流に出力する第１、第２の
カレントミラー回路と、前記第１．第２のトランジスタ
または前記第３．第４のトランジスタのコレクタ電流の
差を電圧に変換する電流電圧変換回路とを備えたことを
特徴とする差動増幅回路。
端子に印加される同一導電特性の第１゜第２のトランジ
スタと、この第１．第２のトランジスタのエミッタ端子
がベース端子に接続する前記第１．第２のトランジスタ
と相補的な導電特性を有する第３．第４のトランジスタ
と、この第３゜第４のトランジスタのエミッタ端子に接
続する定電流源と、前記第３．第４のトランジスタのコ
レクタ電流をそれぞれ入力してそれぞれ前記第１゜第２
のトランジスタのエミッタ電流に出力する第１、第２の
カレントミラー回路と、前記第１．第２のトランジスタ
または前記第３．第４のトランジスタのコレクタ電流の
差を電圧に変換する電流電圧変換回路とを備えたことを
特徴とする差動増幅回路。
カレントミラー回路により第１と第３のトランジスタの
出力電流、第２と第４のトランジスタの出力電流はそれ
ぞれ等しくなり、差動入力端子間の非直線特性が相殺さ
れる。
出力電流、第２と第４のトランジスタの出力電流はそれ
ぞれ等しくなり、差動入力端子間の非直線特性が相殺さ
れる。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係る差動増幅回路の一実施例で初段の
差動増幅回路を接合ゲートＦＥＴ（電界効果トランジス
タ）で構成したものを示す構成回路図である。第５図と
同じ部分は同一の記号を付している。Ｑｌは第１の差動
入力端子１がゲートに接続する第１の接合ゲートＦＥＴ
（以下単にＦＥＴと呼ぶ）、Ｑ２は第２の差動入力端子
２がゲトに接続する第２のＦＥＴ、Ｑ３はＦ Ｅ Ｔ
Ｑ ＋のソース端子がゲート端子に接続する第３のＦＥ
Ｔ、ＱａはＦＥＴＱ２のソース端子がゲート端子に接続
する第４のＦＥＴ、ＲＧはＦ Ｅ Ｔ Ｑ ３のソース
端子とＦ Ｅ Ｔ Ｑ ａのソース端子との間に接続す
る抵抗、３はＦ Ｅ Ｔ Ｑ ３のドレイン電流を入力
としＦＥＴＱＩのソース電流を出力とする第１のカレン
トミラー回路、４はＦ Ｅ Ｔ Ｑ ａのドレイン電流
を入力としＦＦ、ＴＱ２のソース電流を出力とする第２
のカレントミラー回路、５，６は一端がそれぞれＦ Ｅ
Ｔ Ｑ３ 、 Ｑａのソース端子に接続し他端が正電
源ＶＣＣに接続する第１．第２の定電流源である。電流
電圧変換回路１３において、７はその一端がＦ Ｅ Ｔ
Ｑ ＋のドレイン端子に接続しその他端が正電源Ｖｃ
ｃに接続する第３の定電流源、８はその一端がＦ Ｅ
Ｔ Ｑ ２のドレイン端子に接続しその他端が正電源Ｖ
ＣＣに接続する第４の定電流源、Ｑ５．Ｑａはそのベー
ス端子に電圧ＶＢが加わりそのエミッタ端子がそれぞれ
定電流源７．８に接続する折返しカスコード用のＰＮＰ
トランジスタ、ＲｓはトランジスタＱ５．Ｑ６のコレク
タ端子間に接続する抵抗、Ｑ７はそのエミッタ端子がト
ランジスタＱ５のコレクタ端子に接続しベース端子か後
段増幅器１１の出力端に接続するＰＮＰトランジスタ、
ＱＢはそのエミッタ端子がトランジスタＱ６のコレクタ
端子に接続しそのベース端子がコモンに接地しそのコレ
クタ端子が増幅器１１の入力に接続するＰＮＰ）ランジ
スタ、１０はトランジスタＱ７のコレクタ電流を入力と
しトランジスタＱ８のコレクタ電流に出力する第３のカ
レントミラー回路、１２は増幅器１１の出力を取出す出
力端子である。
差動増幅回路を接合ゲートＦＥＴ（電界効果トランジス
タ）で構成したものを示す構成回路図である。第５図と
同じ部分は同一の記号を付している。Ｑｌは第１の差動
入力端子１がゲートに接続する第１の接合ゲートＦＥＴ
（以下単にＦＥＴと呼ぶ）、Ｑ２は第２の差動入力端子
２がゲトに接続する第２のＦＥＴ、Ｑ３はＦ Ｅ Ｔ
Ｑ ＋のソース端子がゲート端子に接続する第３のＦＥ
Ｔ、ＱａはＦＥＴＱ２のソース端子がゲート端子に接続
する第４のＦＥＴ、ＲＧはＦ Ｅ Ｔ Ｑ ３のソース
端子とＦ Ｅ Ｔ Ｑ ａのソース端子との間に接続す
る抵抗、３はＦ Ｅ Ｔ Ｑ ３のドレイン電流を入力
としＦＥＴＱＩのソース電流を出力とする第１のカレン
トミラー回路、４はＦ Ｅ Ｔ Ｑ ａのドレイン電流
を入力としＦＦ、ＴＱ２のソース電流を出力とする第２
のカレントミラー回路、５，６は一端がそれぞれＦ Ｅ
Ｔ Ｑ３ 、 Ｑａのソース端子に接続し他端が正電
源ＶＣＣに接続する第１．第２の定電流源である。電流
電圧変換回路１３において、７はその一端がＦ Ｅ Ｔ
Ｑ ＋のドレイン端子に接続しその他端が正電源Ｖｃ
ｃに接続する第３の定電流源、８はその一端がＦ Ｅ
Ｔ Ｑ ２のドレイン端子に接続しその他端が正電源Ｖ
ＣＣに接続する第４の定電流源、Ｑ５．Ｑａはそのベー
ス端子に電圧ＶＢが加わりそのエミッタ端子がそれぞれ
定電流源７．８に接続する折返しカスコード用のＰＮＰ
トランジスタ、ＲｓはトランジスタＱ５．Ｑ６のコレク
タ端子間に接続する抵抗、Ｑ７はそのエミッタ端子がト
ランジスタＱ５のコレクタ端子に接続しベース端子か後
段増幅器１１の出力端に接続するＰＮＰトランジスタ、
ＱＢはそのエミッタ端子がトランジスタＱ６のコレクタ
端子に接続しそのベース端子がコモンに接地しそのコレ
クタ端子が増幅器１１の入力に接続するＰＮＰ）ランジ
スタ、１０はトランジスタＱ７のコレクタ電流を入力と
しトランジスタＱ８のコレクタ電流に出力する第３のカ
レントミラー回路、１２は増幅器１１の出力を取出す出
力端子である。
上記のような構成の差動増幅回路の動作を次に説明する
。第１図において、Ｆ Ｅ Ｔ Ｑ３ 、 Ｑａのそれ
ぞれのソース端子の電圧Ｖ、−，Ｖ２−は次式で表され
る。
。第１図において、Ｆ Ｅ Ｔ Ｑ３ 、 Ｑａのそれ
ぞれのソース端子の電圧Ｖ、−，Ｖ２−は次式で表され
る。
Ｖ＋ ＝Ｖ＋ ｖｏ Ｓ ＋ ＋ｖＱ ｓ ３
°−（３）ｖ２−＝ｖ２ ｖＧＳ２ ＋ＶＯＳｄｉ
°−（４）但しＶ、、Ｖ２はそれぞれ差動入力端子１．
２が入力する電圧、ｖＧＳ ３ ＋ ｖｏ ｓ ４はＦ
ＥＴＱ３゜Ｑａのゲート・ソース間電圧である。ここで
Ｖ＋ Ｖ２ ＝Ｖ＋１
− （５）を用いて（３）（４）式をΔｉについて解く
と、Ａ ｉ ＝ （Ｖ＋ −Ｖ２− ） ／ＲＧ＝（
Ｖ、ｎ （Ｖａｓ＋ Ｖｏｓ３）＋（Ｖｃ９２
Ｖｏｓａ）ｌ／Ｒｏ −（６）ここでＱｌとＱ３．
Ｑ２とＱａの２組のＦＢＴの対に注目すると、カレント
ミラー回路３．４の働きにより、Δ１の大きさによらず
、各ソース電流値は等しい、したがってΔ１の変化に対
するゲート・ソース間電圧の変化分は相殺される。すな
わち、ΔＶｏ ｓ ＋ ／Δ（Δｉ）をΔｉの変化に対
応するＶＱＳ＋の変化分とすると（その他も同様）、（
ΔＶｏ ｓ ＋ ／Δ（Δｉ）−ΔＶＧＳ３／Δ（Δ１
））−（ΔＶＧＳ２／Δ（Δｉ）−ΔＶａｓ４／Δ〈Δ
ｉ）ｌ中０ ・・・（７）かつ （Ｖｏｓ＋−ＶＱＳ３） （ＶＧＳ２−Ｖｏｓ４
）キ０ ・・・（８）と
なり、これを（６）式に適用することにより、Δｉ＝ｖ
屯／ Ｒａ ・・・（９）が成立つ
、Δｉは電流電圧変換回路１３により次式のように出力
電圧ｖｏに変換される。
°−（３）ｖ２−＝ｖ２ ｖＧＳ２ ＋ＶＯＳｄｉ
°−（４）但しＶ、、Ｖ２はそれぞれ差動入力端子１．
２が入力する電圧、ｖＧＳ ３ ＋ ｖｏ ｓ ４はＦ
ＥＴＱ３゜Ｑａのゲート・ソース間電圧である。ここで
Ｖ＋ Ｖ２ ＝Ｖ＋１
− （５）を用いて（３）（４）式をΔｉについて解く
と、Ａ ｉ ＝ （Ｖ＋ −Ｖ２− ） ／ＲＧ＝（
Ｖ、ｎ （Ｖａｓ＋ Ｖｏｓ３）＋（Ｖｃ９２
Ｖｏｓａ）ｌ／Ｒｏ −（６）ここでＱｌとＱ３．
Ｑ２とＱａの２組のＦＢＴの対に注目すると、カレント
ミラー回路３．４の働きにより、Δ１の大きさによらず
、各ソース電流値は等しい、したがってΔ１の変化に対
するゲート・ソース間電圧の変化分は相殺される。すな
わち、ΔＶｏ ｓ ＋ ／Δ（Δｉ）をΔｉの変化に対
応するＶＱＳ＋の変化分とすると（その他も同様）、（
ΔＶｏ ｓ ＋ ／Δ（Δｉ）−ΔＶＧＳ３／Δ（Δ１
））−（ΔＶＧＳ２／Δ（Δｉ）−ΔＶａｓ４／Δ〈Δ
ｉ）ｌ中０ ・・・（７）かつ （Ｖｏｓ＋−ＶＱＳ３） （ＶＧＳ２−Ｖｏｓ４
）キ０ ・・・（８）と
なり、これを（６）式に適用することにより、Δｉ＝ｖ
屯／ Ｒａ ・・・（９）が成立つ
、Δｉは電流電圧変換回路１３により次式のように出力
電圧ｖｏに変換される。
ＶＯ＝Δ１−Ｒ５
＝ （Ｒｓ ／ Ｒｏ ） Ｖａｎ −（９
）このような構成の差動増幅器回路によれば、Δｌの変
化に対する初段ＦＥＴ差動増幅器のゲート・ソース間電
圧の変化分は相殺されるから、非直線性や歪み等の非線
形特性が大幅に低減される。
）このような構成の差動増幅器回路によれば、Δｌの変
化に対する初段ＦＥＴ差動増幅器のゲート・ソース間電
圧の変化分は相殺されるから、非直線性や歪み等の非線
形特性が大幅に低減される。
なお上記の実施例において、Ｑｌ、Ｑ２をｎチャンネル
Ｆ Ｅ Ｔ 、 Ｑ３ 、 ＱａをｐチャンネルＦＥＴ
としているが、逆の組合せとしてもよい。
Ｆ Ｅ Ｔ 、 Ｑ３ 、 ＱａをｐチャンネルＦＥＴ
としているが、逆の組合せとしてもよい。
また第１図において、抵抗Ｒａを除去して電流源５．６
を１つにまとめて構成してもよい。
を１つにまとめて構成してもよい。
第２図は第１図回路における電流電圧変換回路の他の例
を示す部分構成回路図である。定電流源７．８の出力は
それぞれ、そのベース端子に電圧ｖＢが加わった折返し
カスコード用のＰＮＰトランジスタＱ５．Ｑｓを介しカ
レントミラー回路１０の入出力端子にそれぞれ接続し、
演算増幅器１４の反転入力端子がＱａのコレクタに接続
し、反転入力端子と出力端子の間には帰還抵抗Ｒｓか接
続する。ｖＡは演算増幅器１４の非反転入力端子に印加
されるオフセット調整用電圧である。カレントミラー回
路１０の伴用により、帰還抵抗Ｒ９には電流２Δｉが流
れ、出力電圧 Ｖ ｏ ＝ ２ΔｉＲｓ −（１０）
を得ることができる。
を示す部分構成回路図である。定電流源７．８の出力は
それぞれ、そのベース端子に電圧ｖＢが加わった折返し
カスコード用のＰＮＰトランジスタＱ５．Ｑｓを介しカ
レントミラー回路１０の入出力端子にそれぞれ接続し、
演算増幅器１４の反転入力端子がＱａのコレクタに接続
し、反転入力端子と出力端子の間には帰還抵抗Ｒｓか接
続する。ｖＡは演算増幅器１４の非反転入力端子に印加
されるオフセット調整用電圧である。カレントミラー回
路１０の伴用により、帰還抵抗Ｒ９には電流２Δｉが流
れ、出力電圧 Ｖ ｏ ＝ ２ΔｉＲｓ −（１０）
を得ることができる。
第３図および第４図は本発明の他の実施例で、ＦＥＴを
バイポーラトランジスタに置換えることにより、一般の
演算増幅器の初段差動増幅回路に適用できるようにした
ものを示す構成回路図である。第３図は第１図の初段差
動増幅回路を単純にバイポーラトランジスタで置換えた
もので、（Ａ）では第１および第２のトランジスタＱ＋
＋ Ｉ Ｑ＋２のコレクタ端子が次段に接続し、（Ｂ
）では第３および第４のトランジスタＱ＋ ３１ Ｑ＋
ａのコレクタ端子が次段に接続する。第４図（Ａ）（
Ｂ）は第３および第４のトランジスタＱ＋ ３１ Ｑ＋
ａが共通の定電流源１５から共通に供給されている場
合を同様に示したものである。上記各回路の動作は第１
図のＦ Ｅ Ｔにおけるゲート・ソース間電圧をトラン
ジスタのベース・エミッタ間電圧で置換えて同様に行な
われる。
バイポーラトランジスタに置換えることにより、一般の
演算増幅器の初段差動増幅回路に適用できるようにした
ものを示す構成回路図である。第３図は第１図の初段差
動増幅回路を単純にバイポーラトランジスタで置換えた
もので、（Ａ）では第１および第２のトランジスタＱ＋
＋ Ｉ Ｑ＋２のコレクタ端子が次段に接続し、（Ｂ
）では第３および第４のトランジスタＱ＋ ３１ Ｑ＋
ａのコレクタ端子が次段に接続する。第４図（Ａ）（
Ｂ）は第３および第４のトランジスタＱ＋ ３１ Ｑ＋
ａが共通の定電流源１５から共通に供給されている場
合を同様に示したものである。上記各回路の動作は第１
図のＦ Ｅ Ｔにおけるゲート・ソース間電圧をトラン
ジスタのベース・エミッタ間電圧で置換えて同様に行な
われる。
このような構成の差動増幅回路によれば、入力の一方に
出力を帰還して使用する、一般の演算増幅器の直線性向
上や低歪化を図ることができる。
出力を帰還して使用する、一般の演算増幅器の直線性向
上や低歪化を図ることができる。
なお上記の実施例において、導電特性が相補的なＰＮＰ
）−ランジスタとＮＰＮトランジスタの組合せ方を逆に
してもよい。
）−ランジスタとＮＰＮトランジスタの組合せ方を逆に
してもよい。
八〇 「発明の効果」
以上の説明から明らかなように、本願発明によれば、直
線性の優れた低歪率の差動増幅回路を簡単な構成で実現
することができる。
線性の優れた低歪率の差動増幅回路を簡単な構成で実現
することができる。
第１図は本発明に係る差動増幅回路の一実施例を示す構
成回路図、第２図は第１図回路の１変形例を示す部分回
路図、第３図および第４図は本発明に係る差動増幅回路
の他の実施例を示す構成回路図、第５図は差動増幅回路
の従来例を示す回路図である。 ３．４・・・第１．第２のカレントミラー回路、５゜６
．１５・・・電流源、１３・・・電流電圧変換回路、Ｖ
ｉｌｌ”’入力電圧、Ｑ＋ 、Ｑ２−第１．第２のＦＦ
、Ｔ、Ｑ３．Ｑ４・・・第３．第４のＦＥＴ、Ｑ＋ ＋
、Ｑ＋２・・・第１．第２のトランジスタ、Ｑ１コ、
Ｑ１４第４図 第２ 図
成回路図、第２図は第１図回路の１変形例を示す部分回
路図、第３図および第４図は本発明に係る差動増幅回路
の他の実施例を示す構成回路図、第５図は差動増幅回路
の従来例を示す回路図である。 ３．４・・・第１．第２のカレントミラー回路、５゜６
．１５・・・電流源、１３・・・電流電圧変換回路、Ｖ
ｉｌｌ”’入力電圧、Ｑ＋ 、Ｑ２−第１．第２のＦＦ
、Ｔ、Ｑ３．Ｑ４・・・第３．第４のＦＥＴ、Ｑ＋ ＋
、Ｑ＋２・・・第１．第２のトランジスタ、Ｑ１コ、
Ｑ１４第４図 第２ 図
Claims (2)
- （１）入力電圧がゲート端子に印加される同一チャンネ
ル形の第１、第２のＦＥＴと、この第１、第２のＦＥＴ
のソース端子がゲート端子に接続する前記第１、第２の
ＦＥＴと異なる同一チャンネル形の第３、第４のＦＥＴ
と、前記第３、第４のＦＥＴのソース端子に接続する定
電流源と、前記第３、第４のＦＥＴのドレイン電流を入
力してそれぞれ前記第１、第２のＦＥＴのソース端子に
出力する第１、第２のカレントミラー回路と、前記第１
、第２のＦＥＴまたは前記第３、第４のＦＥＴのドレイ
ン電流の差を電圧に変換する電流電圧変換回路とを備え
たことを特徴とする差動増幅回路。 - （２）入力電圧がベース端子に印加される同一導電特性
の第１、第２のトランジスタと、この第１、第２のトラ
ンジスタのエミッタ端子がベース端子に接続する前記第
１、第２のトランジスタと相補的な導電特性を有する第
３、第４のトランジスタと、この第３、第４のトランジ
スタのエミッタ端子に接続する定電流源と、前記第３、
第４のトランジスタのコレクタ電流をそれぞれ入力して
それぞれ前記第１、第２のトランジスタのエミッタ端子
に出力する第１、第２のカレントミラー回路と、前記第
１、第２のトランジスタまたは前記第３、第４のトラン
ジスタのコレクタ電流の差を電圧に変換する電流電圧変
換回路とを備えたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183237A JPH0233208A (ja) | 1988-07-22 | 1988-07-22 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183237A JPH0233208A (ja) | 1988-07-22 | 1988-07-22 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233208A true JPH0233208A (ja) | 1990-02-02 |
Family
ID=16132175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183237A Pending JPH0233208A (ja) | 1988-07-22 | 1988-07-22 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254826A (ja) * | 1994-03-15 | 1995-10-03 | Hitachi Ltd | 電圧変換回路 |
-
1988
- 1988-07-22 JP JP63183237A patent/JPH0233208A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254826A (ja) * | 1994-03-15 | 1995-10-03 | Hitachi Ltd | 電圧変換回路 |
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