JPS63171006A - 利得制御回路 - Google Patents
利得制御回路Info
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- JPS63171006A JPS63171006A JP62003041A JP304187A JPS63171006A JP S63171006 A JPS63171006 A JP S63171006A JP 62003041 A JP62003041 A JP 62003041A JP 304187 A JP304187 A JP 304187A JP S63171006 A JPS63171006 A JP S63171006A
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- 239000002184 metal Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、集積回路（ＩＣ）化されたアンプを２系統の
アンプとしていずれかに切換えるとともに、一方の系統
を可変利得制御するのを、一端子から加える電位によっ
て制御可能とした利得制御回路に関する。
アンプとしていずれかに切換えるとともに、一方の系統
を可変利得制御するのを、一端子から加える電位によっ
て制御可能とした利得制御回路に関する。
［発明の概要コ
本発明は、少なくとも可変利得アンプを有する集積回路
化されたアンプを、一方の系統が可変利得制御可能であ
る２系統のアンプとしていずれかの系統の利得に切換え
る利得切換回路と、その制御のための電位を加える一つ
の端子とを前記集積回路に設け、その電位によってアン
プ系統の切換えを行うとともに、一方の系統の可変利得
制御を行うことにより、 集積回路の端子を減少させて、集積回路のコストダウン
を図るとともに、集積回路設計の自由度を向上させるこ
とを可能にした利得制御回路である。
化されたアンプを、一方の系統が可変利得制御可能であ
る２系統のアンプとしていずれかの系統の利得に切換え
る利得切換回路と、その制御のための電位を加える一つ
の端子とを前記集積回路に設け、その電位によってアン
プ系統の切換えを行うとともに、一方の系統の可変利得
制御を行うことにより、 集積回路の端子を減少させて、集積回路のコストダウン
を図るとともに、集積回路設計の自由度を向上させるこ
とを可能にした利得制御回路である。
［従来の技術］
例えば、８ｍｍＶＴＲ（ビデオテープレコーダ）で使用
されるメタルテープ（ＭＰテテー）及び蒸着テープ（Ｍ
Ｅテテー）への信号記録回路においては、使用されるテ
ープによって信号レベル特に低域の信号レベルを切換え
る必要がある。
されるメタルテープ（ＭＰテテー）及び蒸着テープ（Ｍ
Ｅテテー）への信号記録回路においては、使用されるテ
ープによって信号レベル特に低域の信号レベルを切換え
る必要がある。
この信号レベル切換回路として、従来は第８図に示すよ
うに、例えばメタルテープ使用時には一定の利得（増幅
率）Ｋを有するアンプ１００を使用し、蒸着テープ使用
時には上記にとは異なる利得を与える電圧制御型アンプ
（ＶＣＡ ：ボルテージコントロールドアンプ）ｌｏｔ
を切換スイッチ１０２で切換えて使用する利得制御回路
が使用されていた。
うに、例えばメタルテープ使用時には一定の利得（増幅
率）Ｋを有するアンプ１００を使用し、蒸着テープ使用
時には上記にとは異なる利得を与える電圧制御型アンプ
（ＶＣＡ ：ボルテージコントロールドアンプ）ｌｏｔ
を切換スイッチ１０２で切換えて使用する利得制御回路
が使用されていた。
ここで、切換スイッチ１０２は外部からスイッチ１０３
等で与えられる２値信号（＋５Ｖ、ＯＶ）によって制御
される。また、ＶＣＡは半固定ボリューム１０４により
プリセット（工場設定）可能として、後続の回路設計時
の自由度を向上させているのが一般的である。
等で与えられる２値信号（＋５Ｖ、ＯＶ）によって制御
される。また、ＶＣＡは半固定ボリューム１０４により
プリセット（工場設定）可能として、後続の回路設計時
の自由度を向上させているのが一般的である。
［発明が解決しようとする問題点］
上記従来の利得制御回路の点線図示の範囲（第８図）を
ＩＣ化した場合、そのＩＣにはＶＣＡの利得制御用の端
子ＴＩＯとメタルテープ／蒸着テープ切換用のユーザー
制御端子Ｔ １１の２ビンを設ける必要があり、ＩＣの
端子ピンを増加させる欠点があ１つた。ＩＣの端子ピン
を増加させることは、ＩＣの形状を大きくすることにな
りコストアップの要因になる。また、ＩＣの形状をその
ままにしようとすれば、他の入出力ピンを削減しなけれ
ばならず、ＩＣの設計の自由度を低下させろ問題点とな
った。
ＩＣ化した場合、そのＩＣにはＶＣＡの利得制御用の端
子ＴＩＯとメタルテープ／蒸着テープ切換用のユーザー
制御端子Ｔ １１の２ビンを設ける必要があり、ＩＣの
端子ピンを増加させる欠点があ１つた。ＩＣの端子ピン
を増加させることは、ＩＣの形状を大きくすることにな
りコストアップの要因になる。また、ＩＣの形状をその
ままにしようとすれば、他の入出力ピンを削減しなけれ
ばならず、ＩＣの設計の自由度を低下させろ問題点とな
った。
本発明は、上記欠点や問題点を解決するためのちのであ
り、ＶＣＡなどの可変利得アンプを備えたアンプの集積
回路において、アンプの系統の切換えとＶＣＡのゲイン
の制御を一端子で行い、集積回路のコストダウンを図る
とともに、集積回路設計の自由度を向上させることを目
的とする。
り、ＶＣＡなどの可変利得アンプを備えたアンプの集積
回路において、アンプの系統の切換えとＶＣＡのゲイン
の制御を一端子で行い、集積回路のコストダウンを図る
とともに、集積回路設計の自由度を向上させることを目
的とする。
［問題点を解決するための手段］
本発明における上記目的を達成するための手段は、可変
利得アンプを有する集積回路において、その集積回路の
外部から第１の電位と第２の電位を選択的に印加する端
子と、 前記第１の電位と第２の電位を識別して異なる利得を与
えるアンプ系統を切換えるとともに、少なくとも前記第
２の電位のときにはその第２の電位で前記可変利得アン
プの利得を制御する利得切換回路とを備えたことを特徴
とする利得制御回路である。
利得アンプを有する集積回路において、その集積回路の
外部から第１の電位と第２の電位を選択的に印加する端
子と、 前記第１の電位と第２の電位を識別して異なる利得を与
えるアンプ系統を切換えるとともに、少なくとも前記第
２の電位のときにはその第２の電位で前記可変利得アン
プの利得を制御する利得切換回路とを備えたことを特徴
とする利得制御回路である。
［作用］
本発明は、集積回路の一端子から、それぞれ異なる範囲
の値を取る第１の電位と第２の電位を選択的に印加し、
その第１の電位と第２の電位を利得切換回路で識別する
ことにより、まず異なる利得を与えるアンプ系統の切換
えを行う。その切換えとともに、少なくとら第２の電位
による切換側では、第２の電位を可変利得アンプの制御
電位としてその可変利得アンプの利得を制御可能とする
。
の値を取る第１の電位と第２の電位を選択的に印加し、
その第１の電位と第２の電位を利得切換回路で識別する
ことにより、まず異なる利得を与えるアンプ系統の切換
えを行う。その切換えとともに、少なくとら第２の電位
による切換側では、第２の電位を可変利得アンプの制御
電位としてその可変利得アンプの利得を制御可能とする
。
以上のようにアンプ系統の切換えと可変利得アンプの制
御を一端子で行うことによって端子の減少を図る。
御を一端子で行うことによって端子の減少を図る。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。集積回路（以下ＩＣと略記する）１は、８ ｍｍＶ
Ｔ Ｒの記録アンプであり、入力端子〜’ＩＮと出力端
子■。ＩＪＴを備えている。このＩＣＩは使用するテー
プがメタル（ＭＰ）テープのときと蒸着（ＭＥ）テープ
のときとで異なった利得に切換える機能を有し、さらに
少なくとも一方の利得は外部から制御可能に構成されて
いる。その切換えとゲインの制御を行うために、制御電
圧を人力する一つの端子Ｔ１が設けられている。
。集積回路（以下ＩＣと略記する）１は、８ ｍｍＶ
Ｔ Ｒの記録アンプであり、入力端子〜’ＩＮと出力端
子■。ＩＪＴを備えている。このＩＣＩは使用するテー
プがメタル（ＭＰ）テープのときと蒸着（ＭＥ）テープ
のときとで異なった利得に切換える機能を有し、さらに
少なくとも一方の利得は外部から制御可能に構成されて
いる。その切換えとゲインの制御を行うために、制御電
圧を人力する一つの端子Ｔ１が設けられている。
ＩＣＩには一定のゲインＫを与えるアンプ２と、電圧制
御型アンプ（以下ＶＣＡと略記する）３と、両アンプ２
．３の出力を切換えるスイッチ４などが集積化されてい
る。各アンプ２．３の入力側は入力端子ＶＩＮに接続さ
れ、スイッチ４の出力は出力端子Ｖ ＯＵＴに接続され
、ＶＣＡ３の制御入力側は端子Ｔ、に接続される。
御型アンプ（以下ＶＣＡと略記する）３と、両アンプ２
．３の出力を切換えるスイッチ４などが集積化されてい
る。各アンプ２．３の入力側は入力端子ＶＩＮに接続さ
れ、スイッチ４の出力は出力端子Ｖ ＯＵＴに接続され
、ＶＣＡ３の制御入力側は端子Ｔ、に接続される。
端子Ｔ、には、そこから加えられる第１の電位Ｖ、と第
２の電位ｖ２を識別し、例えばＶｌ（Ｖｌ＜ｖ２）が入
ツノされた場合は出力をハイレベル（“Ｈ”）とし、Ｖ
２が入力された場合は出力をローレベル（“Ｌ”）とす
るコンパレータ５を接続する。コンパレータ５の出力は
スイッチ４の制御入力側に接続され、その出力が“Ｈ”
であればアンプ２側に切換え、“Ｌ″であればＶＣＡａ
側に切換えるように構成する。スイッチ４は例えばアナ
ログスイッチなどを使用する。上記スイッチ４およびコ
ンパレータ５は本発明の利得切換回路の実施例である。
２の電位ｖ２を識別し、例えばＶｌ（Ｖｌ＜ｖ２）が入
ツノされた場合は出力をハイレベル（“Ｈ”）とし、Ｖ
２が入力された場合は出力をローレベル（“Ｌ”）とす
るコンパレータ５を接続する。コンパレータ５の出力は
スイッチ４の制御入力側に接続され、その出力が“Ｈ”
であればアンプ２側に切換え、“Ｌ″であればＶＣＡａ
側に切換えるように構成する。スイッチ４は例えばアナ
ログスイッチなどを使用する。上記スイッチ４およびコ
ンパレータ５は本発明の利得切換回路の実施例である。
端子ＴＩに選択的に第１の電位Ｖｌと第２の電位ｖ２を
与える外部回路はスイッチ６とボリューム。
与える外部回路はスイッチ６とボリューム。
Ｖ Ｒ＋で構成される。スイッチ６の一方の入力側（Ｍ
Ｐテテー側）には電圧■１を接続し、他方の入力端（Ｍ
Ｅテープ側）には十Ｂ電源とグランド間に接続したボ
リュームの可変端子から与えられる電圧Ｖ２を接続する
。ここで■１と■２の関係はＶ ＋ ＜ Ｖ ｔなどの
ように互いにオーバーラツプしない値を取るよう構成さ
れる。
Ｐテテー側）には電圧■１を接続し、他方の入力端（Ｍ
Ｅテープ側）には十Ｂ電源とグランド間に接続したボ
リュームの可変端子から与えられる電圧Ｖ２を接続する
。ここで■１と■２の関係はＶ ＋ ＜ Ｖ ｔなどの
ように互いにオーバーラツプしない値を取るよう構成さ
れる。
以上の構成において、外部のスイッチ６をＭＰテテー側
に操作すると、電圧■１と■、の中間の値をスレショル
ドレベルとするコンパレータ５により、電圧Ｖ１が第１
の電位として識別されて出力が“Ｈ”となり、スイッチ
４はアンプ２側に切換えられ入力ＶＩＮは固定ゲインに
で増幅される。外部のスイッチ６をＭＥテテー側に操作
した場合は、コンパレータ５により第２の電位として識
別されて出力が“Ｌ”となり、スイッチ４はＶＣＡａ側
に切換えられる。ＶＣＡ３の制御入力には電圧■、が接
続されているので、電圧Ｖ、によって利得が決定される
。即ち電圧■、の値によって利得が種々に可変できる。
に操作すると、電圧■１と■、の中間の値をスレショル
ドレベルとするコンパレータ５により、電圧Ｖ１が第１
の電位として識別されて出力が“Ｈ”となり、スイッチ
４はアンプ２側に切換えられ入力ＶＩＮは固定ゲインに
で増幅される。外部のスイッチ６をＭＥテテー側に操作
した場合は、コンパレータ５により第２の電位として識
別されて出力が“Ｌ”となり、スイッチ４はＶＣＡａ側
に切換えられる。ＶＣＡ３の制御入力には電圧■、が接
続されているので、電圧Ｖ、によって利得が決定される
。即ち電圧■、の値によって利得が種々に可変できる。
その利得Ｖ ｏ ｕ Ｔ ／ Ｖ ｒ Ｎは１例として
第２図に示すように設計される。
第２図に示すように設計される。
なお、第１の実施例のＶＣＡ３とともにアンプ２も他の
ＶＣＡにより、第１の電位Ｖ、によって利得が可変でき
るように構成し得ることは言うまでもない。
ＶＣＡにより、第１の電位Ｖ、によって利得が可変でき
るように構成し得ることは言うまでもない。
次に本発明の第２の実施例を説明する。第３図はその原
理説明用のブロック図である。本実施例において、第１
実施例と同一構成部分には同一符号を付してその説明は
省略する。本実施例のＩＣＩ’は、２系統の異なる利得
を１個のＶＣＡ３’によって与える。従って第１の実施
例よりも簡略化された回路構成となる。このため、利得
切換回路７を備え、端子Ｔ１に入力側を接続して、第１
の電位■１を検出したときは、ＶＣＡ３’に対し一定の
利得にとなる制御量を送出し、第２の電位■２を検出し
たときはその値に比例する制御量を送出する。この場合
も端子Ｔ、より入力する制御電圧と利得の関係を第２図
のように設計することができる。
理説明用のブロック図である。本実施例において、第１
実施例と同一構成部分には同一符号を付してその説明は
省略する。本実施例のＩＣＩ’は、２系統の異なる利得
を１個のＶＣＡ３’によって与える。従って第１の実施
例よりも簡略化された回路構成となる。このため、利得
切換回路７を備え、端子Ｔ１に入力側を接続して、第１
の電位■１を検出したときは、ＶＣＡ３’に対し一定の
利得にとなる制御量を送出し、第２の電位■２を検出し
たときはその値に比例する制御量を送出する。この場合
も端子Ｔ、より入力する制御電圧と利得の関係を第２図
のように設計することができる。
第２の実施例の実際の回路は例えば第４図のようになさ
れる。Ｖ−ＣＡ ３ ’としては特公昭４８−２０９３
２号公報に開示された周知の回路が使用でき、その電流
利得は電流源３１の電流を１１としトランジスタＱ５を
流る電流を１２とするとＩｔ／Ｉ＋とされる。この■２
が後記する利得切換回路７により制御電圧ＶｌまたはＶ
２によって制御されるように構成される。
れる。Ｖ−ＣＡ ３ ’としては特公昭４８−２０９３
２号公報に開示された周知の回路が使用でき、その電流
利得は電流源３１の電流を１１としトランジスタＱ５を
流る電流を１２とするとＩｔ／Ｉ＋とされる。この■２
が後記する利得切換回路７により制御電圧ＶｌまたはＶ
２によって制御されるように構成される。
利得切換回路７は、トランジスタＱ、、Ｑ２と電流源７
１などから成る差動回路７２と、トランジスタＱ、、Ｑ
４などから成る第１のカレントミラー回路７３と、トラ
ンジスタＱ５．Ｑ８などから成る第２のカレントミラー
回路７４で構成される。差動回路７２の一方のｎｐｎト
ランジスタＱ、のベースは端子ＴＩに接続され制御電圧
■１またはＶ２が人力される。他方のｎｐｎ）ランジス
タＱ２のベースには■１の値の定電工源７５が接続され
、トランジスタＱ、、Ｑ、のエミッタはそれぞれ抵抗を
介して一端をグランドに接続された電流源７１に接続さ
れる。トランジスタＱ２のコレクタは十Ｂ電源に接続さ
れ、トランジスタＱ１のコレク夕は第１のカレントミラ
ー回路７３のｐｎｐトランジスタＱ３側に接続される。
１などから成る差動回路７２と、トランジスタＱ、、Ｑ
４などから成る第１のカレントミラー回路７３と、トラ
ンジスタＱ５．Ｑ８などから成る第２のカレントミラー
回路７４で構成される。差動回路７２の一方のｎｐｎト
ランジスタＱ、のベースは端子ＴＩに接続され制御電圧
■１またはＶ２が人力される。他方のｎｐｎ）ランジス
タＱ２のベースには■１の値の定電工源７５が接続され
、トランジスタＱ、、Ｑ、のエミッタはそれぞれ抵抗を
介して一端をグランドに接続された電流源７１に接続さ
れる。トランジスタＱ２のコレクタは十Ｂ電源に接続さ
れ、トランジスタＱ１のコレク夕は第１のカレントミラ
ー回路７３のｐｎｐトランジスタＱ３側に接続される。
第１のカレントミラー回路７３の他方のｐｎｐトランジ
スタＱ４は第２のカレントミラー回路７４の一方のトラ
ンジスタＱ５に接続され、他方のトランジスタＱｅはＶ
ＣＡ３’の回路の一部を兼ねている。カレントミラー回
路は一方のトランジスタに流れる電流と他方のトランジ
スタに流れる電流を等°シくする機能を有している。
スタＱ４は第２のカレントミラー回路７４の一方のトラ
ンジスタＱ５に接続され、他方のトランジスタＱｅはＶ
ＣＡ３’の回路の一部を兼ねている。カレントミラー回
路は一方のトランジスタに流れる電流と他方のトランジ
スタに流れる電流を等°シくする機能を有している。
端子Ｔ−二加える制御電圧はスイッチ６とボリューム■
ＲＩ′などから構成されるが、ボリュームＶＲ，’の固
定端子側の一方は抵抗Ｒ１を介して十Ｂ電源に、他方は
抵抗Ｒ３を介してグランドにそれぞれ接続される。抵抗
Ｒ２による電位を■１になるように設定すればボリュー
ムＶ、Ｒ，’の可変端子から与えられる第２の電位Ｖ、
はｖＩ≦■、の関係となる。
ＲＩ′などから構成されるが、ボリュームＶＲ，’の固
定端子側の一方は抵抗Ｒ１を介して十Ｂ電源に、他方は
抵抗Ｒ３を介してグランドにそれぞれ接続される。抵抗
Ｒ２による電位を■１になるように設定すればボリュー
ムＶ、Ｒ，’の可変端子から与えられる第２の電位Ｖ、
はｖＩ≦■、の関係となる。
以上の構成において端子Ｔ１にＭＰテテー側の第１の電
位■１が入力されると、トランジスタＱ ｌ＋Ｑ、には
それぞれＩ３／２ずつの電流が流れ、Ｖｌより大なるＭ
Ｅテテー側の第２の電位■、が入力されるとトランジス
タＱ、を流れる電流が増加し、その増加した電流が第１
のカレントミラー回路７３と第２のカレントミラー回路
７４を介してＶＣＡ３’の電流Ｉ、として流れる。この
場合増加する電流値は最大でＩ３となるので最大２倍の
利得まで制御可能となる。即ち制御電圧と利得の関係は
第５図のようになり、第１の電位Ｖ１で切換える一定の
利得はＫ ＝ Ｉ ｓ／ ２ ｒ ＋となり、第２の電
位で切換える利得の制御範囲はｔ３／ｌｒ、〜Ｉ３／Ｉ
ｔとなる。
位■１が入力されると、トランジスタＱ ｌ＋Ｑ、には
それぞれＩ３／２ずつの電流が流れ、Ｖｌより大なるＭ
Ｅテテー側の第２の電位■、が入力されるとトランジス
タＱ、を流れる電流が増加し、その増加した電流が第１
のカレントミラー回路７３と第２のカレントミラー回路
７４を介してＶＣＡ３’の電流Ｉ、として流れる。この
場合増加する電流値は最大でＩ３となるので最大２倍の
利得まで制御可能となる。即ち制御電圧と利得の関係は
第５図のようになり、第１の電位Ｖ１で切換える一定の
利得はＫ ＝ Ｉ ｓ／ ２ ｒ ＋となり、第２の電
位で切換える利得の制御範囲はｔ３／ｌｒ、〜Ｉ３／Ｉ
ｔとなる。
なお上記の実施例ではＭＰテテー側を固定利得とし、Ｍ
Ｅ側を可変利得としたが定電圧源の電位を変えることに
よりＭＥテテー側（電圧Ｖｔ）を固定とし、ＭＰテテー
側（電圧Ｖ ＋ ）を可変とすることも可能であり、ま
た両者とも可変とすることも可能なことは自明である。
Ｅ側を可変利得としたが定電圧源の電位を変えることに
よりＭＥテテー側（電圧Ｖｔ）を固定とし、ＭＰテテー
側（電圧Ｖ ＋ ）を可変とすることも可能であり、ま
た両者とも可変とすることも可能なことは自明である。
さらに上記第２の実施例ではその利得の制御特性を第２
図、第５図のようにしたが、例えば第６図のようにして
も良く、この場合は第２の電位による利得制御範囲か大
きくとれる利点を有している。この第６図の利得特性を
実現する回路は、第４図の第１のカレントミラー回路７
３に並列にスイッチングされる電流源７６を第７図のよ
うに設ければ良い。このスイッチングは端子Ｔ１に印加
される制御電圧をレベルディテクタ７７で検出し十Ｂ電
源と電流源７６の間に介設されたスイッチ７８をＯＮ１
０ Ｆ Ｆすることで行われる。
図、第５図のようにしたが、例えば第６図のようにして
も良く、この場合は第２の電位による利得制御範囲か大
きくとれる利点を有している。この第６図の利得特性を
実現する回路は、第４図の第１のカレントミラー回路７
３に並列にスイッチングされる電流源７６を第７図のよ
うに設ければ良い。このスイッチングは端子Ｔ１に印加
される制御電圧をレベルディテクタ７７で検出し十Ｂ電
源と電流源７６の間に介設されたスイッチ７８をＯＮ１
０ Ｆ Ｆすることで行われる。
上記回路に端子Ｔ、から第１の電位■１が印加されると
、レベルディテクタ７７によりそれが検出されてスイッ
チ７８がＯＮされ、電流源７６からＩ４の電流が第２の
カレントミラー回路７４の入力側に挿入されるためＶＣ
Ａ３’には＋２＝”＋Ｉ−の電流が流れる。ここで１４
＝１３／４とすると、また制御電圧が■１より所定の電
位高い第２の電位Ｖ、が与えられると、レベルディテク
タ７７により検出されてスイッチ７８がＯＦＦし、第２
のカレントミラー回路７４の入力に挿入される電流は第
１のカレントミラー回路７３のみの電流となり、第４図
と同じになる。即ちこのときの利得はなお、本発明は以
上の実施例に限定されるものではなく、本発明の主旨に
沿って種々に応用され、実施態様を取り得る。以上にお
いては、テープレコーダの記録アンプにおけるＭＰテテ
ー／ＭＥテープに対応する利得切換えを例にとって説明
したが、利得の切換えが必要とされる回路一般に適用で
きることは言うまでもない。
、レベルディテクタ７７によりそれが検出されてスイッ
チ７８がＯＮされ、電流源７６からＩ４の電流が第２の
カレントミラー回路７４の入力側に挿入されるためＶＣ
Ａ３’には＋２＝”＋Ｉ−の電流が流れる。ここで１４
＝１３／４とすると、また制御電圧が■１より所定の電
位高い第２の電位Ｖ、が与えられると、レベルディテク
タ７７により検出されてスイッチ７８がＯＦＦし、第２
のカレントミラー回路７４の入力に挿入される電流は第
１のカレントミラー回路７３のみの電流となり、第４図
と同じになる。即ちこのときの利得はなお、本発明は以
上の実施例に限定されるものではなく、本発明の主旨に
沿って種々に応用され、実施態様を取り得る。以上にお
いては、テープレコーダの記録アンプにおけるＭＰテテ
ー／ＭＥテープに対応する利得切換えを例にとって説明
したが、利得の切換えが必要とされる回路一般に適用で
きることは言うまでもない。
［発明の効果］
以上の説明によって明らかなように、本発明によれば、
従来、アンプの利得の切換えと、そのアンプがＶＣＡで
ある場合に利得の可変とを、行うのに二端子を必要とし
た回路構成が、一端子で制御可能とすることができる。
従来、アンプの利得の切換えと、そのアンプがＶＣＡで
ある場合に利得の可変とを、行うのに二端子を必要とし
た回路構成が、一端子で制御可能とすることができる。
このためＩＣ化する場合に形状を小型とすることができ
、コストダウンが可能になるとともに、ＩＣ設計の自由
度を向上させることができる。
、コストダウンが可能になるとともに、ＩＣ設計の自由
度を向上させることができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１の実施例の利得特性図、第３図は本発明の第２
の実施例の原理説明用のブロック図、第４図は第２の実
施例の実際の回路図、第５図は第２の実施例の利得特性
図、第６図は第２の実施例の他の利得特性図、第７図は
池の利得特性を有する第２の実施例の回路図、第８図は
従来の利得制御回路を示すブロック図である。 ｌ・・・集積回路、２・・・アンプ、３．３′・・・Ｖ
ＣＡ（可変利得アンプ）、４・・・スイッチ、５・・・
コンパレータ、７・・・利得切換回路、ｖｌ・・・第１
の電位、■、・・・第２の電位。 ｙ２−−−＝−９ｙ２ｔｙｙ＠４ｆｘ 第”１の実流砂１０利得符桓図 第２図 第３図 第２の央方Ｖ例の央需の回ｙａ口 第４図 ′第２め爽叛列のｆｌｌ封手野ノド主５つ第５図 第６図 ＪＣのしＰ１４＊／ト：三１：瞳ｔｉ＠２ の＊Ｗｉ４
二（１２）Ｊ（７）４Ｗ３ｆＪ第７図
図は第１の実施例の利得特性図、第３図は本発明の第２
の実施例の原理説明用のブロック図、第４図は第２の実
施例の実際の回路図、第５図は第２の実施例の利得特性
図、第６図は第２の実施例の他の利得特性図、第７図は
池の利得特性を有する第２の実施例の回路図、第８図は
従来の利得制御回路を示すブロック図である。 ｌ・・・集積回路、２・・・アンプ、３．３′・・・Ｖ
ＣＡ（可変利得アンプ）、４・・・スイッチ、５・・・
コンパレータ、７・・・利得切換回路、ｖｌ・・・第１
の電位、■、・・・第２の電位。 ｙ２−−−＝−９ｙ２ｔｙｙ＠４ｆｘ 第”１の実流砂１０利得符桓図 第２図 第３図 第２の央方Ｖ例の央需の回ｙａ口 第４図 ′第２め爽叛列のｆｌｌ封手野ノド主５つ第５図 第６図 ＪＣのしＰ１４＊／ト：三１：瞳ｔｉ＠２ の＊Ｗｉ４
二（１２）Ｊ（７）４Ｗ３ｆＪ第７図
Claims (3)
- （１）可変利得アンプを有する集積回路において、その
集積回路の外部から第１の電位と第２の電位を選択的に
印加する端子と、 前記第１の電位と第２の電位を識別して異なる利得を与
えるアンプ系統を切換えるとともに、少なくとも前記第
２の電位のときにはその第２の電位で前記可変利得アン
プの利得を制御する利得切換回路とを備えたことを特徴
とする利得制御回路。 - （２）前記可変利得アンプがテープレコーダの記録アン
プであることを特徴とする前記特許請求の範囲第１項に
記載の利得制御回路。 - （３）前記利得切換回路がメタルテープと蒸着テープに
対応して利得を切換えることを特徴とする前記特許請求
の範囲第１項または第２項に記載の利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003041A JP2548157B2 (ja) | 1987-01-09 | 1987-01-09 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003041A JP2548157B2 (ja) | 1987-01-09 | 1987-01-09 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63171006A true JPS63171006A (ja) | 1988-07-14 |
| JP2548157B2 JP2548157B2 (ja) | 1996-10-30 |
Family
ID=11546225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003041A Expired - Fee Related JP2548157B2 (ja) | 1987-01-09 | 1987-01-09 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548157B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1189342A2 (de) * | 2000-08-10 | 2002-03-20 | Kathrein-Werke KG | Verstärker, insbesondere Satelliten-Zwischenfrequenz-Verstärker |
| JP2009027364A (ja) * | 2007-07-18 | 2009-02-05 | Sanyo Electric Co Ltd | 自動利得増幅回路 |
| JP2012010366A (ja) * | 2000-03-04 | 2012-01-12 | Qualcomm Inc | 通信システムのための送信機のアーキテクチャ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115905A (ja) * | 1985-11-15 | 1987-05-27 | Hitachi Micro Comput Eng Ltd | 電子スイツチ |
-
1987
- 1987-01-09 JP JP62003041A patent/JP2548157B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115905A (ja) * | 1985-11-15 | 1987-05-27 | Hitachi Micro Comput Eng Ltd | 電子スイツチ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012010366A (ja) * | 2000-03-04 | 2012-01-12 | Qualcomm Inc | 通信システムのための送信機のアーキテクチャ |
| EP1189342A2 (de) * | 2000-08-10 | 2002-03-20 | Kathrein-Werke KG | Verstärker, insbesondere Satelliten-Zwischenfrequenz-Verstärker |
| EP1189342A3 (de) * | 2000-08-10 | 2003-12-10 | Kathrein-Werke KG | Verstärker, insbesondere Satelliten-Zwischenfrequenz-Verstärker |
| JP2009027364A (ja) * | 2007-07-18 | 2009-02-05 | Sanyo Electric Co Ltd | 自動利得増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548157B2 (ja) | 1996-10-30 |
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